JPH08335696A - Mosfet and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
に微細なゲート長を有するＭＯＳＦＥＴ及びその製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOSFET having a fine gate length and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、このような分野の先行技術として
は、「Ａ ０．１μｍ−ｇａｔｅ Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ ＭＯＳＦＥＴ ｆ
ａｂｒｉｃａｔｅｄ ｂｙ Ｐｈａｓｅ−ｓｈｉｆｔｅ
ｄ Ｌｉｔｈｏｇｒａｐｈｙ」ＩＥＤＭ ９１，ｐｐ．
９５０〜９５２に開示されるものがあった。2. Description of the Related Art Conventionally, as a prior art in such a field, "A 0.1 μm-gate Elevated
Source and Drain MOSFET f
ascribed by Phase-shifte
d Lithography "IEDM 91, pp.
950-952.
【０００３】近年の半導体集積回路の高集積化に伴っ
て、集積回路を構成するＭＯＳＦＥＴの微細化が進んで
いる。一般にＭＯＳＦＥＴを微細化してゆくと、閾値電
圧の低下や相互コンダクタンスの低下、サブスレッショ
ルド領域でのリーク電流の増大といった特性劣化を引き
起こしてしまう。これを防ぐために、ソース及びトレイ
ン拡散層のジャンクション深さを浅くする手段がとられ
る。With the recent trend toward higher integration of semiconductor integrated circuits, the miniaturization of MOSFETs forming the integrated circuits is progressing. Generally, as MOSFETs are miniaturized, characteristic deterioration such as a decrease in threshold voltage, a decrease in mutual conductance, and an increase in leak current in the subthreshold region is caused. In order to prevent this, measures are taken to reduce the junction depth of the source and train diffusion layers.
【０００４】その具体的方法としては、上記文献に開示
されているように、半導体基板上にソース及びドレイン
拡散層形成用の拡散源を設け、その拡散源から固相拡散
により拡散層を形成することで、拡散層のジャンクショ
ン深さを非常に浅くする方法がある。図４はかかる従来
のＭＯＳＦＥＴの断面図である。As a specific method thereof, as disclosed in the above-mentioned document, a diffusion source for forming source and drain diffusion layers is provided on a semiconductor substrate, and a diffusion layer is formed from the diffusion source by solid phase diffusion. Therefore, there is a method of making the junction depth of the diffusion layer extremely shallow. FIG. 4 is a sectional view of such a conventional MOSFET.
【０００５】この図ではＭＯＳＦＥＴの主要部のみ示
し、ソースやドレインの引き出し配線等は省略して示し
ている。以下にそのＭＯＳＦＥＴの構造について説明す
る。シリコン基板１０１上に、フィールド酸化膜１０３
によって囲まれたトランジスタのアクティブ領域１０５
上、及びフィールド酸化膜１０３上に、砒素あるいはリ
ン等の不純物がドープされたポリシリコン１０７が形成
され、更に、そのポリシリコン１０７上に絶縁膜１０９
が形成されている。In this figure, only the main part of the MOSFET is shown, and lead wires for the source and drain are omitted. The structure of the MOSFET will be described below. A field oxide film 103 is formed on the silicon substrate 101.
Active area 105 of the transistor surrounded by
Polysilicon 107 doped with impurities such as arsenic or phosphorus is formed on and on the field oxide film 103, and an insulating film 109 is further formed on the polysilicon 107.
Are formed.
【０００６】そして、アクティブ領域１０５上のポリシ
リコン１０７及び絶縁膜１０９のゲート電極形成領域に
は、溝１１１が形成され、その溝１１１の側壁部には酸
化膜から成るサイドウォール１１３が形成されている。
また、溝１１１底部にはゲート酸化膜１１５が形成さ
れ、サイドウォール１１３及びゲート酸化膜１１５に囲
まれた領域には、ゲート電極１１７が埋め込まれてい
る。更に、トランジスタのアクティブ領域１０５の基板
中には、ソース及びドレイン領域となる拡散層１１９が
形成されている。A trench 111 is formed in the gate electrode formation region of the polysilicon 107 and the insulating film 109 on the active region 105, and a sidewall 113 made of an oxide film is formed on the side wall of the trench 111. There is.
A gate oxide film 115 is formed on the bottom of the trench 111, and a gate electrode 117 is embedded in a region surrounded by the sidewall 113 and the gate oxide film 115. Further, a diffusion layer 119 serving as source and drain regions is formed in the substrate of the active region 105 of the transistor.
【０００７】このような従来の構造での拡散層１１９の
形成方法としては、基板上に形成されたポリシリコン１
０７中の不純物を、溝１１１の形成後の熱処理によって
基板中に拡散させる方法（固相拡散）が採られている。
そのため０．１〜０．２μｍ程度の極めて浅い拡散層の
形成を可能としている。As a method of forming the diffusion layer 119 in such a conventional structure, the polysilicon 1 formed on the substrate is used.
A method (solid phase diffusion) of diffusing the impurities in 07 into the substrate by heat treatment after forming the groove 111 is adopted.
Therefore, it is possible to form an extremely shallow diffusion layer of about 0.1 to 0.2 μm.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記し
た従来の構造のＭＯＳＥＴでは、図４から明らかなよう
に、トランジスタのソース・ドレイン電極となるポリシ
リコン１０７とゲート電極１１７との絶縁は、サイドウ
ォール１１３によって行われている。このため、このサ
イドウォール１１３の幅Ｄを十分に取らなければ、ソー
ス・ドレイン電極となるポリシリコン１０７とゲート電
極１１７とのオーバーラップ容量が増加してしまい、Ｍ
ＯＳＦＥＴの動作速度が低下してしまう。しかし、サイ
ドウォール１１３の幅Ｄを大きくすると、拡散層１１９
とゲート電極１１７の底部とがオーバーラップしていな
い構造になってしまい、トランジスタの動作時のチャネ
ル形成がサイドウォール１１３下で途切れてしまい、そ
の部分で寄生抵抗が生じ、ＭＯＳＦＥＴとしての十分な
駆動電流が得られないといった問題が起きてしまう。However, in the above-described conventional structure of the MOSET, as is apparent from FIG. 4, the insulation between the gate electrode 117 and the polysilicon 107 serving as the source / drain electrodes of the transistor is achieved by the sidewall. It is performed by 113. Therefore, if the width D of the sidewall 113 is not sufficiently taken, the overlap capacitance between the polysilicon 107 serving as the source / drain electrode and the gate electrode 117 increases, and M
The operating speed of the OSFET is reduced. However, if the width D of the sidewall 113 is increased, the diffusion layer 119
The gate electrode 117 and the bottom portion of the gate electrode 117 do not overlap each other, and the channel formation at the time of operation of the transistor is interrupted under the sidewall 113, and parasitic resistance occurs at that portion, and sufficient driving as a MOSFET is performed. There is a problem that the current cannot be obtained.
【０００９】これらのことから、従来技術によるＭＯＳ
ＦＥＴの構造では、ソース・ドレイン電極とゲート電極
とのオーバーラップ容量とチャネルでの寄生抵抗の発生
の関係がトレードオフの関係になってしまい、動作速度
と駆動電流の両者を満足させるデバイスを実現すること
は難しかった。本発明は、上記問題点を除去し、ゲート
電極とソース及びドレイン電極となるポリシリコン膜の
オーバーラップ容量を十分低減でき、かつ第２のサイド
ウォールの幅を十分に小さくすることにより、チャネル
のサイドウォール下の途切れがなく寄生抵抗の発生を防
ぐことができるＭＯＳＦＥＴ及びその製造方法を提供す
ることを目的とする。From these facts, the conventional MOS
In the FET structure, the relationship between the overlap capacitance between the source / drain electrodes and the gate electrode and the occurrence of parasitic resistance in the channel becomes a trade-off relationship, and a device that satisfies both the operating speed and the drive current is realized. It was difficult to do. The present invention eliminates the above problems, can sufficiently reduce the overlap capacitance of the polysilicon film to be the gate electrode and the source and drain electrodes, and can sufficiently reduce the width of the second sidewall, thereby making An object of the present invention is to provide a MOSFET capable of preventing the occurrence of parasitic resistance without interruption under the side wall and a method for manufacturing the MOSFET.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）半導体基板（１１）上に導電膜（１７）を有し、
この導電膜（１７）の一部に前記半導体基板（１１）が
露出する溝を有し、この溝で分離された前記導電膜（１
７）下の半導体基板（１１）中に拡散層（３１）を有
し、前記導電膜（１７）を拡散層（３１）の引き出し電
極として用い、前記溝中の半導体基板（１１）表面にゲ
ート酸化膜（２７）を有し、前記溝中のゲート酸化膜
（２７）上にゲート電極（２９）が形成され、このゲー
ト電極（２９）と前記導電膜（１７）との間に絶縁膜を
有するＭＯＳＦＥＴにおいて、前記溝の形状が、底部が
狭く、上部が広い段差形状に設定されるようにしたもの
である。In order to achieve the above object, the present invention comprises (A) a conductive film (17) on a semiconductor substrate (11),
A part of the conductive film (17) has a groove through which the semiconductor substrate (11) is exposed, and the conductive film (1) separated by the groove.
7) A semiconductor substrate (11) below has a diffusion layer (31), the conductive film (17) is used as an extraction electrode of the diffusion layer (31), and a gate is formed on the surface of the semiconductor substrate (11) in the groove. A gate electrode (29) having an oxide film (27) is formed on the gate oxide film (27) in the groove, and an insulating film is formed between the gate electrode (29) and the conductive film (17). In the MOSFET provided, the shape of the groove is set so that the bottom is narrow and the top is wide.
【００１１】（Ｂ）ＭＯＳＦＥＴの製造方法において、
半導体基板（１１）上に導電膜（１７）及び第１の絶縁
膜（１９）を形成する工程と、選択的エッチングにより
第１の絶縁膜（１９）の所定の部位を除去した後、前記
導電膜（１７）を底部に一部残した状態で途中までエッ
チング除去し、第１の溝を形成する工程と、前記第１の
溝の側壁部に第２の絶縁膜（２３）を形成する工程と、
前記第１の絶縁膜（１９）及び第２の絶縁膜（２３）を
マスクに前記導電膜（１７）を半導体基板（１１）が露
出するまでエッチング除去し、前記第１の溝の開口幅よ
り小さい幅の第２の溝を形成する工程と、前記第２の溝
の側壁と前記第２の絶縁膜（２３）を含む領域に第３の
絶縁膜（２５）を形成する工程とを施すようにしたもの
である。(B) In the method of manufacturing a MOSFET,
A step of forming a conductive film (17) and a first insulating film (19) on a semiconductor substrate (11); and after removing a predetermined part of the first insulating film (19) by selective etching, A step of forming a first groove by partially etching the film (17) while leaving a part of the film at the bottom, and a step of forming a second insulating film (23) on the side wall of the first groove. When,
Using the first insulating film (19) and the second insulating film (23) as a mask, the conductive film (17) is removed by etching until the semiconductor substrate (11) is exposed. A step of forming a second groove having a small width and a step of forming a third insulating film (25) in a region including the sidewall of the second groove and the second insulating film (23) are performed. It is the one.
【００１２】（Ｃ）半導体基板（４１）上に導電膜（４
７，４９）を有し、この導電膜（４７，４９）の一部に
前記半導体基板（４１）が露出する溝を有し、この溝で
分離された前記導電膜（４７，４９）下の半導体基板
（４１）中に拡散層（６３）を有し、前記導電膜（４
７，４９）を拡散層（６３）の引き出し電極として用
い、前記溝中の半導体基板（４１）表面にゲート酸化膜
（５９）を有し、前記溝中のゲート酸化膜（５９）上に
ゲート電極（６１）が形成され、このゲート電極（６
１）と前記導電膜（４７，４９）との間に絶縁膜を有す
るＭＯＳＦＥＴにおいて、前記導電膜（４７，４９）が
エピタキシャルＳｉＧｅ膜（４７）上にポリシリコン膜
（４９）が形成される複合膜である。(C) The conductive film (4) is formed on the semiconductor substrate (41).
7, 49), and has a groove through which the semiconductor substrate (41) is exposed in a part of the conductive film (47, 49), and under the conductive film (47, 49) separated by the groove. The semiconductor substrate (41) has a diffusion layer (63) and the conductive film (4).
7, 49) as a lead electrode of the diffusion layer (63), a gate oxide film (59) is provided on the surface of the semiconductor substrate (41) in the groove, and a gate is formed on the gate oxide film (59) in the groove. An electrode (61) is formed, and the gate electrode (6
1) In the MOSFET having an insulating film between the conductive film (47, 49), the conductive film (47, 49) is a composite in which a polysilicon film (49) is formed on an epitaxial SiGe film (47). It is a film.
【００１３】（Ｄ）上記（３）記載のＭＯＳＦＥＴにお
いて、前記溝の形状が、エピタキシャルＳｉＧｅ層（４
７）部分で狭く、かつポリシリコン膜（４９）部分で広
く設定されるようにしたものである。 （Ｅ）ＭＯＳＦＥＴの製造方法において、半導体基板
（４１）上のアクティブ領域にエピタキシャルＳｉＧｅ
膜（４７）とポリシリコン膜（４９）及び第１の絶縁膜
（５１）を順次形成する工程と、選択的エッチングによ
り第１の絶縁膜（５１）及びポリシリコン膜（４９）の
所定の部位を除去し、第１の溝（５３）を形成した後、
前記第１の絶縁膜（５１）及びポリシリコン膜（４９）
の側壁部に第２の絶縁膜（５３）を形成する工程と、前
記第１の絶縁膜（５１）及び前記第２の絶縁膜（５５）
をマスクに前記エピタキシャルＳｉＧｅ膜（４７）を半
導体基板（４１）が露出するまでエッチング除去し、前
記第１の溝（５３）の開口幅より小さい幅の第２の溝を
形成する工程と、前記第２の溝の側壁と前記第２の絶縁
膜（５３）を含む領域に第３の絶縁膜（５７）を形成す
る工程とを施すようにしたものである。(D) In the MOSFET described in (3) above, the shape of the groove is an epitaxial SiGe layer (4
The width is set to be narrow in the 7) portion and wide in the polysilicon film (49) portion. (E) In the method of manufacturing a MOSFET, epitaxial SiGe is formed in the active region on the semiconductor substrate (41).
A step of sequentially forming the film (47), the polysilicon film (49) and the first insulating film (51), and a predetermined portion of the first insulating film (51) and the polysilicon film (49) by selective etching. Are removed and the first groove (53) is formed,
The first insulating film (51) and the polysilicon film (49)
Forming a second insulating film (53) on the side wall of the first insulating film (51) and the second insulating film (55)
And removing the epitaxial SiGe film (47) by etching until the semiconductor substrate (41) is exposed to form a second groove having a width smaller than the opening width of the first groove (53). The step of forming a third insulating film (57) in the region including the side wall of the second groove and the second insulating film (53) is performed.
【００１４】[0014]
（Ａ）図１〜図３に示すように、ポリシリコン膜（１
７）に形成される溝の段差部分の高さｔと第１のサイド
ウォールの幅ｄ１、さらに第２のサイドウォールの幅ｄ
２とを、プロセスを制御することによって独立にコント
ロールすることができる。(A) As shown in FIGS. 1 to 3, a polysilicon film (1
The height t of the step portion of the groove formed in 7), the width d1 of the first sidewall, and the width d of the second sidewall.
2 can be controlled independently by controlling the process.
【００１５】そのため、ポリシリコン膜（１７）に形成
される溝の段差部分の高さｔを十分小さく、第１のサイ
ドウォールの幅ｄ１を十分に大きく取ることによって、
ゲート電極（２９）とソース及びドレイン電極となるポ
リシリコン膜（１７）のオーバーラップ容量を十分低減
でき、かつ第２のサイドウォール（２５）の幅ｄ２を十
分に小さくすることにより、チャネルのサイドウォール
下の途切れがなく寄生抵抗の発生を防ぐことができる。Therefore, by making the height t of the step portion of the groove formed in the polysilicon film (17) sufficiently small and the width d1 of the first sidewall sufficiently large,
The overlap capacitance between the gate electrode (29) and the polysilicon film (17) serving as the source and drain electrodes can be sufficiently reduced, and the width d2 of the second sidewall (25) can be made sufficiently small, whereby the channel side can be formed. There is no break under the wall and it is possible to prevent the occurrence of parasitic resistance.
【００１６】（Ｂ）図５及び図６に示すように、エピタ
キシャルＳｉＧｅ層（４７）の膜厚は、その成長時間で
高精度にコントロール可能であるため十分な薄膜化が可
能であり、また第１のサイドウォール（５５）の幅ｄ１
を十分厚く形成することで、ゲート電極とソース及びド
レイン拡散層の引き出し電極となるポリシリコン膜（４
９）とオーバーラップ容量を十分に低減することが可能
である。更に、第２のサイドウォール（５７）の幅ｄ２
を十分に小さくすることで、第２のサイドウォール（５
７）の下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。(B) As shown in FIG. 5 and FIG. 6, the film thickness of the epitaxial SiGe layer (47) can be controlled with high precision by the growth time thereof, so that it can be sufficiently thinned. Width d1 of the side wall (55) of 1
Is formed sufficiently thick to form a polysilicon film (4
9) and the overlap capacity can be sufficiently reduced. Further, the width d2 of the second sidewall (57)
Is made sufficiently small so that the second sidewall (5
Since it is possible to wrap the diffusion layer to the lower part of 7), it becomes possible to prevent the occurrence of parasitic resistance.
【００１７】[0017]
【実施例】以下、本発明の実施例について図を参照しな
がら説明する。図１は本発明の第１実施例を示すＭＯＳ
ＦＥＴの断面図である。ただし、この図では、ＭＯＳＦ
ＥＴの主要部のみ示し、ソースやドレインの引き出し電
極等は省略している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a MOS showing a first embodiment of the present invention.
It is sectional drawing of FET. However, in this figure, MOSF
Only the main part of ET is shown, and lead electrodes for source and drain are omitted.
【００１８】このＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ
の構造と同様に、例えばｐ型シリコン基板１１上にフィ
ールド酸化膜１３が形成され、このフィールド酸化膜１
３に囲まれたトランジスタのアクティブ領域１５上及び
フィールド酸化膜１３上に、砒素がドープされたポリシ
リコン膜１７が形成され、更に、そのポリシリコン膜１
７上には酸化膜１９が形成されている。更に、このアク
ティブ領域１５上のポリシリコン膜１７及び酸化膜１９
のゲート電極形成領域には溝２１が形成されている。This MOSFET is a conventional MOSFET.
Similar to the structure of FIG. 1, a field oxide film 13 is formed on the p-type silicon substrate 11, and the field oxide film 1 is formed.
An arsenic-doped polysilicon film 17 is formed on the active region 15 and the field oxide film 13 of the transistor surrounded by 3 and further the polysilicon film 1 is formed.
An oxide film 19 is formed on the surface 7. Further, the polysilicon film 17 and the oxide film 19 on the active region 15 are formed.
A groove 21 is formed in the gate electrode formation region.
【００１９】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝２１の側壁部には高さｔの段差を設け、溝底
部の幅と上部の幅を異なる寸法に形成し、まずこの段差
の上部の凹を埋める形で、例えば酸化膜から成る幅ｄ１
の第１のサイドウォール２３を形成し、更に、溝２１の
側壁下部のサイドウォール２３で覆われていない箇所
と、第１のサイドウォール２３とを覆うように、例えば
酸化膜から成る幅ｄ２の第２のサイドウォール２５を形
成している。However, the difference from the conventional MOSFET is that a step having a height t is provided on the side wall of the groove 21, and the width of the groove bottom and the width of the upper part are formed to have different sizes. The width d1 made of, for example, an oxide film so as to fill the recess of
The first side wall 23 is formed, and a portion of the groove 21 having a width d2 formed of, for example, an oxide film is formed so as to cover the first side wall 23 and a portion which is not covered by the side wall 23 below the side wall. The second sidewall 25 is formed.
【００２０】ゲート酸化膜２７は、従来のＭＯＳＦＥＴ
同様に溝２１の底部に形成し、第２のサイドウォール２
５及びゲート酸化膜２７に囲まれた領域には、ゲート電
極２９が埋め込まれている。更に、トランジスタのアク
ティブ領域１５の基板中には、ソース及びドレイン領域
となる拡散層３１が形成されている。次に、本発明の実
施例を示すＭＯＳＦＥＴの製造方法を以下に説明する。
なお、以下に示す膜厚や寸法並びに膜形成方法は一例に
過ぎず、実際のデバイスでは適宜変更されるものとす
る。The gate oxide film 27 is a conventional MOSFET.
Similarly, the second sidewall 2 is formed at the bottom of the groove 21.
A gate electrode 29 is embedded in a region surrounded by the gate oxide film 27 and the gate oxide film 27. Further, in the substrate of the active region 15 of the transistor, a diffusion layer 31 serving as source and drain regions is formed. Next, a method of manufacturing a MOSFET showing an embodiment of the present invention will be described below.
Note that the film thickness, dimensions, and film forming method described below are merely examples, and may be appropriately changed in an actual device.
【００２１】図２は本発明の第１実施例を示すＭＯＳＦ
ＥＴの製造工程断面図（その１）、図３はそのＭＯＳＦ
ＥＴの製造工程断面図（その２）である。 （１）まず、図２（ａ）に示すように、例えば、周知の
ＬＯＣＯＳ法を利用して、ｐ型シリコン基板１１上に素
子分離のためのフィールド酸化膜１３を６００ｎｍ程度
形成後、例えばＣＶＤ法を利用して、砒素がドープされ
たポリシリコン膜１７を３００ｎｍ程度堆積させた後、
同様の方法で、酸化膜１９を２００ｎｍ程度堆積させ
る。その後、周知のホトリソ及びエッチングによって、
酸化膜１９及びポリシリコン膜１７とを形成する。FIG. 2 shows a MOSF showing the first embodiment of the present invention.
ET manufacturing process sectional view (1), FIG. 3 shows its MOSF
It is a manufacturing process sectional view of ET (the 2). (1) First, as shown in FIG. 2A, for example, a well-known LOCOS method is used to form a field oxide film 13 of about 600 nm for element isolation on a p-type silicon substrate 11, and then, for example, CVD is performed. Method is used to deposit a polysilicon film 17 doped with arsenic to a thickness of about 300 nm,
The oxide film 19 is deposited to a thickness of about 200 nm by the same method. Then, by well-known photolithography and etching,
An oxide film 19 and a polysilicon film 17 are formed.
【００２２】（２）次に、図２（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法によって、ゲート
電極を埋め込むための溝２１の段差上部をエッチング除
去する。ここでのエッチングは、ホトリソグラフィーに
よって形成されたレジストパターンをマスクに、まず、
酸化膜１９を除去した後に、ポリシリコン膜１７を所定
の膜厚ｔ（ここでは、１００ｎｍ程度とする）までエッ
チング除去する。この膜厚ｔの制御としては、エッチン
グ時間をコントロールすることで容易に実現可能であ
る。(2) Next, as shown in FIG. 2B, the step upper portion of the groove 21 for burying the gate electrode is removed by etching by the well-known photolithography and anisotropic etching methods. The etching here is performed by first using the resist pattern formed by photolithography as a mask,
After removing the oxide film 19, the polysilicon film 17 is removed by etching to a predetermined film thickness t (here, about 100 nm). The control of the film thickness t can be easily realized by controlling the etching time.
【００２３】（３）次いで、図２（ｃ）に示すように、
例えばＣＶＤ法によって、酸化膜を５００ｎｍ程度全面
に堆積させた後、異方性エッチングによってその酸化膜
をエッチング除去することで、セルフアラインで幅ｄ１
が５００ｎｍ程度の第１のサイドウォール２３を形成す
る。 （４）更に、図３（ａ）に示すように、第１のサイドウ
ォール２３と酸化膜１９とをマスクにセルフアライン
で、ポリシリコン膜１７をｐ型シリコン基板１１表面が
露出するまで異方性エッチング除去後、第１のサイドウ
ォール２３と同様の形成方法で第２のサイドウォール２
５を形成する。ここで、第２のサイドウォール２５の幅
ｄ２は形成時に堆積させる酸化膜厚によって制御でき、
ここでは５０ｎｍ程度形成するものとする。(3) Then, as shown in FIG.
For example, a CVD method is used to deposit an oxide film over the entire surface to a thickness of about 500 nm, and then the oxide film is etched away by anisotropic etching, so that the width d1 is self-aligned.
To form the first sidewall 23 having a thickness of about 500 nm. (4) Further, as shown in FIG. 3A, the polysilicon film 17 is anisotropic until the surface of the p-type silicon substrate 11 is exposed by self-alignment using the first sidewall 23 and the oxide film 19 as a mask. Of the second sidewall 2 by the same formation method as that of the first sidewall 23 after the removal by the reactive etching.
5 is formed. Here, the width d2 of the second sidewall 25 can be controlled by the oxide film thickness deposited at the time of formation,
Here, it is assumed that the thickness is about 50 nm.
【００２４】（５）次に、図３（ｂ）に示すように、例
えば、ＲＴＡ法等の熱処理によって１０ｎｍ程度のゲー
ト酸化膜２７を形成し、更に、熱処理によってポリシリ
コン膜１７中の砒素を、シリコン基板側に固相拡散させ
ることによって拡散層３１を形成する。その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングにより、ゲート電極２９を形成する。(5) Next, as shown in FIG. 3B, a gate oxide film 27 of about 10 nm is formed by heat treatment such as RTA, and arsenic in the polysilicon film 17 is further removed by heat treatment. The diffusion layer 31 is formed by solid-phase diffusion on the silicon substrate side. After that, a polysilicon film is deposited on the entire surface, and the gate electrode 29 is formed by known photolithography and etching.
【００２５】上記したように構成したので、ポリシリコ
ン膜１７に形成される溝２１の段差部分の高さｔと第１
のサイドウォール２３の幅ｄ１さらに第２のサイドウォ
ール２５の幅ｄ２とを、プロセスを制御することによっ
て独立にコントロールすることができる。そのため、溝
２１の段差部分の高さｔを十分小さく、第１のサイドウ
ォール２３の幅ｄ１を十分に大きく取ることによって、
ゲート電極２９とソース及びドレイン電極となるポリシ
リコン膜１７のオーバーラップ容量を十分低減でき、か
つ第２のサイドウォール２５の幅ｄ２を十分に小さくす
ることにより、チャネルのサイドウォール下の途切れが
なく寄生抵抗の発生を防ぐことができる。With the above-mentioned structure, the height t of the step portion of the groove 21 formed in the polysilicon film 17 and the first height t
The width d1 of the side wall 23 and the width d2 of the second side wall 25 can be controlled independently by controlling the process. Therefore, by making the height t of the step portion of the groove 21 sufficiently small and the width d1 of the first sidewall 23 sufficiently large,
The overlap capacitance between the gate electrode 29 and the polysilicon film 17 serving as the source and drain electrodes can be sufficiently reduced, and the width d2 of the second sidewall 25 can be made sufficiently small so that there is no interruption under the sidewall of the channel. It is possible to prevent the occurrence of parasitic resistance.
【００２６】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すＭＯＳＦＥＴの断
面図である。この図においても、ＭＯＳＦＥＴの主要部
のみ示し、ソースやドレインの引き出し電極等は省略し
ている。以下、図５を用いて本発明によるＭＯＳＦＥＴ
の構造について説明する。Next, a second embodiment of the present invention will be described. FIG. 5 is a sectional view of a MOSFET showing a second embodiment of the present invention. Also in this figure, only the main part of the MOSFET is shown, and the extraction electrodes for the source and the drain are omitted. Hereinafter, the MOSFET according to the present invention will be described with reference to FIG.
The structure of will be described.
【００２７】このＭＯＳＦＥＴは、従来の構造と同様
に、例えばｐ型シリコン基板４１上にフィールド酸化膜
４３が形成され、このフィールド酸化膜４３に囲まれた
トランジスタのアクティブ領域４５上に、砒素がドープ
されたエピタキシャルＳｉＧｅ層４７が形成され、更
に、そのエピタキシャルＳｉＧｅ層４７及びフィールド
酸化膜４３上には、ポリシリコン膜４９と酸化膜５１が
それぞれ積層に形成されている。更に、このアクティブ
領域４５上のエピタキシャルＳｉＧｅ層４７とポリシリ
コン膜４９及び酸化膜５１のゲート電極形成領域には溝
５３が形成されている。In this MOSFET, as in the conventional structure, a field oxide film 43 is formed on a p-type silicon substrate 41, for example, and an active region 45 of a transistor surrounded by the field oxide film 43 is doped with arsenic. An epitaxial SiGe layer 47 is formed on the epitaxial SiGe layer 47, and a polysilicon film 49 and an oxide film 51 are stacked on the epitaxial SiGe layer 47 and the field oxide film 43. Further, a groove 53 is formed in the gate electrode forming region of the epitaxial SiGe layer 47, the polysilicon film 49 and the oxide film 51 on the active region 45.
【００２８】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝５３の幅がエピタキシャルＳｉＧｅ層４７の
部分では狭く、またポリシリコン膜４９と酸化膜５１の
部分では広く形成するようにしている。そして、まずエ
ピタキシャルＳｉＧｅ層４７を底部としたポリシリコン
膜４９と酸化膜５１による溝５３の側壁部に、例えば酸
化膜から成る幅ｄ１の第１のサイドウォール５５を形成
し、さらにエピタキシャルＳｉＧｅ層４７の側壁と第１
のサイドウォール５５とを覆うように、例えば酸化膜か
ら成る幅ｄ２の第２のサイドウォール５７とを形成して
いる点である。However, the difference from the conventional MOSFET is that the width of the groove 53 is narrow in the epitaxial SiGe layer 47 and wide in the polysilicon film 49 and the oxide film 51. Then, first, a first side wall 55 of, for example, an oxide film and having a width d1 is formed on the side wall of the groove 53 formed by the polysilicon film 49 and the oxide film 51 with the epitaxial SiGe layer 47 at the bottom, and the epitaxial SiGe layer 47 is further formed. Side wall and first
That is, a second side wall 57 of a width d2 made of, for example, an oxide film is formed so as to cover the side wall 55 of.
【００２９】ゲート酸化膜５９は、従来のＭＯＳＦＥＴ
同様に溝５３の底部に形成し、第２のサイドウォール５
７及びゲート酸化膜５９に囲まれた領域には、ゲート電
極６１が埋め込まれている。更に、トランジスタのアク
ティブ領域４５の基板中には、ソース及びドレイン領域
となる拡散層６３が形成されている。次に、本発明の第
２実施例を示すＭＯＳＦＥＴの製造方法を説明する。The gate oxide film 59 is a conventional MOSFET.
Similarly, the second sidewall 5 is formed at the bottom of the groove 53.
A gate electrode 61 is embedded in a region surrounded by 7 and the gate oxide film 59. Further, in the substrate of the active region 45 of the transistor, a diffusion layer 63 serving as source and drain regions is formed. Next, a method of manufacturing the MOSFET showing the second embodiment of the present invention will be described.
【００３０】図６は本発明の第２実施例を示すＭＯＳＦ
ＥＴの製造工程断面図である。なお、以下に示す、膜厚
や寸法並びに膜形成方法は一例にすぎず、実際のデバイ
スでは適宜変更されるものとする。 （１）まず、図６（ａ）に示すように、例えば周知のＬ
ＯＣＯＳ法を利用してｐ型シリコン基板上４１に素子分
離のためのフィールド酸化膜４３を６００ｎｍ程度形成
後、アクティブ領域中に選択的なエピタキシャル成長法
を用いて、砒素がドープされたエピタキシャルＳｉＧｅ
層４７を５０ｎｍ程度成長する。続いて、例えば、ＣＶ
Ｄ法を利用してポリシリコン膜４９を３００ｎｍ程度堆
積させ、同様の方法で酸化膜５１を２００ｎｍ程度堆積
させ、その後、周知のホトリソ及びエッチングによっ
て、酸化膜５１及びポリシリコン膜４９とを形成する。FIG. 6 shows a MOSF showing a second embodiment of the present invention.
It is a manufacturing-process sectional drawing of ET. Note that the film thickness, dimensions, and film forming method described below are merely examples, and may be appropriately changed in an actual device. (1) First, as shown in FIG.
After forming a field oxide film 43 of about 600 nm on the p-type silicon substrate 41 for element isolation by utilizing the OCOS method, an epitaxial arsenic-doped epitaxial SiGe is formed by using a selective epitaxial growth method in the active region.
The layer 47 is grown to about 50 nm. Then, for example, CV
A polysilicon film 49 is deposited to a thickness of about 300 nm using the D method, an oxide film 51 is deposited to a thickness of about 200 nm by the same method, and then the oxide film 51 and the polysilicon film 49 are formed by known photolithography and etching. .
【００３１】（２）次に、図６（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法により、ゲート電
極を埋め込むための溝５３の段差上部をエッチング除去
する。ここでのエッチングは、ホトリソグラフィーによ
って形成されたレジストパターンをマスクに、まず、酸
化膜５１を除去した後、ポリシリコン膜４９をエピタキ
シャルＳｉＧｅ層４７が露出するまでエッチング除去す
る。そして、例えば、ＣＶＤ法によって酸化膜を５００
ｎｍ程度全面に堆積させた後、異方性エッチングによっ
て、その酸化膜をエッチング除去することで、セルフア
ラインで幅ｄ１が５００ｎｍ程度の第１のサイドウォー
ル５５を形成する。(2) Next, as shown in FIG. 6B, the step upper portion of the groove 53 for burying the gate electrode is removed by etching by the well-known photolithography and anisotropic etching methods. In this etching, the oxide film 51 is first removed using the resist pattern formed by photolithography as a mask, and then the polysilicon film 49 is removed by etching until the epitaxial SiGe layer 47 is exposed. Then, for example, the oxide film is formed to 500 by the CVD method.
After being deposited on the entire surface by about 1 nm, the oxide film is etched away by anisotropic etching to form the first sidewall 55 having a width d1 of about 500 nm by self-alignment.
【００３２】（３）次に、図６（ｃ）に示すように、第
１のサイドウォール５５と酸化膜５１とをマスクにセル
フアラインで、エピタキシャルＳｉＧｅ層４７をシリコ
ン基板表面が露出するまでエッチング除去後、第１のサ
イドウォール５５と同様の形成方法で第２のサイドウォ
ール５７を形成する。ここで第２のサイドウォール５７
の幅ｄ２は形成時に堆積させる酸化膜厚によって制御で
き、ここでは５０ｎｍ程度形成するものとする。そし
て、例えばＲＴＡ法等の熱処理によって、１０ｎｍ程度
のゲート酸化膜５９を形成し、さらに熱処理によってエ
ピタキシャルＳｉＧｅ層４７中の砒素を、シリコン基板
側に固相拡散させることによって拡散層６３を形成す
る。 （４）次に、図６（ｄ）に示すように、その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングによりゲート電極６１を形成する。(3) Next, as shown in FIG. 6C, the epitaxial SiGe layer 47 is etched until the silicon substrate surface is exposed by self-alignment using the first sidewalls 55 and the oxide film 51 as a mask. After the removal, the second sidewall 57 is formed by the same formation method as the first sidewall 55. Here the second sidewall 57
The width d2 can be controlled by the thickness of the oxide film deposited at the time of formation, and here, it is assumed to be about 50 nm. Then, a gate oxide film 59 of about 10 nm is formed by heat treatment such as RTA method, and further, arsenic in the epitaxial SiGe layer 47 is solid-phase diffused to the silicon substrate side by heat treatment to form a diffusion layer 63. (4) Next, as shown in FIG. 6D, a polysilicon film is then deposited on the entire surface, and the gate electrode 61 is formed by known photolithography and etching.
【００３３】上記したように構成したので、エピタキシ
ャルＳｉＧｅ層４７の膜厚は、その成長時間て高精度に
コントロール可能であるため十分な薄膜化が可能であ
り、また第１のサイドウォール５５の幅ｄ１を十分厚く
形成することで、ゲート電極６１とソース及びドレイン
拡散層の引き出し電極となるポリシリコン膜４９とオー
バーラップ容量を十分に低減することが可能である。Since the epitaxial SiGe layer 47 is configured as described above, the film thickness of the epitaxial SiGe layer 47 can be controlled with high accuracy by the growth time thereof, and thus the film thickness can be made sufficiently thin, and the width of the first sidewall 55 can be increased. By forming d1 to be sufficiently thick, it is possible to sufficiently reduce the overlap capacitance between the gate electrode 61 and the polysilicon film 49 serving as the extraction electrode of the source and drain diffusion layers.
【００３４】更に、第２のサイドウォール５７の幅ｄ２
を十分に小さくすることで、第２のサイドウォール５７
の下部まで拡散層を回り込ませることが可能になるた
め、寄生抵抗の発生を防ぐことが可能になる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づいて種々の変形が可能であり、これらを本発
明の範囲から排除するものではない。Further, the width d2 of the second sidewall 57
To be sufficiently small so that the second sidewall 57
Since it is possible to make the diffusion layer wrap around to the lower part, it is possible to prevent the occurrence of parasitic resistance. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００３５】[0035]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）請求項１及び２記載の発明によれば、上記のよう
に構成したので、ポリシリコン膜に形成される溝の段差
部分の高さと第１のサイドウォールの幅、さらに第２の
サイドウォールの幅とを、プロセスを制御することによ
って独立にコントロールすることができる。As described in detail above, according to the present invention, the following effects can be achieved. (A) According to the first and second aspects of the invention, since it is configured as described above, the height of the step portion of the groove formed in the polysilicon film, the width of the first sidewall, and the second side. The width of the wall can be controlled independently by controlling the process.
【００３６】そのため、ポリシリコン膜に形成される溝
の段差部分の高さを十分小さく、第１のサイドウォール
の幅を十分に大きく取ることによって、ゲート電極とソ
ース及びドレイン電極となるポリシリコン膜のオーバー
ラップ容量を十分低減でき、かつ第２のサイドウォール
の幅を十分に小さくすることにより、チャネルのサイド
ウォール下の途切れがなく寄生抵抗の発生を防ぐことが
できる。Therefore, the height of the step portion of the groove formed in the polysilicon film is made sufficiently small and the width of the first sidewall is made sufficiently large, so that the polysilicon film to be the gate electrode and the source and drain electrodes is formed. By sufficiently reducing the overlap capacitance and sufficiently reducing the width of the second sidewall, it is possible to prevent the occurrence of parasitic resistance without interruption under the sidewall of the channel.
【００３７】そのため、本発明によれば、微細なゲート
長を有する高速で駆動能力の高い優れたＭＯＳＦＥＴを
提供することが可能となる。 （Ｂ）請求項３及び４記載の発明によれば、エピタキシ
ャルＳｉＧｅ層の膜厚は、その成長時間で高精度にコン
トロール可能であるため十分な薄膜化が可能であり、ま
た第１のサイドウォールの幅を十分厚く形成すること
で、ゲート電極とソース及びドレイン拡散層の引き出し
電極となるポリシリコン膜とオーバーラップ容量を十分
に低減することが可能である。更に、第２のサイドウォ
ールの幅を十分に小さくすることで、第２のサイドウォ
ールの下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。Therefore, according to the present invention, it is possible to provide an excellent MOSFET having a fine gate length and a high driving ability at a high speed. (B) According to the inventions of claims 3 and 4, the film thickness of the epitaxial SiGe layer can be controlled with high accuracy by the growth time thereof, so that the film thickness can be made sufficiently thin, and the first sidewall can be formed. It is possible to sufficiently reduce the overlap capacitance between the gate electrode and the polysilicon film which will be the extraction electrode of the source and drain diffusion layers by forming the width sufficiently thick. Furthermore, by making the width of the second sidewall sufficiently small, it becomes possible to wrap around the diffusion layer to the lower part of the second sidewall, so that it is possible to prevent the occurrence of parasitic resistance.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１実施例を示すＭＯＳＦＥＴの断面
図である。FIG. 1 is a sectional view of a MOSFET showing a first embodiment of the present invention.
【図２】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その１）である。FIG. 2 is a sectional view (No. 1) of a manufacturing process of the MOSFET according to the first embodiment of the present invention.
【図３】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その２）である。FIG. 3 is a manufacturing process sectional view (No. 2) of the MOSFET according to the first embodiment of the present invention.
【図４】従来のＭＯＳＦＥＴの断面図である。FIG. 4 is a sectional view of a conventional MOSFET.
【図５】本発明の第２実施例を示すＭＯＳＦＥＴの断面
図である。FIG. 5 is a sectional view of a MOSFET showing a second embodiment of the present invention.
【図６】本発明の第２実施例を示すＭＯＳＦＥＴの製造
工程断面図である。FIG. 6 is a sectional view of a MOSFET manufacturing process showing a second embodiment of the present invention.
１１，４１ ｐ型シリコン基板 １３，４３ フィールド酸化膜 １５，４５ アクティブ領域 １７，４９ ポリシリコン膜 １９，５１ 酸化膜 ２１，５３ 溝 ２３，５５ 第１のサイドウォール ２５，５７ 第２のサイドウォール ２７，５９ ゲート酸化膜 ２９，６１ ゲート電極 ３１，６３ 拡散層 ４７ エピタキシャルＳｉＧｅ層 11, 41 p-type silicon substrate 13, 43 field oxide film 15, 45 active region 17, 49 polysilicon film 19, 51 oxide film 21, 53 groove 23, 55 first sidewall 25, 57 second sidewall 27 , 59 Gate oxide film 29, 61 Gate electrode 31, 63 Diffusion layer 47 Epitaxial SiGe layer
Claims (5)
の一部に前記半導体基板が露出する溝を有し、該溝で分
離された前記導電膜下の半導体基板中に拡散層を有し、
前記導電膜を拡散層の引き出し電極として用い、前記溝
中の半導体基板表面にゲート酸化膜を有し、前記溝中の
ゲート酸化膜上にゲート電極が形成され、該ゲート電極
と前記導電膜との間に絶縁膜を有するＭＯＳＦＥＴにお
いて、 前記溝の形状が、底部が狭く、上部が広い段差形状に設
定されることを特徴とするＭＯＳＦＥＴ。1. A diffusion layer having a conductive film on a semiconductor substrate, a groove exposing the semiconductor substrate in a part of the conductive film, and a semiconductor substrate under the conductive film separated by the groove. Have
A gate oxide film is formed on the surface of the semiconductor substrate in the groove, the gate electrode is formed on the gate oxide film in the groove, and the gate electrode and the conductive film are used. A MOSFET having an insulating film therebetween, wherein the shape of the groove is set to a step shape with a narrow bottom and a wide top.
縁膜を形成する工程と、（ｂ）選択的エッチングにより
前記第１の絶縁膜の所定の部位を除去した後、前記導電
膜を底部に一部残した状態で途中までエッチング除去
し、第１の溝を形成する工程と、（ｃ）前記第１の溝の
側壁部に第２の絶縁膜を形成する工程と、（ｄ）前記第
１の絶縁膜及び第２の絶縁膜をマスクに前記導電膜を半
導体基板が露出するまでエッチング除去し、前記第１の
溝の開口幅より小さい幅の第２の溝を形成する工程と、
（ｅ）前記第２の溝の側壁と前記第２の絶縁膜を含む領
域に第３の絶縁膜を形成する工程とを含むことを特徴と
するＭＯＳＦＥＴの製造方法。2. A process of forming a conductive film and a first insulating film on a semiconductor substrate, and (b) removing a predetermined portion of the first insulating film by selective etching, and then conducting the conductive film. A step of forming a first groove by partially removing the film by etching while leaving a part of the film on the bottom, and (c) forming a second insulating film on the side wall of the first groove, d) The conductive film is removed by etching using the first insulating film and the second insulating film as a mask until the semiconductor substrate is exposed to form a second groove having a width smaller than the opening width of the first groove. Process,
(E) A method of manufacturing a MOSFET, including the step of forming a third insulating film in a region including the sidewall of the second groove and the second insulating film.
の一部に前記半導体基板が露出する溝を有し、該溝で分
離された前記導電膜下の半導体基板中に拡散層を有し、
前記導電膜を拡散層の引き出し電極として用い、前記溝
中の半導体基板表面にゲート酸化膜を有し、前記溝中の
ゲート酸化膜上にゲート電極が形成され、該ゲート電極
と前記導電膜との間に絶縁膜を有するＭＯＳＦＥＴにお
いて、前記導電膜がエピタキシャルＳｉＧｅ膜上にポリ
シリコン膜が形成される複合膜であることを特徴とする
ＭＯＳＦＥＴ。3. A diffusion layer having a conductive film on a semiconductor substrate, a groove exposing the semiconductor substrate in a part of the conductive film, and a diffusion layer in the semiconductor substrate below the conductive film separated by the groove. Have
A gate oxide film is formed on the surface of the semiconductor substrate in the groove, the gate electrode is formed on the gate oxide film in the groove, and the gate electrode and the conductive film are used. In the MOSFET having an insulating film between the two, the conductive film is a composite film in which a polysilicon film is formed on an epitaxial SiGe film.
前記溝の形状が、エピタキシャルＳｉＧｅ層部分で狭
く、かつポリシリコン膜部分で広く設定されていること
を特徴とするＭＯＳＦＥＴ。4. The MOSFET according to claim 3,
A MOSFET characterized in that the shape of the groove is set narrow in the epitaxial SiGe layer portion and wide in the polysilicon film portion.
ピタキシャルＳｉＧｅ膜とポリシリコン膜及び第１の絶
縁膜を順次形成する工程と、（ｂ）選択的エッチングに
より、前記第１の絶縁膜及びポリシリコン膜の所定の部
位を除去し、第１の溝を形成した後、前記第１の絶縁膜
及びポリシリコン膜の側壁部に第２の絶縁膜を形成する
工程と、（ｃ）前記第１の絶縁膜及び前記第２の絶縁膜
をマスクに前記エピタキシャルＳｉＧｅ膜を半導体基板
が露出するまでエッチング除去し、前記第１の溝の開口
幅より小さい幅の第２の溝を形成する工程と、（ｄ）前
記第２の溝の側壁と前記第２の絶縁膜を含む領域に第３
の絶縁膜を形成する工程とを含むことを特徴とするＭＯ
ＳＦＥＴの製造方法。5. A step of: (a) sequentially forming an epitaxial SiGe film, a polysilicon film, and a first insulating film in an active region on a semiconductor substrate; and (b) selectively etching the first insulating film and the first insulating film. Removing a predetermined portion of the polysilicon film, forming a first groove, and then forming a second insulating film on the sidewalls of the first insulating film and the polysilicon film; and (c) the step of forming the second insulating film. Etching the epitaxial SiGe film using the first insulating film and the second insulating film as a mask until the semiconductor substrate is exposed to form a second groove having a width smaller than the opening width of the first groove; , (D) a third region is formed in a region including the sidewall of the second groove and the second insulating film.
And a step of forming an insulating film of
Manufacturing method of SFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14283295A JP3204872B2 (en) | 1995-06-09 | 1995-06-09 | MOSFET and manufacturing method thereof |
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1995
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