JPH08331758A - Voltage comparing type current control circuit and overcurrent limiting circuit - Google Patents

Voltage comparing type current control circuit and overcurrent limiting circuit

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JPH08331758A
JPH08331758A JP7135228A JP13522895A JPH08331758A JP H08331758 A JPH08331758 A JP H08331758A JP 7135228 A JP7135228 A JP 7135228A JP 13522895 A JP13522895 A JP 13522895A JP H08331758 A JPH08331758 A JP H08331758A
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JP
Japan
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transistor
current
voltage
power
circuit
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JP7135228A
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Japanese (ja)
Inventor
Yasuhiro Kotari
泰寛 小足
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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Abstract

PURPOSE: To prevent oscillation of an overcurrent limiting circuit by a method wherein an output current of a power transistor drive circuit is extracted and thereby a feedback control is conducted so that a power transistor may be brought into an off-state in an overcurrent. CONSTITUTION: When a load impedance lowers as is the case with short- circuiting of a load and an output current of power FET (transistor) 10 and a current thereof for detection increase and when the current for detection exceeds a reference current (i.e., in an overcurrent), a minute potential difference occurs between an input voltage Vin from a resistance element 21 and a reference voltage Vref. Here, most of a current (a current corresponding to the overcurrent) flowing to a transistor Q2 outputting the reference current Vref, out of transistors Q1 and Q2 forming a differential couple, is outputted as a base current of an NPN transistor 23 for output, the NPN transistor 23 for output extracts an output current of a power FET drive circuit and thereby conducts a feedback control so that the power FET 10 may be brought into an off-state, and thereby the power FET 10 is protected.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、電圧比較型電流制御回
路およびそれを用いた過電流制限回路に係り、特に低電
圧レベルで動作する微小電位差検知用のバイポーラ型の
電圧比較型電流制御回路およびそれを用いて半導体素子
の過電流を検出して保護するための過電流制限回路に関
するものであり、例えばマルチセル構造を有する電圧駆
動型のパワートランジスタと同一チップ上に形成される
過電流制限回路に使用される。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage comparison type current control circuit and an overcurrent limiting circuit using the same, and more particularly to a bipolar type voltage comparison type current control circuit for detecting a minute potential difference which operates at a low voltage level. And an overcurrent limiting circuit for detecting and protecting an overcurrent of a semiconductor device using the same, for example, an overcurrent limiting circuit formed on the same chip as a voltage-driven power transistor having a multi-cell structure Used for.

【0002】[0002]

【従来の技術】図4は、集積回路に形成されたパワーM
OSFET(絶縁ゲート型電界効果トランジスタ)の過
電流制限回路の従来の一例を示す。図4において、10
はマルチソース構造(第1のソース10a、第2のソー
ス10b)を有するDMOS(二重拡散型)パワーFE
Tであり、そのドレインは電源端子20に接続され、第
1のソース(電流出力端子)10aはICの電流出力端
子(外部負荷接続端子)11に接続されている。12は
電流出力端子11に接続されている負荷回路である。
2. Description of the Related Art FIG. 4 shows a power M formed in an integrated circuit.
A conventional example of an overcurrent limiting circuit of an OSFET (insulated gate type field effect transistor) is shown. In FIG. 4, 10
Is a DMOS (double diffusion type) power FE having a multi-source structure (first source 10a, second source 10b)
The drain is T, and its drain is connected to the power supply terminal 20 and the first source (current output terminal) 10a is connected to the current output terminal (external load connection terminal) 11 of the IC. Reference numeral 12 is a load circuit connected to the current output terminal 11.

【0003】13は内蔵する電流源13aからパワーF
ETのゲート容量Cに対する充電電流の供給出力をパワ
ーFET駆動制御信号に応じてオン/オフ制御すること
によりパワーFETのゲート電位を制御するためのパワ
ーFET駆動回路である。
Reference numeral 13 indicates a power F from a built-in current source 13a.
This is a power FET drive circuit for controlling the gate potential of the power FET by turning on / off the supply output of the charging current to the gate capacitance C of the ET according to the power FET drive control signal.

【0004】21はパワーFETの第2のソース(電流
検出用端子)10bに接続され、上記電流検出用端子1
0bに流れる電流を電圧信号に変換して出力する抵抗素
子である。
Reference numeral 21 is connected to the second source (current detection terminal) 10b of the power FET, and the current detection terminal 1 is connected.
It is a resistance element that converts a current flowing through 0b into a voltage signal and outputs the voltage signal.

【0005】22は上記抵抗素子21からの出力が入力
し、この入力電圧を所定の基準電圧Vref と比較し、入
力電圧が基準電圧より大きくなった時(前記電流検出用
端子10bに流れる検出用電流の過電流時)に過電流に
応じた電流を出力するリニア型の電圧比較回路である。
An output 22 from the resistance element 21 is input to 22 and this input voltage is compared with a predetermined reference voltage Vref. When the input voltage becomes larger than the reference voltage (for detecting the current flowing to the current detecting terminal 10b). This is a linear type voltage comparison circuit that outputs a current according to the overcurrent (when the current is overcurrent).

【0006】23は上記電圧比較回路22の出力電流が
ベース電流として与えられる出力用のNPNトランジス
タであり、そのコレクタ・エミッタ間が前記パワーFE
T駆動回路13の出力ノードと接地ノードとの間に接続
されている。
Reference numeral 23 denotes an output NPN transistor to which the output current of the voltage comparison circuit 22 is given as a base current, and the power FE is provided between the collector and the emitter thereof.
It is connected between the output node of the T drive circuit 13 and the ground node.

【0007】上記電圧比較回路22および出力用トラン
ジスタ23は、前記パワーFETの過電流時を検知し、
過電流に応じて前記パワーFET駆動回路13の出力電
流を引き抜いて接地電位に流すことによりパワーFET
10のゲート電位を制御する電圧比較型電流制御回路2
4を構成している。
The voltage comparison circuit 22 and the output transistor 23 detect the overcurrent of the power FET,
The power FET is driven by drawing the output current of the power FET drive circuit 13 according to the overcurrent and flowing it to the ground potential.
Voltage comparison type current control circuit 2 for controlling gate potential of 10
Make up 4.

【0008】なお、前記抵抗素子21に生じる電圧降下
がパワーFETの電流検出用端子10bに及ぼす電位変
動の影響を軽減するために、抵抗素子21の抵抗値は比
較的小さく、その電圧降下が比較的小さくなるように設
定されている。
In order to reduce the influence of the potential fluctuation on the current detection terminal 10b of the power FET, which is caused by the voltage drop generated in the resistance element 21, the resistance value of the resistance element 21 is relatively small, and the voltage drops are compared. It is set to be small.

【0009】そこで、前記電圧比較回路22は、前記抵
抗素子21に生じる電圧降下を基準電圧Vref と比較
し、両者の間に生じる微小な電位差を検知するために低
電圧レベルで動作する必要があり、バイポーラトランジ
スタが用いられている。
Therefore, the voltage comparison circuit 22 needs to operate at a low voltage level in order to compare the voltage drop generated in the resistance element 21 with the reference voltage Vref and detect a minute potential difference between the two. , Bipolar transistors are used.

【0010】また、前記出力用のNPNトランジスタ2
3は、低電圧レベルで動作する電圧比較回路22の出力
により駆動されるので、そのベース・エミッタ間電圧の
ばらつきがMOSトランジスタの閾値電圧のばらつきよ
り小さいバイポーラトランジスタが用いられている。ま
た、上記出力用のNPNトランジスタ23は、パワーF
ET駆動回路13の出力電流を引き抜いて接地電位に流
す時、大きなコレクタ電流が流れるので、そのベースに
も比較的大きな電流が流れる。
Further, the output NPN transistor 2
Since No. 3 is driven by the output of the voltage comparison circuit 22 which operates at a low voltage level, a bipolar transistor is used in which the variation in the base-emitter voltage is smaller than the variation in the threshold voltage of the MOS transistor. Further, the output NPN transistor 23 has a power F
Since a large collector current flows when the output current of the ET drive circuit 13 is extracted and supplied to the ground potential, a relatively large current also flows to its base.

【0011】次に、従来の電圧比較回路22の構成およ
び動作を説明する。この電圧比較回路22は、それぞれ
のベースに対応して入力電圧Vinおよび所定の基準電圧
Vref が与えられ、差動対をなすようにエミッタ相互が
直接に接続されたPNP型の第1のトランジスタQ1お
よび第2のトランジスタQ2と、上記差動対をなすトラ
ンジスタQ1、Q2のエミッタ共通接続ノードと第1の
電源電位(高電位側の電源電位Vcc)との間に接続され
た定電流源25と、前記第1のトランジスタQ1のコレ
クタと第2の電源電位(低電位側の電源電位、接地電位
Vss)との間にコレクタ・エミッタ間が接続され、コレ
クタ・ベース相互が接続されたNPN型の第3のトラン
ジスタQ3と、コレクタが前記第2のトランジスタQ2
のコレクタに接続され、エミッタが接地電位Vssに接続
され、ベースが前記第3のトランジスタQ3のベースに
接続されたNPN型の第4のトランジスタQ4とからな
る。上記第3のトランジスタQ3と第4のトランジスタ
Q4とはカレントミラー回路を構成している。
Next, the structure and operation of the conventional voltage comparison circuit 22 will be described. The voltage comparison circuit 22 is supplied with an input voltage Vin and a predetermined reference voltage Vref corresponding to respective bases, and has a PNP first transistor Q1 whose emitters are directly connected to each other so as to form a differential pair. And a second transistor Q2, and a constant current source 25 connected between the emitter common connection node of the transistors Q1 and Q2 forming the differential pair and the first power supply potential (power supply potential Vcc on the high potential side). , An NPN type in which the collector and the emitter are connected between the collector of the first transistor Q1 and the second power supply potential (the power supply potential on the low potential side, the ground potential Vss) and the collector and the base are connected to each other. A third transistor Q3 and a collector of the second transistor Q2
Of the NPN-type fourth transistor Q4, the emitter of which is connected to the ground potential Vss and the base of which is connected to the base of the third transistor Q3. The third transistor Q3 and the fourth transistor Q4 form a current mirror circuit.

【0012】上記電圧比較回路22の動作は、入力電圧
Vinが基準電圧Vref と等しい時には差動対をなすトラ
ンジスタQ1、Q2に等しい電流が流れるので、電圧比
較回路22からの出力電流は生じない。これに対して、
入力電圧Vinが基準電圧Vref より大きい時には、差動
対をなすトランジスタQ1、Q2の電流が対応して減
少、増大する。この時、カレントミラー回路のトランジ
スタQ3、Q4が減少し、トランジスタQ2に流れる電
流とトランジスタQ4に流れる電流との差電流(過電流
に応じた電流)が出力する。
In the operation of the voltage comparison circuit 22, when the input voltage Vin is equal to the reference voltage Vref, the same current flows through the transistors Q1 and Q2 forming the differential pair, so that the output current from the voltage comparison circuit 22 is not generated. On the contrary,
When the input voltage Vin is higher than the reference voltage Vref, the currents of the transistors Q1 and Q2 forming a differential pair correspondingly decrease and increase. At this time, the transistors Q3 and Q4 of the current mirror circuit decrease, and a difference current between the current flowing through the transistor Q2 and the current flowing through the transistor Q4 (current corresponding to the overcurrent) is output.

【0013】次に、上記構成の過電流制限回路の動作を
説明する。通常動作時には、負荷回路12のインピーダ
ンスが例えば12Ωであり、電源端子20の印加電圧が
例えば12V、パワーFET駆動回路13のパルス信号
入力が0Vと例えば5Vとの間で変化してそのパルス信
号出力が0Vと例えば20Vとの間で変化する。この
際、パワーFET10のゲートに20Vが印加されてい
る時には、パワーFETの電流出力端子10aからに1
Aが流れ、その1/1000程度(1mA程度)の電流
がパワーFET10の電流検出用端子10bに流れる。
Next, the operation of the overcurrent limiting circuit having the above configuration will be described. During normal operation, the impedance of the load circuit 12 is, for example, 12Ω, the voltage applied to the power supply terminal 20 is, for example, 12V, and the pulse signal input of the power FET drive circuit 13 is changed between 0V and 5V, for example, and the pulse signal output is obtained. Changes between 0V and, for example, 20V. At this time, when 20V is applied to the gate of the power FET 10, 1 is output from the current output terminal 10a of the power FET.
A flows, and a current of about 1/1000 (about 1 mA) flows to the current detection terminal 10b of the power FET 10.

【0014】この状態では、入力電圧Vinが基準電圧V
ref と等しく、電圧比較回路22における差動対をなす
トランジスタQ1、Q2に等しい電流が流れるので、電
圧比較回路22からの出力電流は生じない。
In this state, the input voltage Vin is the reference voltage V
Since a current equal to ref and equal to the transistors Q1 and Q2 forming the differential pair in the voltage comparison circuit 22 flows, an output current from the voltage comparison circuit 22 does not occur.

【0015】そして、負荷短絡時などに負荷インピーダ
ンスが低下し、パワーFET10の出力電流および検出
用電流が増加し、検出用電流が基準電流を越えた時(過
電流時)、抵抗素子21からの入力電圧Vinが基準電圧
Vref より僅かに大きくなる方向に入力電圧Vinと基準
電圧Vref との間に微小な電位差が生じる。これによ
り、電圧比較回路22の出力電流がベース電流として与
えられる出力用のNPNトランジスタ23がパワーFE
T駆動回路13の出力電流を引き抜いてパワーFET1
0をオフ状態にするように帰還制御することにより、パ
ワーFET10を保護する。
Then, when the load impedance is lowered, such as when the load is short-circuited, the output current of the power FET 10 and the detection current increase, and the detection current exceeds the reference current (overcurrent), the resistance element 21 A minute potential difference is generated between the input voltage Vin and the reference voltage Vref in the direction in which the input voltage Vin is slightly higher than the reference voltage Vref. As a result, the output NPN transistor 23, to which the output current of the voltage comparison circuit 22 is given as the base current, becomes the power FE.
Power FET 1 by pulling out the output current of T drive circuit 13
The power FET 10 is protected by performing feedback control so that 0 is turned off.

【0016】しかし、前記構成の電圧比較回路22は動
作利得が大きいので、入力電圧Vinと基準電圧Vref と
の大小関係に応じて出力電圧が鋭く反転し、入力電圧V
inが基準電圧Vref より大きくなると、差動対をなすト
ランジスタQ1、Q2が対応して急俊にオフ、オン状態
になる。このような動作は、出力電流をリニアに制御し
たい場合には不向きであり、上記構成の電圧比較回路2
2を含む過電流制限回路は、制御動作が不安定になり、
発振する場合がある。
However, since the voltage comparison circuit 22 having the above-described structure has a large operation gain, the output voltage is sharply inverted according to the magnitude relationship between the input voltage Vin and the reference voltage Vref, and the input voltage V
When in becomes larger than the reference voltage Vref, the transistors Q1 and Q2 forming a differential pair are rapidly turned off and turned on. Such an operation is not suitable for linearly controlling the output current, and the voltage comparison circuit 2 having the above configuration is not suitable.
In the overcurrent limiting circuit including 2, the control operation becomes unstable,
It may oscillate.

【0017】図5は、図4の回路において負荷短絡状態
の時に電源端子20に電源電圧が印加され、パワーFE
T帰還制御経路の制御動作が不安定になって過電流制限
回路が発振している場合に、パワーFET10のドレイ
ン・ソース間電流IDSの波形が不安定になる様子を示
す。
FIG. 5 shows that the power supply voltage is applied to the power supply terminal 20 when the load is short-circuited in the circuit of FIG.
It shows how the waveform of the drain-source current IDS of the power FET 10 becomes unstable when the control operation of the T feedback control path becomes unstable and the overcurrent limiting circuit oscillates.

【0018】図6は、パワーMOSFETの過電流制限
回路の他の従来例を示す。この過電流制限回路は、図4
に示した過電流制限回路と比べて、電圧比較回路22a
が異なり、その他は同じであるので図4中と同一符号を
付している。上記電圧比較回路22aは、図4中の電圧
比較回路22に対して、その動作利得を低下させるため
に、差動対をなすトランジスタQ1、Q2の各エミッタ
をそれぞれ抵抗素子Rを介してエミッタ共通接続ノード
に接続するように変更したものである。
FIG. 6 shows another conventional example of an overcurrent limiting circuit for a power MOSFET. This overcurrent limiting circuit is shown in FIG.
Compared with the overcurrent limiting circuit shown in FIG.
4 and the other parts are the same, and are therefore assigned the same reference numerals as in FIG. In the voltage comparison circuit 22a, the emitters of the transistors Q1 and Q2 forming a differential pair are shared by the voltage comparison circuit 22 shown in FIG. It is modified to connect to the connection node.

【0019】しかし、上記電圧比較回路22aは、カレ
ントミラー構成の能動負荷素子Q3、Q4を有するの
で、その動作利得が依然として比較的大きいので、前記
したように過電流制限回路の制御動作が不安定になって
発振する問題が残る。
However, since the voltage comparison circuit 22a has the active load elements Q3 and Q4 of the current mirror configuration, the operating gain thereof is still relatively large, so that the control operation of the overcurrent limiting circuit is unstable as described above. And the problem of oscillation remains.

【0020】また、上記電圧比較回路22aは、入力電
圧Vinが基準電圧Vref より大きくなった時にはトラン
ジスタQ2から出力用のNPNトランジスタ23に比較
的大きなベース電流が流れ、入力電圧Vinが基準電圧V
ref と等しい時には上記ベース電流に等しい電流がカレ
ントミラー回路のトランジスタQ3、Q4に流れる。こ
れにより、入力電圧Vinが基準電圧Vref と等しい時
に、トランジスタQ1には、トランジスタQ2よりもト
ランジスタQ3、Q4のベース電流分だけ余分な電流が
流れる。従って、上記電圧比較回路22aは、入力電圧
Vinが基準電圧Vref と等しい時(出力反転時)の入力
電圧オフセットが大きくなり、パワーMOSFETの過
電流制限回路に使用される微小電位差検知回路への適用
は不適である。
In the voltage comparison circuit 22a, when the input voltage Vin becomes larger than the reference voltage Vref, a relatively large base current flows from the transistor Q2 to the output NPN transistor 23, and the input voltage Vin becomes the reference voltage Vref.
When equal to ref, a current equal to the base current flows through the transistors Q3 and Q4 of the current mirror circuit. Thus, when the input voltage Vin is equal to the reference voltage Vref, an extra current flows through the transistor Q1 by the base current of the transistors Q3 and Q4 rather than the transistor Q2. Therefore, the voltage comparison circuit 22a has a large input voltage offset when the input voltage Vin is equal to the reference voltage Vref (when the output is inverted), and is applied to the minute potential difference detection circuit used in the overcurrent limiting circuit of the power MOSFET. Is not suitable.

【0021】[0021]

【発明が解決しようとする課題】上記したように従来の
電圧比較型電流制御回路は、その動作利得が比較的大き
いので出力電流をリニアに制御したい場合に不適であ
り、被保護素子の過電流制限回路に適用した場合に被保
護素子の過電流検出時の帰還制御時に発振する場合があ
るという問題があった。
As described above, the conventional voltage comparison type current control circuit is not suitable for linearly controlling the output current because its operating gain is relatively large. When applied to a limiting circuit, there is a problem that oscillation may occur during feedback control when an overcurrent of the protected element is detected.

【0022】また、入力電圧が基準電圧と等しい時に出
力用トランジスタの比較的大きいベース電流に見合った
電流をカレントミラー負荷に流すので出力反転時の入力
電圧オフセットが大きくなり、微小電位差検知回路への
適用は不適であるという問題があった。
Further, when the input voltage is equal to the reference voltage, a current commensurate with a relatively large base current of the output transistor is passed through the current mirror load, so that the input voltage offset at the time of output reversal becomes large, and a small potential difference detection circuit is provided. There was a problem that the application was inappropriate.

【0023】本発明は上記の問題点を解決すべくなされ
たもので、動作利得が比較的小さく、出力電流をリニア
に制御することが可能であり、出力反転時の入力電圧オ
フセットが小さく、微小電位差検知回路へ適用が可能に
なる電圧比較型電流制御回路を提供することを目的とす
る。また、本発明は、被保護半導体素子の過電流を検出
して帰還制御する時の発振を防止し得る過電流制限回路
を提供することを目的とする。
The present invention has been made to solve the above-mentioned problems, and has a relatively small operating gain, is capable of linearly controlling an output current, has a small input voltage offset at the time of output inversion, and has a small amount. An object is to provide a voltage comparison type current control circuit which can be applied to a potential difference detection circuit. Another object of the present invention is to provide an overcurrent limiting circuit capable of preventing oscillation when detecting an overcurrent of a protected semiconductor element and performing feedback control.

【0024】[0024]

【課題を解決するための手段】本発明の電圧比較型電流
制御回路は、それぞれのベースに対応して入力電圧およ
び基準電圧が与えられ、それぞれバイポーラ型の同一極
性を有し、差動対をなすように接続された第1のトラン
ジスタおよび第2のトランジスタと、上記差動対をなす
第1のトランジスタおよび第2のトランジスタのエミッ
タ共通接続ノードと第1の電源電位との間に接続された
定電流源と、前記第1のトランジスタのコレクタと第2
の電源電位との間にコレクタ・エミッタ間が接続され、
コレクタ・ベース相互が接続され、前記第1のトランジ
スタとは逆極性を有するバイポーラ型の第3のトランジ
スタと、上記第3のトランジスタと同一極性を有し、そ
のコレクタが前記第2のトランジスタのコレクタに接続
され、そのエミッタが前記第2の電源電位に接続された
バイポーラ型の第4のトランジスタと、上記第4のトラ
ンジスタのコレクタと前記第3のトランジスタのベース
との間に接続された第1の抵抗素子と、前記第4のトラ
ンジスタのベースと前記第3のトランジスタのベースと
の間に接続された第2の抵抗素子と、前記第4のトラン
ジスタと同一極性を有し、そのベースが上記第4のトラ
ンジスタのコレクタに接続され、そのコレクタに電流源
が接続され、そのエミッタが前記第2の電源電位に接続
されたバイポーラ型の電流制御用の第5のトランジスタ
とを具備することを特徴とする。
The voltage comparison type current control circuit of the present invention is provided with an input voltage and a reference voltage corresponding to respective bases, has the same polarity of bipolar type, and has a differential pair. A first transistor and a second transistor which are connected to each other, and a first transistor and a second transistor which form the differential pair, and are connected between an emitter common connection node and a first power supply potential. A constant current source, a collector of the first transistor and a second
The collector and emitter are connected to the power supply potential of
A bipolar-type third transistor having a collector and a base connected to each other and having a polarity opposite to that of the first transistor, and a third transistor having the same polarity as the third transistor, the collector of which is the collector of the second transistor. A bipolar-type fourth transistor whose emitter is connected to the second power supply potential, and a first transistor connected between the collector of the fourth transistor and the base of the third transistor. And a second resistance element connected between the base of the fourth transistor and the base of the third transistor, the second resistance element having the same polarity as that of the fourth transistor, and the base thereof is A bipolar transistor connected to the collector of the fourth transistor, a current source connected to the collector, and an emitter connected to the second power supply potential. Characterized by comprising a fifth transistor for current control.

【0025】また、本発明の過電流制限回路は、マルチ
セル構造を有する電圧駆動型のパワートランジスタと、
上記パワートランジスタ用の駆動制御信号に応じて上記
パワートランジスタの制御電極容量に対する充電電流の
供給出力をオン/オフ制御することにより上記パワート
ランジスタの制御電極電位を制御するためのパワートラ
ンジスタ駆動回路と、前記パワートランジスタの電流検
出用端子に流れる検出用電流に応じた電圧降下を生じる
電流電圧変換用抵抗素子と、前記電圧比較型電流制御回
路と同じ構成を有し、上記電流電圧変換用抵抗素子に生
じた電圧が前記入力電圧として与えられ、電流制御用の
前記第5のトランジスタのコレクタが前記パワートラン
ジスタ駆動回路の出力ノードと前記第2の電源電位との
間に接続されてなり、前記パワートランジスタの電流検
出用端子に流れる検出用電流の過電流時を検出し、検出
した過電流に応じて前記パワートランジスタ駆動回路の
出力電流を引き抜くことにより前記パワートランジスタ
の制御電極電位を制御する電圧比較型電流制御回路とを
具備することを特徴とする。
The overcurrent limiting circuit of the present invention includes a voltage-driven power transistor having a multi-cell structure,
A power transistor drive circuit for controlling the control electrode potential of the power transistor by on / off controlling the supply output of the charging current to the control electrode capacitance of the power transistor according to the drive control signal for the power transistor, A current-voltage conversion resistance element that causes a voltage drop corresponding to a detection current flowing through a current detection terminal of the power transistor, and the current-voltage conversion resistance element that has the same configuration as the voltage comparison type current control circuit. The generated voltage is applied as the input voltage, and the collector of the fifth transistor for current control is connected between the output node of the power transistor drive circuit and the second power supply potential. The overcurrent of the detection current flowing through the current detection terminal of is detected, and the detected overcurrent is detected. Characterized by comprising a voltage comparison type current control circuit for controlling the control electrode potential of the power transistor by pulling out the output current of the power transistor drive circuit.

【0026】[0026]

【作用】本発明の電圧比較型電流制御回路において、入
力電圧が基準電圧と等しい時には、差動対をなすトラン
ジスタに等しい電流が流れるので、出力電流は生じな
い。この状態では、差動対をなすトランジスタに等しい
電流が流れるので、出力電流は生じない。この時、差動
対をなすトランジスタのうちの第1のトランジスタから
カレントミラー回路のトランジスタのベースに電流が流
れるとともに差動対をなすトランジスタのうちの第2の
トランジスタからカレントミラー回路のトランジスタの
ベースに電流が流れるので、入力電圧のオフセットは小
さい。
In the voltage comparison type current control circuit of the present invention, when the input voltage is equal to the reference voltage, the same current flows through the transistors forming the differential pair, so that no output current is generated. In this state, the same current flows through the transistors forming the differential pair, so that no output current is generated. At this time, a current flows from the first transistor of the transistors forming the differential pair to the base of the transistor of the current mirror circuit, and the second transistor of the transistors forming the differential pair forms the base of the transistor of the current mirror circuit. The input voltage offset is small because a current flows through it.

【0027】これに対して、電圧比較型電流制御回路の
入力電圧が基準電圧より大きい時には、差動対をなすト
ランジスタのうちの第1のトランジスタの電流が減少
し、第2のトランジスタの電流が増大する。この時、カ
レントミラー接続されているトランジスタの電流が減少
し、第2のトランジスタに流れる電流の大部分(過電流
に応じた電流)が出力用のトランジスタのベース電流と
して出力し、出力用のトランジスタに過電流に応じた電
流が流れる。この際、カレントミラー接続されているト
ランジスタに抵抗素子が接続されているので、電圧比較
型電流制御回路の動作利得が比較的小さく、出力電流を
リニアに制御することが可能である。
On the other hand, when the input voltage of the voltage comparison type current control circuit is larger than the reference voltage, the current of the first transistor of the transistors forming the differential pair decreases and the current of the second transistor decreases. Increase. At this time, the current of the transistor connected in the current mirror decreases, and most of the current flowing in the second transistor (current corresponding to the overcurrent) is output as the base current of the output transistor, and the output transistor is output. An electric current flows according to the overcurrent. At this time, since the resistance element is connected to the current-mirror connected transistor, the operation gain of the voltage comparison type current control circuit is relatively small, and the output current can be linearly controlled.

【0028】本発明の過電流制限回路において、通常動
作時には、入力電圧が基準電圧と等しく、電圧比較型電
流制御回路における差動対をなすトランジスタに等しい
電流が流れるので、出力電流は生じず、出力用トランジ
スタはオフ状態である。
In the overcurrent limiting circuit of the present invention, during normal operation, the input voltage is equal to the reference voltage, and the same current flows through the transistors forming the differential pair in the voltage comparison type current control circuit, so that no output current is generated, The output transistor is off.

【0029】これに対して、パワートランジスタの負荷
のインピーダンスが低下し、パワートランジスタの出力
電流が増加するとともにおよび電流検出用電流が基準電
流を越えた時(過電流時)、電圧比較型電流制御回路の
入力電圧が基準電圧より大きくなり、パワートランジス
タ駆動回路の出力電流を引き抜いてパワートランジスタ
をオフ状態にするように帰還制御することにより、パワ
ートランジスタを保護する。この際、パワートランジス
タ帰還制御経路に含まれる電圧比較型電流制御回路の利
得が比較的低いので、パワートランジスタの過電流を検
出して帰還制御する時の動作が不安定にならず、過電流
制限回路の発振を防止することが可能になる。
On the other hand, when the load impedance of the power transistor decreases, the output current of the power transistor increases, and when the current for current detection exceeds the reference current (overcurrent), voltage comparison type current control The input voltage of the circuit becomes larger than the reference voltage, and the output current of the power transistor drive circuit is extracted to perform feedback control so that the power transistor is turned off, thereby protecting the power transistor. At this time, since the gain of the voltage comparison type current control circuit included in the power transistor feedback control path is relatively low, the operation when feedback control is performed by detecting the overcurrent of the power transistor does not become unstable, and the overcurrent limit It becomes possible to prevent oscillation of the circuit.

【0030】[0030]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の一実施例に係る電圧比較
型電流制御回路およびそれを用いた過電流制限回路を示
している。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a voltage comparison type current control circuit and an overcurrent limiting circuit using the same according to one embodiment of the present invention.

【0031】図1に示すIC化されたパワーFETの過
電流制限回路において、10はマルチソース構造(第1
のソース10a、第2のソース10b)を有するDMO
S型パワーFETであり、そのドレインは電源端子20
に接続され、第1のソース(電流出力端子)10aはI
Cの電流出力端子(外部負荷接続端子)11に接続され
ている。12は上記電流出力端子11に接続されている
負荷回路である。
In the overcurrent limiting circuit of the power FET made into an IC shown in FIG. 1, 10 is a multi-source structure (first
Source 10a, second source 10b)
It is an S-type power FET, the drain of which is the power supply terminal 20.
And the first source (current output terminal) 10a is connected to I
It is connected to the current output terminal (external load connection terminal) 11 of C. Reference numeral 12 is a load circuit connected to the current output terminal 11.

【0032】13はパワーFET駆動制御信号に応じて
内蔵する電流源13aからパワーFET10のゲート容
量Cに対する充電電流の供給出力をオン/オフ制御する
ことによりパワーFET10のゲート電位を制御するた
めのパワーFET駆動回路である。
Reference numeral 13 is a power for controlling the gate potential of the power FET 10 by turning on / off the supply output of the charging current to the gate capacitance C of the power FET 10 from the built-in current source 13a according to the power FET drive control signal. It is a FET drive circuit.

【0033】21はパワーFETの第2のソース(電流
検出用端子)10bに接続され、上記電流検出用端子1
0bに流れる電流を電圧信号に変換して出力する抵抗素
子である。
Reference numeral 21 is connected to the second source (current detection terminal) 10b of the power FET, and the current detection terminal 1 is connected.
It is a resistance element that converts a current flowing through 0b into a voltage signal and outputs the voltage signal.

【0034】22bは上記抵抗素子21からの出力が入
力し、この入力電圧を所定の基準電圧と比較し、入力電
圧が基準電圧より大きくなった時(前記電流検出用端子
10bに流れる検出用電流の過電流時)に過電流に応じ
た電流を出力するリニア型の電圧比較回路である。
22b receives the output from the resistance element 21, compares the input voltage with a predetermined reference voltage, and when the input voltage becomes larger than the reference voltage (detection current flowing through the current detection terminal 10b). Is a linear type voltage comparison circuit that outputs a current according to the overcurrent.

【0035】23は上記電圧比較回路22bの出力電流
がベース電流として与えられる出力用のNPNトランジ
スタであり、そのコレクタ・エミッタ間が前記パワーF
ET駆動回路13の出力ノードと接地ノードとの間に接
続されている。
Reference numeral 23 denotes an output NPN transistor to which the output current of the voltage comparison circuit 22b is given as a base current, and the power F between the collector and the emitter thereof.
It is connected between the output node of the ET drive circuit 13 and the ground node.

【0036】上記電圧比較回路22bおよび出力用トラ
ンジスタ23は、前記パワーFETの過電流時を検知
し、過電流に応じて前記パワーFET駆動回路13の出
力電流を引き抜いて接地電位に流すことによりパワーF
ET10のゲート電位を制御する電圧比較型電流制御回
路24bを構成している。
The voltage comparison circuit 22b and the output transistor 23 detect the overcurrent of the power FET, extract the output current of the power FET drive circuit 13 according to the overcurrent, and supply it to the ground potential. F
A voltage comparison type current control circuit 24b that controls the gate potential of the ET 10 is configured.

【0037】なお、前記抵抗素子21に生じる電圧降下
がパワーFETの電流検出用端子10bに及ぼす電位変
動の影響を軽減するために、抵抗素子21の抵抗値は比
較的小さく、その電圧降下が比較的小さくなるように設
定されている。
The resistance value of the resistance element 21 is comparatively small in order to reduce the influence of the potential fluctuation on the current detection terminal 10b of the power FET due to the voltage drop generated in the resistance element 21. It is set to be small.

【0038】そこで、前記電圧比較回路22bは、前記
抵抗素子21に生じる電圧降下を基準電圧Vref と比較
し、両者の間に生じる微小な電位差を検知するために低
電圧レベルで動作する必要があり、バイポーラトランジ
スタが用いられている。
Therefore, the voltage comparison circuit 22b needs to operate at a low voltage level in order to compare the voltage drop generated in the resistance element 21 with the reference voltage Vref and detect a minute potential difference between the two. , Bipolar transistors are used.

【0039】また、前記出力用のNPNトランジスタ2
3は、低電圧レベルで動作する電圧比較回路22bの出
力により駆動されるので、そのベース・エミッタ間電圧
のばらつきがMOSトランジスタの閾値電圧のばらつき
より小さいバイポーラトランジスタが用いられている。
また、上記出力用のNPNトランジスタ23は、パワー
FET駆動回路13の出力電流を引き抜いて接地電位に
流す時、大きなコレクタ電流が流れるので、そのベース
にも比較的大きな電流が流れる。
Also, the output NPN transistor 2
Since No. 3 is driven by the output of the voltage comparison circuit 22b which operates at a low voltage level, a bipolar transistor in which the variation in the base-emitter voltage is smaller than the variation in the threshold voltage of the MOS transistor is used.
Further, in the output NPN transistor 23, a large collector current flows when the output current of the power FET drive circuit 13 is drawn and supplied to the ground potential, so that a relatively large current also flows to its base.

【0040】次に、前記電圧比較回路22bの構成およ
び動作を説明する。この電圧比較回路22bは、それぞ
れのベースに対応して入力電圧Vinおよび所定の基準電
圧Vref が与えられ、差動対をなすようにエミッタ相互
が直接に接続されたPNP型の第1のトランジスタQ1
および第2のトランジスタQ2と、上記差動対をなすト
ランジスタQ1、Q2のエミッタ共通接続ノードと第1
の電源電位(高電位側の電源電位Vcc)との間に接続さ
れた定電流源25と、前記第1のトランジスタQ1のコ
レクタと第2の電源電位(低電位側の電源電位、接地電
位Vss)との間にコレクタ・エミッタ間が接続され、コ
レクタ・ベース相互が接続されたNPN型の第3のトラ
ンジスタQ3と、コレクタが前記第2のトランジスタQ
2のコレクタに接続され、エミッタが接地電位Vssに接
続されたNPN型の第4のトランジスタQ4と、上記第
4のトランジスタQ4のコレクタと前記第3のトランジ
スタQ3のベースとの間に接続された第1の抵抗素子R
1と、前記第4のトランジスタQ4のベースと前記第3
のトランジスタQ3のベースとの間に接続された第2の
抵抗素子R2とからなる。上記第3のトランジスタQ3
と第4のトランジスタQ4とはカレントミラー回路を構
成している。
Next, the structure and operation of the voltage comparison circuit 22b will be described. The voltage comparison circuit 22b is supplied with an input voltage Vin and a predetermined reference voltage Vref corresponding to respective bases, and the PNP type first transistors Q1 whose emitters are directly connected to each other to form a differential pair.
And the second transistor Q2, the emitter common connection node of the transistors Q1 and Q2 forming the differential pair, and the first transistor
Constant current source 25 connected to the power source potential (power source potential Vcc on the high potential side), the collector of the first transistor Q1 and the second power source potential (power source potential on the low potential side, ground potential Vss). ) Is connected between the collector and the emitter, and the collector and the base are connected to each other, and an NPN-type third transistor Q3 whose collector is the second transistor Q.
A second NPN-type transistor Q4 connected to the collector of the second transistor and having an emitter connected to the ground potential Vss, and connected between the collector of the fourth transistor Q4 and the base of the third transistor Q3. First resistance element R
1, the base of the fourth transistor Q4 and the third
And a second resistance element R2 connected between the base of the transistor Q3 and the base of the transistor Q3. The third transistor Q3
And the fourth transistor Q4 form a current mirror circuit.

【0041】上記電圧比較回路22bの動作は、入力電
圧Vinが基準電圧Vref と等しい時には差動対をなすト
ランジスタQ1、Q2に等しい電流が流れるので、電圧
比較回路22bからの出力電流は生じない。これに対し
て、入力電圧Vinが基準電圧Vref より大きい時には、
差動対をなすトランジスタQ1、Q2の電流が対応して
減少、増大する。この時、カレントミラー回路のトラン
ジスタQ3、Q4の電流が減少し、トランジスタQ2に
流れる電流の大部分(過電流に応じた電流)が出力用の
NPNトランジスタ23のベース電流として出力する。
In the operation of the voltage comparison circuit 22b, when the input voltage Vin is equal to the reference voltage Vref, the same current flows through the transistors Q1 and Q2 forming the differential pair, so that the output current from the voltage comparison circuit 22b is not generated. On the other hand, when the input voltage Vin is higher than the reference voltage Vref,
The currents of the transistors Q1 and Q2 forming the differential pair correspondingly decrease and increase. At this time, the currents of the transistors Q3 and Q4 of the current mirror circuit decrease, and most of the current flowing through the transistor Q2 (current corresponding to the overcurrent) is output as the base current of the output NPN transistor 23.

【0042】次に、上記構成の過電流制限回路の動作を
説明する。通常動作時には、負荷回路12のインピーダ
ンスが例えば12Ωであり、電源端子20の印加電圧が
例えば12V、パワーFET駆動回路13のパルス信号
入力が0Vと例えば5Vとの間で変化してそのパルス信
号出力が0Vと例えば20Vとの間で変化する。この
際、パワーFET10のゲートに20Vが印加されてい
る時には、パワーFETの電流出力端子10aからに1
Aが流れ、その1/1000程度(1mA程度)の電流
がパワーFET10の電流検出用端子10bに流れる。
Next, the operation of the overcurrent limiting circuit having the above structure will be described. During normal operation, the impedance of the load circuit 12 is, for example, 12Ω, the voltage applied to the power supply terminal 20 is, for example, 12V, and the pulse signal input of the power FET drive circuit 13 is changed between 0V and 5V, for example, and the pulse signal output is obtained. Changes between 0V and, for example, 20V. At this time, when 20V is applied to the gate of the power FET 10, 1 is output from the current output terminal 10a of the power FET.
A flows, and a current of about 1/1000 (about 1 mA) flows to the current detection terminal 10b of the power FET 10.

【0043】この状態では、入力電圧Vinが基準電圧V
ref と等しく、電圧比較回路22bにおける差動対をな
すトランジスタQ1、Q2に等しい電流が流れるので、
電圧比較回路22bからの出力電流は生じない。
In this state, the input voltage Vin is equal to the reference voltage V
Since a current equal to ref and equal to the transistors Q1 and Q2 forming the differential pair in the voltage comparison circuit 22b flows,
The output current from the voltage comparison circuit 22b does not occur.

【0044】この時、トランジスタQ1からカレントミ
ラー回路のトランジスタQ3、Q4のベースに電流が流
れるとともにトランジスタQ2からカレントミラー回路
のトランジスタQ3、Q4のベースに電流が流れるの
で、入力電圧のオフセットは小さい。
At this time, since the current flows from the transistor Q1 to the bases of the transistors Q3 and Q4 of the current mirror circuit and the current flows from the transistor Q2 to the bases of the transistors Q3 and Q4 of the current mirror circuit, the offset of the input voltage is small.

【0045】また、この時、トランジスタQ4のベース
入力側に抵抗素子R2が接続されているので、トランジ
スタQ4のベース電流IB4がトランジスタQ3のベース
電流IB3よりも小さくなっており、トランジスタQ4の
コレクタ電流IC4がトランジスタQ3のコレクタ電流I
C3よりも小さくなっている。
At this time, since the resistance element R2 is connected to the base input side of the transistor Q4, the base current IB4 of the transistor Q4 is smaller than the base current IB3 of the transistor Q3, and the collector current of the transistor Q4. IC4 is the collector current I of transistor Q3
It is smaller than C3.

【0046】これに対して、負荷短絡時などに負荷イン
ピーダンスが低下し、パワーFET10の出力電流およ
び検出用電流が増加し、検出用電流が基準電流を越えた
時(過電流時)、抵抗素子21からの入力電圧Vinが基
準電圧Vref より僅かに大きくなる方向に入力電圧Vin
と基準電圧Vref との間に微小な電位差が生じる。
On the other hand, when the load impedance is lowered, for example, when the load is short-circuited, the output current of the power FET 10 and the detection current increase, and the detection current exceeds the reference current (overcurrent), the resistance element In the direction in which the input voltage Vin from 21 becomes slightly larger than the reference voltage Vref, the input voltage Vin
A minute potential difference occurs between the reference voltage Vref and the reference voltage Vref.

【0047】この時、差動対をなすトランジスタQ1、
Q2の電流が対応して減少、増大し、カレントミラー回
路のトランジスタQ3、Q4が減少する。そして、トラ
ンジスタQ2から抵抗素子R1を介してカレントミラー
回路のトランジスタQ3にベースに電流が流れることに
より、トランジスタQ2から抵抗素子R1を介してカレ
ントミラー回路のトランジスタQ3にコレクタ電流IC3
が僅か流れるが、トランジスタQ4のベース入力側に抵
抗素子R2が接続されているので、トランジスタQ4の
ベース電流IB4が不足し、トランジスタQ4のコレクタ
電流IC4は殆んど流れない。これにより、トランジスタ
Q2に流れる電流の大部分(過電流に応じた電流)が出
力用のNPNトランジスタ23のベース電流として出力
し、出力用のNPNトランジスタ23がパワーFET駆
動回路13の出力電流を引き抜いてパワーFET10を
オフ状態にするように帰還制御されることにより、パワ
ーFET10を保護する。
At this time, a transistor Q1 forming a differential pair,
The current in Q2 correspondingly decreases and increases, and the transistors Q3 and Q4 of the current mirror circuit decrease. Then, since a current flows from the transistor Q2 to the base of the transistor Q3 of the current mirror circuit via the resistance element R1, the collector current IC3 of the transistor Q3 of the current mirror circuit flows from the transistor Q2 to the transistor Q3 of the current mirror circuit.
However, since the resistance element R2 is connected to the base input side of the transistor Q4, the base current IB4 of the transistor Q4 is insufficient, and the collector current IC4 of the transistor Q4 hardly flows. As a result, most of the current flowing through the transistor Q2 (current corresponding to the overcurrent) is output as the base current of the output NPN transistor 23, and the output NPN transistor 23 extracts the output current of the power FET drive circuit 13. The power FET 10 is protected by feedback control so that the power FET 10 is turned off.

【0048】この際、カレントミラー接続されているト
ランジスタQ3、Q4に抵抗素子R1が接続されている
ので、電圧比較回路22bの動作利得が比較的小さく、
出力電流をリニアに制御することが可能である。
At this time, since the resistance element R1 is connected to the current mirror-connected transistors Q3 and Q4, the operating gain of the voltage comparison circuit 22b is relatively small.
It is possible to control the output current linearly.

【0049】また、この際、パワートランジスタ帰還制
御経路に含まれる電圧比較回路22bの動作利得が比較
的低いので、パワーFET10の過電流を検出して帰還
制御する時の動作が不安定にならず、過電流制限回路の
発振を防止することが可能になる。
At this time, since the operation gain of the voltage comparison circuit 22b included in the power transistor feedback control path is relatively low, the operation at the time of detecting the overcurrent of the power FET 10 and performing the feedback control is not unstable. It is possible to prevent oscillation of the overcurrent limiting circuit.

【0050】図2は、図1の回路において負荷短絡状態
の時に電源端子20に電源電圧が印加された場合に、パ
ワーFET帰還制御経路の制御動作が安定に行われ、パ
ワーFETのドレイン・ソース間電流IDSの波形が安定
である様子を示す。
FIG. 2 shows that when the power supply voltage is applied to the power supply terminal 20 in the load short circuit state in the circuit of FIG. 1, the control operation of the power FET feedback control path is stably performed, and the drain / source of the power FET is It shows that the waveform of the inter-current IDS is stable.

【0051】図3は、図1中の電圧比較型電流制御回路
の変形例を示す。この電圧比較型電流制御回路は、図1
中に示した電圧比較型電流制御回路に対して、その動作
利得をさらに低下させるために、電圧比較回路22bに
おける差動対をなすトランジスタQ1、Q2の各エミッ
タをそれぞれ抵抗素子Rを介してエミッタ共通接続ノー
ドに接続するように変更したものである。
FIG. 3 shows a modification of the voltage comparison type current control circuit shown in FIG. This voltage comparison type current control circuit is shown in FIG.
In order to further reduce the operation gain of the voltage comparison type current control circuit shown therein, the emitters of the transistors Q1 and Q2 forming a differential pair in the voltage comparison circuit 22b are respectively connected via the resistance element R. It is modified to connect to the common connection node.

【0052】このように電圧比較型電流制御回路の動作
利得を低下させると、前記したような出力電流のリニア
制御性が向上し、これを用いた過電流制限回路における
帰還制御時の動作がより安定化する。
When the operating gain of the voltage comparison type current control circuit is reduced in this way, the linear controllability of the output current as described above is improved, and the operation at the time of feedback control in the overcurrent limiting circuit using this is further improved. Stabilize.

【0053】なお、本発明の過電流制限回路は、上記実
施例のDMOSパワーFETに限らず、マルチエミッタ
構造を有するIGBT(絶縁ゲート型バイポーラトラン
ジスタ)などを含むマルチセル構造を有する電圧駆動型
のパワートランジスタに対して適用可能である。
The overcurrent limiting circuit of the present invention is not limited to the DMOS power FET of the above-mentioned embodiment, but is a voltage drive type power supply having a multi-cell structure including an IGBT (insulated gate bipolar transistor) having a multi-emitter structure. It is applicable to transistors.

【0054】[0054]

【発明の効果】上述したように本発明の電圧比較型電流
制御回路によれば、動作利得が比較的小さく、出力電流
をリニアに制御することが可能であり、出力反転時の入
力電圧オフセットが小さく、微小電位差検知回路へ適用
が可能になる。また、本発明の過電流制限回路によれ
ば、被保護半導体素子の過電流を検出して帰還制御する
時の発振を防止することができる。
As described above, according to the voltage comparison type current control circuit of the present invention, the operating gain is relatively small, the output current can be linearly controlled, and the input voltage offset at the time of output reversal is reduced. It is small and can be applied to minute potential difference detection circuits. Further, according to the overcurrent limiting circuit of the present invention, it is possible to prevent the oscillation when the overcurrent of the protected semiconductor element is detected and the feedback control is performed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例に係るパワーFETの過電流
制限回路を示す回路図。
FIG. 1 is a circuit diagram showing an overcurrent limiting circuit of a power FET according to an embodiment of the present invention.

【図2】図1の回路において負荷短絡状態の時に電源端
子に電源電圧が印加された場合にパワーFETのドレイ
ン・ソース間電流IDSの波形が安定である様子を示す波
形図。
FIG. 2 is a waveform diagram showing that the waveform of a drain-source current IDS of a power FET is stable when a power supply voltage is applied to a power supply terminal when a load is short-circuited in the circuit of FIG.

【図3】図1中の電圧比較型電流制御回路の変形例を示
す回路図。
FIG. 3 is a circuit diagram showing a modification of the voltage comparison type current control circuit in FIG.

【図4】従来のパワーFETの過電流制限回路を示す回
路図。
FIG. 4 is a circuit diagram showing a conventional power FET overcurrent limiting circuit.

【図5】図4の回路において負荷短絡状態の時に電源端
子に電源電圧が印加された場合にパワーFETのドレイ
ン・ソース間電流IDSの波形が不安定である様子を示す
波形図。
5 is a waveform diagram showing that the waveform of a drain-source current IDS of a power FET is unstable when a power supply voltage is applied to a power supply terminal in a load short circuit state in the circuit of FIG.

【図6】パワーMOSFETの過電流制限回路の他の従
来例を示す回路図。
FIG. 6 is a circuit diagram showing another conventional example of an overcurrent limiting circuit for a power MOSFET.

【符号の説明】[Explanation of symbols]

10…マルチソース構造を有するDMOS型パワーFE
T、10a…パワーFETの第1のソース(電流出力端
子)、10b…パワーFETの第2のソース(電流検出
用端子)、11…ICの電流出力端子、12…負荷回
路、13…パワーFET駆動回路、20…電源端子、2
1…電圧変換用の抵抗素子、22b…電圧比較回路、2
3…出力用のNPNトランジスタ、24b…電圧比較型
電流制御回路。
10 ... DMOS type power FE having multi-source structure
T, 10a ... First source (current output terminal) of power FET, 10b ... Second source (current detection terminal) of power FET, 11 ... Current output terminal of IC, 12 ... Load circuit, 13 ... Power FET Drive circuit, 20 ... power supply terminal, 2
1 ... Resistance element for voltage conversion, 22b ... Voltage comparison circuit, 2
3 ... Output NPN transistor, 24b ... Voltage comparison type current control circuit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 それぞれのベースに対応して入力電圧お
よび基準電圧が与えられ、それぞれバイポーラ型の同一
極性を有し、差動対をなすように接続された第1のトラ
ンジスタおよび第2のトランジスタと、 上記差動対をなす第1のトランジスタおよび第2のトラ
ンジスタのエミッタ共通接続ノードと第1の電源電位と
の間に接続された定電流源と、 前記第1のトランジスタのコレクタと第2の電源電位と
の間にコレクタ・エミッタ間が接続され、コレクタ・ベ
ース相互が接続され、前記第1のトランジスタとは逆極
性を有するバイポーラ型の第3のトランジスタと、 上記第3のトランジスタと同一極性を有し、そのコレク
タが前記第2のトランジスタのコレクタに接続され、そ
のエミッタが前記第2の電源電位に接続されたバイポー
ラ型の第4のトランジスタと、 上記第4のトランジスタのコレクタと前記第3のトラン
ジスタのベースとの間に接続された第1の抵抗素子と、 前記第4のトランジスタのベースと前記第3のトランジ
スタのベースとの間に接続された第2の抵抗素子と、 前記第4のトランジスタと同一極性を有し、そのベース
が上記第4のトランジスタのコレクタに接続され、その
コレクタに電流源が接続され、そのエミッタが前記第2
の電源電位に接続されたバイポーラ型の電流制御用の第
5のトランジスタとを具備することを特徴とする電圧比
較型電流制御回路。
1. A first transistor and a second transistor which are supplied with an input voltage and a reference voltage corresponding to their respective bases, have the same bipolar type polarity, and are connected so as to form a differential pair. A constant current source connected between a first power supply potential and a common emitter connection node of the first transistor and the second transistor forming the differential pair, and a collector of the first transistor and a second A third bipolar transistor having a collector-emitter connected to the power supply potential of 1, and a collector-base connected to each other and having a polarity opposite to that of the first transistor; A bipolar type transistor having a polarity, the collector of which is connected to the collector of the second transistor and the emitter of which is connected to the second power supply potential; A fourth transistor; a first resistance element connected between the collector of the fourth transistor and the base of the third transistor; a base of the fourth transistor and a base of the third transistor A second resistance element connected between and, and a base having a same polarity as the fourth transistor, a base connected to a collector of the fourth transistor, and a current source connected to the collector, The emitter is the second
And a fifth transistor for bipolar current control connected to the power supply potential of 1.
【請求項2】 請求項1記載の電圧比較型電流制御回路
において、前記差動対をなす第1のトランジスタおよび
第2のトランジスタは、それぞれのエミッタが第3の抵
抗素子を介して前記エミッタ共通接続ノードに接続され
ていることを特徴とする電圧比較型電流制御回路。
2. The voltage comparison type current control circuit according to claim 1, wherein each of the first transistor and the second transistor forming the differential pair has an emitter common through the third resistance element. A voltage comparison type current control circuit characterized by being connected to a connection node.
【請求項3】 マルチセル構造を有する電圧駆動型のパ
ワートランジスタと、 上記パワートランジスタ用の駆動制御信号に応じて上記
パワートランジスタの制御電極容量に対する充電電流の
供給出力をオン/オフ制御することにより上記パワート
ランジスタの制御電極電位を制御するためのパワートラ
ンジスタ駆動回路と、 前記パワートランジスタの電流検出用端子に流れる検出
用電流に応じた電圧降下を生じる電流電圧変換用抵抗素
子と、 前記請求項1または2記載の電圧比較型電流制御回路と
同じ構成を有し、上記電流電圧変換用抵抗素子に生じた
電圧が前記入力電圧として与えられ、電流制御用の前記
第5のトランジスタのコレクタが前記パワートランジス
タ駆動回路の出力ノードと前記第2の電源電位との間に
接続されてなり、前記パワートランジスタの電流検出用
端子に流れる検出用電流の過電流時を検出し、検出した
過電流に応じて前記パワートランジスタ駆動回路の出力
電流を引き抜くことにより前記パワートランジスタの制
御電極電位を制御する電圧比較型電流制御回路とを具備
することを特徴とする過電流制限回路。
3. A voltage-driven power transistor having a multi-cell structure, and a charge-current supply output to a control electrode capacitance of the power transistor is controlled to be turned on / off according to a drive control signal for the power transistor. The power transistor drive circuit for controlling the control electrode potential of the power transistor; the current-voltage conversion resistance element which causes a voltage drop according to the detection current flowing through the current detection terminal of the power transistor; 2 has the same configuration as the voltage comparison type current control circuit, the voltage generated in the current-voltage conversion resistance element is given as the input voltage, and the collector of the fifth transistor for current control is the power transistor. And a second power supply potential connected between the output node of the drive circuit and the second power supply potential. A voltage for controlling the control electrode potential of the power transistor by detecting an overcurrent of the detection current flowing through the current detection terminal of the power transistor and extracting the output current of the power transistor drive circuit according to the detected overcurrent. An overcurrent limiting circuit comprising a comparison type current control circuit.
【請求項4】 請求項3記載の過電流制限回路におい
て、前記マルチセル構造を有する電圧駆動型のパワート
ランジスタは、マルチソース構造を有する二重拡散型の
絶縁ゲート型パワー電界効果トランジスタであることを
特徴とする過電流制限回路。
4. The overcurrent limiting circuit according to claim 3, wherein the voltage drive type power transistor having the multi-cell structure is a double diffusion type insulated gate power field effect transistor having a multi-source structure. Characteristic overcurrent limiting circuit.
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* Cited by examiner, † Cited by third party
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WO2020080332A1 (en) * 2018-10-17 2020-04-23 株式会社村田製作所 Power amplifier circuit

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