JPH08330533A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08330533A JPH08330533A JP7131441A JP13144195A JPH08330533A JP H08330533 A JPH08330533 A JP H08330533A JP 7131441 A JP7131441 A JP 7131441A JP 13144195 A JP13144195 A JP 13144195A JP H08330533 A JPH08330533 A JP H08330533A
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Abstract
(57)【要約】 （修正有）
【目的】キャパシタを構成する記憶ノードの面積を確実
に向上できる。 【構成】記憶ノード電極を構成する壁体４ｂの縦方向断
面を蛇行状に形成する。これは、例えば犠牲体５の側面
を波状とし、この犠牲体５の側面に電極としての導電膜
６を形成してこの導電膜に犠牲体５の側面形状を反映さ
せた後、犠牲体５を除去することによって、実現するこ
とができる。
に向上できる。 【構成】記憶ノード電極を構成する壁体４ｂの縦方向断
面を蛇行状に形成する。これは、例えば犠牲体５の側面
を波状とし、この犠牲体５の側面に電極としての導電膜
６を形成してこの導電膜に犠牲体５の側面形状を反映さ
せた後、犠牲体５を除去することによって、実現するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等のメモリセ
ルに使用されるキャパシタの容量を増大させた半導体装
置及びその製造方法に関する。
ルに使用されるキャパシタの容量を増大させた半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリセルに使用されるキ
ャパシタ素子を構成する一方の電極としての記憶ノード
の面積は、世代の進行に伴い、縮小されているが、必要
とされる容量（いわゆるＣｓ）は変わらないため、投影
面積を小さくする代わりに、高さを増していく必要があ
る。記憶ノードの高さは、即ちチップ内の高低差を生み
出す要因となるため、配線の形成などにしわ寄せが起き
る。結局、チップ全体として効率的に小さくできないこ
とになる。
ャパシタ素子を構成する一方の電極としての記憶ノード
の面積は、世代の進行に伴い、縮小されているが、必要
とされる容量（いわゆるＣｓ）は変わらないため、投影
面積を小さくする代わりに、高さを増していく必要があ
る。記憶ノードの高さは、即ちチップ内の高低差を生み
出す要因となるため、配線の形成などにしわ寄せが起き
る。結局、チップ全体として効率的に小さくできないこ
とになる。
【０００３】記憶ノードの形状は、種々提案されている
が、その中で、１ＧｂｉｔＤＲＡＭの世代の本命といわ
れるシリンダー型においてもやはり高さが必要なことに
変わりはない。このため、例えば粗面ポリシリコンと併
用して表面積を増す手法がとられている。
が、その中で、１ＧｂｉｔＤＲＡＭの世代の本命といわ
れるシリンダー型においてもやはり高さが必要なことに
変わりはない。このため、例えば粗面ポリシリコンと併
用して表面積を増す手法がとられている。
【０００４】
【発明が解決しようとする課題】しかしながら、ポリシ
リコンの粗面化は、結晶のグレインに応じた凹凸を生み
出す手段であり、個々の単体の記憶ノードの表面積がば
らつく可能性がある。即ち、粗面化の制御性（生産性）
に対して不安がある。また、粗面化による面積向上も、
〜２０％程度といわれており、それほど増加しない。
リコンの粗面化は、結晶のグレインに応じた凹凸を生み
出す手段であり、個々の単体の記憶ノードの表面積がば
らつく可能性がある。即ち、粗面化の制御性（生産性）
に対して不安がある。また、粗面化による面積向上も、
〜２０％程度といわれており、それほど増加しない。
【０００５】本発明は、上記事情に鑑みなされたもの
で、確実に記憶ノードの面積を向上できる半導体装置を
提供することを目的とする。また、本発明は、かかる半
導体装置の製造方法を提供することを目的とする。
で、確実に記憶ノードの面積を向上できる半導体装置を
提供することを目的とする。また、本発明は、かかる半
導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体及びその製造方法を提供する。 （１）キャパシタが多数形成され、該キャパシタを構成
する一方の電極が基板側から立設する壁体で構成される
半導体装置において、該電極を構成する壁体の縦方向断
面が蛇行状に形成されてなることを特徴とする半導体装
置。 （２）前記電極を構成する蛇行状壁体が基板から立設す
る筒状体を構成する上記（１）記載の半導体装置。 （３）キャパシタが多数形成され、該キャパシタを構成
する一方の電極が基板側から立設する壁体で構成される
半導体装置の該電極を製造する方法であって、エッチン
グ速度が互いに相違する層状領域が交互に形成された犠
牲層を成膜する積層工程と、上記工程で得られた犠牲層
を所定の形状にパターニングして犠牲体を形成するパタ
ーニング工程と、得られた犠牲体の側面をエッチングし
て該犠牲体の側面に凹凸を形成するエッチング工程と、
側面に凹凸が形成された犠牲体の少なくとも該側面を導
電膜で被覆する成膜工程と、成膜した導電膜をその少な
くとも犠牲体の側面に存する部分を残して除去する導電
膜除去工程と、該導電膜を残すように該犠牲体を除去す
る犠牲体除去工程とを有することを特徴とする半導体装
置の製造方法。 （４）前記積層工程において、犠牲体を構成する各膜を
化学的蒸着法又は物理的蒸着法で堆積すると共に、各膜
に対する不純物濃度を交互に濃淡とすることにより、エ
ッチング速度が異なる膜を交互に積層する上記（３）記
載の半導体装置の製造方法。 （５）前記積層工程において、犠牲体を構成する一の膜
を成膜した後、該一の膜表面に不純物を拡散させて、該
一の膜に高濃度不純物層と低濃度不純物層を形成する工
程を繰り返すことにより、互いにエッチング速度が異な
る層領域を交互に形成する上記（３）記載の半導体装置
の製造方法。 （６）前記積層工程において、成膜条件が異なる化学的
蒸着法により、互いにエッチング速度が異なる膜を交互
に堆積する上記（３）記載の半導体装置の製造方法。
成するため、次の半導体及びその製造方法を提供する。 （１）キャパシタが多数形成され、該キャパシタを構成
する一方の電極が基板側から立設する壁体で構成される
半導体装置において、該電極を構成する壁体の縦方向断
面が蛇行状に形成されてなることを特徴とする半導体装
置。 （２）前記電極を構成する蛇行状壁体が基板から立設す
る筒状体を構成する上記（１）記載の半導体装置。 （３）キャパシタが多数形成され、該キャパシタを構成
する一方の電極が基板側から立設する壁体で構成される
半導体装置の該電極を製造する方法であって、エッチン
グ速度が互いに相違する層状領域が交互に形成された犠
牲層を成膜する積層工程と、上記工程で得られた犠牲層
を所定の形状にパターニングして犠牲体を形成するパタ
ーニング工程と、得られた犠牲体の側面をエッチングし
て該犠牲体の側面に凹凸を形成するエッチング工程と、
側面に凹凸が形成された犠牲体の少なくとも該側面を導
電膜で被覆する成膜工程と、成膜した導電膜をその少な
くとも犠牲体の側面に存する部分を残して除去する導電
膜除去工程と、該導電膜を残すように該犠牲体を除去す
る犠牲体除去工程とを有することを特徴とする半導体装
置の製造方法。 （４）前記積層工程において、犠牲体を構成する各膜を
化学的蒸着法又は物理的蒸着法で堆積すると共に、各膜
に対する不純物濃度を交互に濃淡とすることにより、エ
ッチング速度が異なる膜を交互に積層する上記（３）記
載の半導体装置の製造方法。 （５）前記積層工程において、犠牲体を構成する一の膜
を成膜した後、該一の膜表面に不純物を拡散させて、該
一の膜に高濃度不純物層と低濃度不純物層を形成する工
程を繰り返すことにより、互いにエッチング速度が異な
る層領域を交互に形成する上記（３）記載の半導体装置
の製造方法。 （６）前記積層工程において、成膜条件が異なる化学的
蒸着法により、互いにエッチング速度が異なる膜を交互
に堆積する上記（３）記載の半導体装置の製造方法。
【０００７】
【作用】本発明の半導体装置は、記憶ノード（電極）を
構成する基板から立設する壁体の縦断面を蛇行状とした
ことにより、単純な平板状の壁体に比較して同じ高さで
表面積を向上させることができ、また、同じ表面積であ
れば、高さを減少させることができる。
構成する基板から立設する壁体の縦断面を蛇行状とした
ことにより、単純な平板状の壁体に比較して同じ高さで
表面積を向上させることができ、また、同じ表面積であ
れば、高さを減少させることができる。
【０００８】かかる蛇行状壁体で筒状体を構成すること
により、いわゆるシリンダー型記憶ノードを構成し、キ
ャパシタの容量を最大限に大きくすることができる。こ
のような記憶ノード形状は、例えば犠牲体の側面を波状
とし、この犠牲体の側面に電極としての導電膜を形成し
てこの導電膜に犠牲体の側面形状を反映させた後、犠牲
体を除去することによって、実現することができる。
により、いわゆるシリンダー型記憶ノードを構成し、キ
ャパシタの容量を最大限に大きくすることができる。こ
のような記憶ノード形状は、例えば犠牲体の側面を波状
とし、この犠牲体の側面に電極としての導電膜を形成し
てこの導電膜に犠牲体の側面形状を反映させた後、犠牲
体を除去することによって、実現することができる。
【０００９】犠牲体の側面に波状の凹凸を与えるには、
エッチング速度が互いに相違する層状領域を交互に形成
した犠牲層を成膜した後、これを所定のパターンに形成
して犠牲体を形成した後、該犠牲体の側面をエッチング
することにより、各層状領域のエッチング速度の違いを
利用して犠牲体の側面に波状の凹凸を形成することがで
きる。
エッチング速度が互いに相違する層状領域を交互に形成
した犠牲層を成膜した後、これを所定のパターンに形成
して犠牲体を形成した後、該犠牲体の側面をエッチング
することにより、各層状領域のエッチング速度の違いを
利用して犠牲体の側面に波状の凹凸を形成することがで
きる。
【００１０】このようなエッチング速度が相違する層状
領域を交互に形成するには、例えばＣＶＤ等により堆積
して多層膜を形成する際に、膜に与える不純物濃度を交
互に濃淡にすることで、不純物濃度でエッチング速度が
相違すること、例えばリンを４重量％ドーピングしたも
のは、ドーピングしないものに比べて１０倍以上エッチ
ング速度が遅いことを利用することができる。
領域を交互に形成するには、例えばＣＶＤ等により堆積
して多層膜を形成する際に、膜に与える不純物濃度を交
互に濃淡にすることで、不純物濃度でエッチング速度が
相違すること、例えばリンを４重量％ドーピングしたも
のは、ドーピングしないものに比べて１０倍以上エッチ
ング速度が遅いことを利用することができる。
【００１１】また、不純物を含まない膜を成膜してこれ
に例えばイオン注入し、膜の表面近傍を不純物で高濃度
化し、これを繰り返すことで、不純物濃度が異なる領域
を交互に形成し、上記不純物濃度によりエッチング速度
が異なることを利用することもできる。
に例えばイオン注入し、膜の表面近傍を不純物で高濃度
化し、これを繰り返すことで、不純物濃度が異なる領域
を交互に形成し、上記不純物濃度によりエッチング速度
が異なることを利用することもできる。
【００１２】更に、ＣＶＤ等により成膜する場合、成膜
条件、例えば原料ガスの種類によって成膜された膜のエ
ッチング速度が異なることを利用し、エッチング速度が
相違する膜を順次原料ガスの種類を変えて成膜すること
で形成することができる。
条件、例えば原料ガスの種類によって成膜された膜のエ
ッチング速度が異なることを利用し、エッチング速度が
相違する膜を順次原料ガスの種類を変えて成膜すること
で形成することができる。
【００１３】
【実施例】以下、本発明の実施例について、図面を参照
しながら具体的に説明する。図１は、本発明の半導体装
置のキャパシタを構成する一方の電極としての記憶ノー
ドの一例を示す断面図である。
しながら具体的に説明する。図１は、本発明の半導体装
置のキャパシタを構成する一方の電極としての記憶ノー
ドの一例を示す断面図である。
【００１４】この半導体装置１には、シリコンなどの基
板２表面に窒化ケイ素などの絶縁膜３が形成され、この
絶縁膜３に設けられた開口部を覆って記憶ノード４が形
成されている。この記憶ノード４は、導電性のポリシリ
コンやαシリコン等からなる底壁電極４ａと側壁電極４
ｂとで構成され、これらで上端開口の有底筒状体の記憶
ノード４が形成されている。また、側壁電極４ｂは、本
願発明の特徴で、縦断面が図示の如く蛇行状になってお
り、その分表面積が大きくなるように構成されている。
図１では示していないが、この記憶ノードは、絶縁膜を
介して導電膜が形成され、キャパシタ素子を構成する。
板２表面に窒化ケイ素などの絶縁膜３が形成され、この
絶縁膜３に設けられた開口部を覆って記憶ノード４が形
成されている。この記憶ノード４は、導電性のポリシリ
コンやαシリコン等からなる底壁電極４ａと側壁電極４
ｂとで構成され、これらで上端開口の有底筒状体の記憶
ノード４が形成されている。また、側壁電極４ｂは、本
願発明の特徴で、縦断面が図示の如く蛇行状になってお
り、その分表面積が大きくなるように構成されている。
図１では示していないが、この記憶ノードは、絶縁膜を
介して導電膜が形成され、キャパシタ素子を構成する。
【００１５】次に、このような断面蛇行状の側壁電極４
ｂをもつ記憶ノード４を製造する方法について、図２を
参照しながら説明する。まず、図２（Ａ）に示すよう
に、基板２の表面に形成された絶縁膜３上にポリシリコ
ンやαシリコン膜の導電膜４ａ’をＣＶＤ等で成膜し、
この上にエッチング速度が異なる絶縁膜、例えば不純物
濃度が薄い酸化シリコン膜５１と不純物濃度が高い酸化
シリコン膜５２とを交互に順次堆積して多層膜を形成
し、その後、リソグラフィを利用して短軸柱状体の形状
にパターニングして犠牲体５’を形成する。
ｂをもつ記憶ノード４を製造する方法について、図２を
参照しながら説明する。まず、図２（Ａ）に示すよう
に、基板２の表面に形成された絶縁膜３上にポリシリコ
ンやαシリコン膜の導電膜４ａ’をＣＶＤ等で成膜し、
この上にエッチング速度が異なる絶縁膜、例えば不純物
濃度が薄い酸化シリコン膜５１と不純物濃度が高い酸化
シリコン膜５２とを交互に順次堆積して多層膜を形成
し、その後、リソグラフィを利用して短軸柱状体の形状
にパターニングして犠牲体５’を形成する。
【００１６】次に、この犠牲体５’に等方性エッチング
を施し、犠牲体５’を構成する各膜のエッチング速度の
違いを利用して、犠牲体５の側面に、図２（Ｂ）に示す
ように、波状の凹凸を形成する。図では、成膜した酸化
シリコン膜のうち、エッチング速度が速い膜（不純物濃
度が低い膜５１）が選択的にエッチングされ、浸食され
て凹部を形成した状態となっている。この等方性エッチ
ングとしては、例えば酸化シリコンを成膜した場合は、
フッ化水素溶液に浸漬する方法を採用することができ
る。
を施し、犠牲体５’を構成する各膜のエッチング速度の
違いを利用して、犠牲体５の側面に、図２（Ｂ）に示す
ように、波状の凹凸を形成する。図では、成膜した酸化
シリコン膜のうち、エッチング速度が速い膜（不純物濃
度が低い膜５１）が選択的にエッチングされ、浸食され
て凹部を形成した状態となっている。この等方性エッチ
ングとしては、例えば酸化シリコンを成膜した場合は、
フッ化水素溶液に浸漬する方法を採用することができ
る。
【００１７】その後、図２（Ｃ）に示すように、犠牲体
５の側面の凹凸を反映する程度の薄膜のポリシリコンや
アモルファスシリコンなどの導電膜６を例えば厚さ０．
１μｍで形成し、更に図２（Ｄ）に示すように、全面エ
ッチバックして犠牲体５の側面にサイドウオール（側壁
電極４ｂ）を形成すると共に、犠牲体５の表面を露出さ
せる。。そして、最後に、犠牲体５を、例えば酸化ケイ
素であれば窒化ケイ素の絶縁層３をエッチストッパーと
してエッチングで除去することにより、図１の構造の記
憶ノード４を得ることができる。
５の側面の凹凸を反映する程度の薄膜のポリシリコンや
アモルファスシリコンなどの導電膜６を例えば厚さ０．
１μｍで形成し、更に図２（Ｄ）に示すように、全面エ
ッチバックして犠牲体５の側面にサイドウオール（側壁
電極４ｂ）を形成すると共に、犠牲体５の表面を露出さ
せる。。そして、最後に、犠牲体５を、例えば酸化ケイ
素であれば窒化ケイ素の絶縁層３をエッチストッパーと
してエッチングで除去することにより、図１の構造の記
憶ノード４を得ることができる。
【００１８】図２（Ａ）に示したような、エッチング速
度が異なる層領域が交互に形成された犠牲体５’を得る
には、種々の方法が考えられる。本発明においては、図
３に示すように、次の方法を提案する。即ち、第１に、
酸化シリコンなどの不純物濃度が異なると、エッチング
速度が異なり、例えば酸化シリコンに例えばリンが４重
量％含まれると、リンを含有しないものに比べて１０倍
以上エッチング速度が遅くなることを利用する。
度が異なる層領域が交互に形成された犠牲体５’を得る
には、種々の方法が考えられる。本発明においては、図
３に示すように、次の方法を提案する。即ち、第１に、
酸化シリコンなどの不純物濃度が異なると、エッチング
速度が異なり、例えば酸化シリコンに例えばリンが４重
量％含まれると、リンを含有しないものに比べて１０倍
以上エッチング速度が遅くなることを利用する。
【００１９】図３（Ａ）に示すように、ＣＶＤ、ＰＶＤ
により、例えば酸化シリコンを堆積中に、導入する不純
物の量を変化させて低濃度領域（ゼロでも良い）５１と
高濃度領域５２とを交互に堆積する。この場合、高濃度
領域の不純物濃度は例えば４〜５ｗｔ％程度、低濃度量
域の不純物濃度は、例えば０〜３ｗｔ％程度とすること
ができる。不純物濃度をコントロールするには、例えば
ドーパントのソースガスＰＨ4 の流量を変化させて不純
物濃度を変化させることができる。また、不純物として
は、リンに限らず例えばホウ素でも良い。
により、例えば酸化シリコンを堆積中に、導入する不純
物の量を変化させて低濃度領域（ゼロでも良い）５１と
高濃度領域５２とを交互に堆積する。この場合、高濃度
領域の不純物濃度は例えば４〜５ｗｔ％程度、低濃度量
域の不純物濃度は、例えば０〜３ｗｔ％程度とすること
ができる。不純物濃度をコントロールするには、例えば
ドーパントのソースガスＰＨ4 の流量を変化させて不純
物濃度を変化させることができる。また、不純物として
は、リンに限らず例えばホウ素でも良い。
【００２０】同じ原理を利用して、図３（Ｂ）に示すよ
うに、例えば酸化シリコンを成膜した後、イオン注入な
どで例えばリンを酸化シリコン膜５１の表面に注入し、
酸化シリコン表面にリンの高濃度領域５２を形成し、更
にこの上に酸化シリコンを成膜し、同じくイオン注入を
することを繰り返すことで、不純物の高濃度領域５２と
低濃度領域５１とを交互に形成することができる。
うに、例えば酸化シリコンを成膜した後、イオン注入な
どで例えばリンを酸化シリコン膜５１の表面に注入し、
酸化シリコン表面にリンの高濃度領域５２を形成し、更
にこの上に酸化シリコンを成膜し、同じくイオン注入を
することを繰り返すことで、不純物の高濃度領域５２と
低濃度領域５１とを交互に形成することができる。
【００２１】第２に、成膜時の条件を変えることにより
エッチング速度が異なることを利用する。即ち、例え
ば、ＴＥＯＳ（テトラエトキシシラン）ガスを用いて堆
積された酸化シリコン膜の例えばフッ化水素浸漬時のエ
ッチング速度は、ＳｉＨ4 ガスを用いて堆積された酸化
シリコン膜より速いことを利用する。従って、図３
（Ｃ）に示すように、ＴＥＯＳを用いた堆積膜５１とＳ
ｉＨ4 膜を用いた堆積膜５２とを交互に成膜することを
繰り返すことで、エッチング速度が異なる領域が交互に
形成された犠牲層を得ることができ、これを例えばフッ
化水素液を用いた等方性エッチングを施すことで犠牲体
の側面を波状にすることができる。
エッチング速度が異なることを利用する。即ち、例え
ば、ＴＥＯＳ（テトラエトキシシラン）ガスを用いて堆
積された酸化シリコン膜の例えばフッ化水素浸漬時のエ
ッチング速度は、ＳｉＨ4 ガスを用いて堆積された酸化
シリコン膜より速いことを利用する。従って、図３
（Ｃ）に示すように、ＴＥＯＳを用いた堆積膜５１とＳ
ｉＨ4 膜を用いた堆積膜５２とを交互に成膜することを
繰り返すことで、エッチング速度が異なる領域が交互に
形成された犠牲層を得ることができ、これを例えばフッ
化水素液を用いた等方性エッチングを施すことで犠牲体
の側面を波状にすることができる。
【００２２】本発明は、上記実施例に限定されるもので
はない。例えば、エッチング速度が異なる層領域を交互
に形成する方法は上記例に限られるものではなく、その
他本発明の要旨を逸脱しない範囲で種々変更することが
できる。
はない。例えば、エッチング速度が異なる層領域を交互
に形成する方法は上記例に限られるものではなく、その
他本発明の要旨を逸脱しない範囲で種々変更することが
できる。
【００２３】
【発明の効果】本発明の半導体装置は、記憶ノードの表
面積を大きくしてキャパシタの容量を大きくすることが
できるので、微細配線、特にキャパシタの高さの低減に
有効である。
面積を大きくしてキャパシタの容量を大きくすることが
できるので、微細配線、特にキャパシタの高さの低減に
有効である。
【００２４】また、本発明の半導体装置の製造方法によ
れば、かかる記憶ノードを容易にかつ確実に製造するこ
とができる。
れば、かかる記憶ノードを容易にかつ確実に製造するこ
とができる。
【図１】本発明の半導体装置における記憶ノードを示す
断面図である。
断面図である。
【図２】図１の記憶ノードの製造工程の一例を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明にかかる犠牲体を構成する成膜工程を示
す断面図である。
す断面図である。
１ 半導体装置 ２ 基板 ３ 絶縁膜 ４ 記憶ノード ４ａ 底壁電極 ４ｂ 側壁電極 ５’ 側壁を浸食前の犠牲体 ５ 犠牲体 ５１ エッチング速度が速い層領域 ５２ エッチング速度が遅い層領域
Claims (6)
- 【請求項１】キャパシタが多数形成され、該キャパシタ
を構成する一方の電極が基板側から立設する壁体で構成
される半導体装置において、該電極を構成する壁体の縦
方向断面が蛇行状に形成されてなることを特徴とする半
導体装置。 - 【請求項２】前記電極を構成する蛇行状壁体が基板から
立設する筒状体を構成する請求項１記載の半導体装置。 - 【請求項３】キャパシタが多数形成され、該キャパシタ
を構成する一方の電極が基板側から立設する壁体で構成
される半導体装置の該電極を製造する方法であって、 エッチング速度が互いに相違する層状領域が交互に形成
された犠牲層を成膜する積層工程と、 上記工程で得られた犠牲層を所定の形状にパターニング
して犠牲体を形成するパターニング工程と、 得られた犠牲体の側面をエッチングして該犠牲体の側面
に凹凸を形成するエッチング工程と、 側面に凹凸が形成された犠牲体の少なくとも該側面を導
電膜で被覆する成膜工程と、 成膜した導電膜をその少なくとも犠牲体の側面に存する
部分を残して除去する導電膜除去工程と、 該導電膜を残すように該犠牲体を除去する犠牲体除去工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】前記積層工程において、 犠牲体を構成する各膜を化学的蒸着法又は物理的蒸着法
で堆積すると共に、各膜に対する不純物濃度を交互に濃
淡とすることにより、エッチング速度が異なる膜を交互
に積層する請求項３記載の半導体装置の製造方法。 - 【請求項５】前記積層工程において、 犠牲体を構成する一の膜を成膜した後、該一の膜表面に
不純物を拡散させて、該一の膜に高濃度不純物層と低濃
度不純物層を形成する工程を繰り返すことにより、互い
にエッチング速度が異なる層領域を交互に形成する請求
項３記載の半導体装置の製造方法。 - 【請求項６】前記積層工程において、 成膜条件が異なる化学的蒸着法により、互いにエッチン
グ速度が異なる膜を交互に堆積する請求項３記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131441A JPH08330533A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131441A JPH08330533A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330533A true JPH08330533A (ja) | 1996-12-13 |
Family
ID=15058040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131441A Pending JPH08330533A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085636A (ja) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | 高容量を有するキャパシタ製造方法およびこれを利用した半導体装置の製造方法 |
| WO2005060091A1 (ja) * | 2003-12-19 | 2005-06-30 | Ube Industries, Ltd. | 圧電薄膜デバイスの製造方法および圧電薄膜デバイス |
| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| KR20150061244A (ko) * | 2013-11-27 | 2015-06-04 | 한국생산기술연구원 | 클래드재로 이루어진 방열재, 이 방열재를 포함하는 조명장치, 및 방열재의 제조방법 |
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1995
- 1995-05-30 JP JP7131441A patent/JPH08330533A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7795648B2 (en) | 1997-12-24 | 2010-09-14 | Renesas Technology Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US7816204B2 (en) | 1997-12-24 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US8471321B2 (en) | 1997-12-24 | 2013-06-25 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| JP2001085636A (ja) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | 高容量を有するキャパシタ製造方法およびこれを利用した半導体装置の製造方法 |
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| KR20150061244A (ko) * | 2013-11-27 | 2015-06-04 | 한국생산기술연구원 | 클래드재로 이루어진 방열재, 이 방열재를 포함하는 조명장치, 및 방열재의 제조방법 |
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