JPH08329680A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH08329680A JPH08329680A JP7131261A JP13126195A JPH08329680A JP H08329680 A JPH08329680 A JP H08329680A JP 7131261 A JP7131261 A JP 7131261A JP 13126195 A JP13126195 A JP 13126195A JP H08329680 A JPH08329680 A JP H08329680A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、アドレス遷移検出回路
を有した内部同期型のスタティックランダムアクセスメ
モリ(以下、SRAMという。)等の半導体記憶装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device such as an internal synchronous static random access memory (hereinafter referred to as SRAM) having an address transition detection circuit.
【0002】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献;特公昭61−6471号公報 上記文献には、半導体記憶装置内に備えられ、複数のア
ドレスピンA0 〜Anのうちの少なくとも一つの論理レ
ベルが変化したことを検出して内部クロックφを発生す
る内部クロック発生回路が、示されている。内部クロッ
ク発生回路は、各アドレスピンA0 〜An の論理レベル
及び該論理レベルを所定時間Tdだけ遅延した信号をそ
れぞれ入力とする複数の排他的論理和回路(以下、EX
−OR回路という)と、それら複数のEX−OR回路の
出力信号を入力とする論理和回路(以下、OR回路とい
う)を備え、そのOR回路からクロックφを送出する構
成となっている。例えば、アドレスピンA0 の論理レベ
ルが変化すると、それを入力とするEX−OR回路で
は、時間Tdに対応した期間“H”レベルを出力する。
この“H”レベルの出力は、OR回路を介してクロック
φとして出力される。他のアドレスピンA1 〜An にお
ける論理レベルが変化しても、同様のクロックφがOR
回路から出力される。このクロックφによって半導体記
憶装置の内部は制御され、あたかも外部からクロックを
与える外部同期型と同様に動作する。例えば、クロック
φを、イコライズパルスやプリチャージパルスに適用す
ることも可能であり、さらにはオートパワーダウン技術
に、このクロックφを応用することもできる。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Reference: Japanese Patent Publication No. 61-6471. In the above reference, the internal clock φ is provided by detecting a change in the logic level of at least one of the plurality of address pins A 0 to A n provided in the semiconductor memory device. An internal clock generation circuit for generating is shown. The internal clock generation circuit includes a plurality of exclusive OR circuits (hereinafter, EX circuits) each having a logic level of each of the address pins A 0 to A n and a signal obtained by delaying the logic level by a predetermined time Td as an input.
-OR circuit) and an OR circuit (hereinafter referred to as an OR circuit) that receives the output signals of the plurality of EX-OR circuits as inputs, and the clock φ is sent from the OR circuit. For example, when the logic level of the address pin A 0 changes, the EX-OR circuit which receives it changes to output the “H” level during the period corresponding to the time Td.
This “H” level output is output as the clock φ via the OR circuit. Even if the logic levels of the other address pins A 1 to A n change, the same clock φ is ORed.
It is output from the circuit. The inside of the semiconductor memory device is controlled by this clock φ, and the semiconductor memory device operates in the same manner as an external synchronous type which gives a clock from the outside. For example, the clock φ can be applied to the equalize pulse and the precharge pulse, and further, the clock φ can be applied to the auto power down technique.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。実際の
低消費電流型のSRAM等では、待機時の貫通電流を抑
えるために、アドレスピンに接続された入力バッファと
して、NORゲート或いはNANDゲートが採用されて
いる。待機時状態にチップセレクト信号CS1/(/は
レベルの反転を示す)もしくはチップセレクト信号CS
1が“H”レベルまたは“L”レベルになると、入力バ
ッファで貫通電流が流れなくなるように構成されてい
る。図2は、入力バッファを構成するNORゲートとN
ANDゲートを示す図である。これらNORゲートとN
ANDゲートは、共に2入力のゲートである。入力バッ
ファの一方の入力端子に、一つのアドレスピンAx (x
は、0≦x≦nの整数)のレベルが入力され、他方の入
力端子にチップセレクト信号CS1/またはCS1が入
力される構成である。入力バッファが、例えば図2のN
ORゲートで構成されていると、アドレスピンA0 〜A
n における論理レベルがすべて“H”の場合、チップセ
レクト信号CS1/のレベルが待機時の“H”から動作
時の“L”に変化をしても、NORゲートの出力Ax o
utは“L”レベルのままである。即ち、内部クロック
φが発生しないという課題があり、次のような構成が考
えられている。However, the conventional semiconductor memory device has the following problems. In an actual low current consumption type SRAM or the like, a NOR gate or a NAND gate is adopted as an input buffer connected to an address pin in order to suppress a through current during standby. In the standby state, the chip select signal CS1 / (/ indicates level inversion) or the chip select signal CS
When 1 goes to "H" level or "L" level, a through current does not flow in the input buffer. FIG. 2 shows a NOR gate and N constituting an input buffer.
It is a figure which shows an AND gate. These NOR gate and N
The AND gates are both 2-input gates. One address pin A x (x
Is a configuration in which a level of 0 ≦ x ≦ n) is input and the chip select signal CS1 / or CS1 is input to the other input terminal. The input buffer is, for example, N in FIG.
If it is composed of OR gates, address pins A 0 to A 0
When all the logic levels in n are "H", even if the level of the chip select signal CS1 / changes from "H" during standby to "L" during operation, the output A x o of the NOR gate
ut remains at “L” level. That is, there is a problem that the internal clock φ is not generated, and the following configuration is considered.
【0004】図3は、従来のNORゲートを用いた内部
クロック発生回路を示す回路図である。この内部クロッ
ク発生回路は、すべてのアドレスピンA0 〜An におけ
る論理レベルが“H”の場合でも、クロックφを発生す
るようにした回路であり、複数アドレスピンA0 〜An
のレベルを一方の入力とする複数のNORゲート100
〜10n を備えている。各NORゲート100 〜10n
の出力側は、遅延回路110 〜11n 及びEX−OR回
路120 〜12n にそれぞれ接続されている。各遅延回
路110 〜11n は、各NORゲート100 〜10n の
出力信号S100〜S10n を所定の時間Td遅らせる
ものであり、該遅延回路110 〜11n の出力側も、E
X−OR回路120 〜12n の入力側にそれぞれ接続さ
れている。各NORゲート100 〜10n の他方の入力
端子には、チップセレクト回路20の出力信号CS1/
が共通に入力される接続となっている。チップセレクト
回路20は、チップセレクト信号CS1/を生成するも
のであり、外部からのチップセレクト信号CS/を入力
とするインバータ21を備えている。インバータ21の
出力側にはインバータ22が接続され、そのインバータ
22から出力信号CS1/が出力される構成となってい
る。また、インバータ21の出力側は、インバータ23
の入力端子と2入力の論理積回路(以下、AND回路い
う)24の一方の入力端子に接続されている。インバー
タ23の出力側は、遅延回路25に接続され、遅延回路
25の出力側がAND回路24の他方の入力端子に接続
されている。複数のEX−OR回路120 〜12n の出
力側とAND回路24の出力側が、OR回路30に接続
されている。FIG. 3 is a circuit diagram showing an internal clock generating circuit using a conventional NOR gate. This internal clock generation circuit is a circuit for generating the clock φ even when the logic level at all the address pins A 0 to A n is "H", and the plurality of address pins A 0 to A n.
Of a plurality of NOR gates 10 0 whose level is one input
It has 10 to 10 n . Each NOR gate 10 0 to 10 n
The output side of is connected to the delay circuits 11 0 to 11 n and the EX-OR circuits 12 0 to 12 n , respectively. The delay circuits 11 0 to 11 n delay the output signals S10 0 to S10 n of the NOR gates 10 0 to 10 n by a predetermined time Td, and the output sides of the delay circuits 11 0 to 11 n are also E
They are respectively connected to the input side of the X-OR circuit 12 0 to 12 n. The output signal CS1 / of the chip select circuit 20 is connected to the other input terminal of each NOR gate 10 0 to 10 n.
Is a common input connection. The chip select circuit 20 is for generating the chip select signal CS1 / and is provided with an inverter 21 which receives the chip select signal CS / from the outside. An inverter 22 is connected to the output side of the inverter 21, and the output signal CS1 / is output from the inverter 22. The output side of the inverter 21 is connected to the inverter 23
Is connected to one input terminal of a 2-input AND circuit 24 (hereinafter referred to as an AND circuit). The output side of the inverter 23 is connected to the delay circuit 25, and the output side of the delay circuit 25 is connected to the other input terminal of the AND circuit 24. The output sides of the AND circuit 24 of a plurality of EX-OR circuit 12 0 to 12 n is connected to the OR circuit 30.
【0005】図4と図5は、図3の課題を説明する波形
図(その1及び2)である。図3のような構成とった場
合、次の(i)(ii)ような不具合が発生する。 (i) チップセレクト信号CS/が“L”レベルから
“H”レベルに変化した場合、つまり動作時状態から待
機時状態に変化した場合に、アドレスピンA0〜An の
いずれか一つでも“L”レベルであれば、アドレスピン
の論理変化がなくても、内部ではあたかもアドレスが変
化したように動作する。例えば図4のように、時刻t5
でチップセレクト信号CS/が“H”に変化すると、
“L”レベルのアドレスピンAx に対応するEX−OR
回路12x の出力信号φAx は、時刻t6から時刻t7
までの時間Tdの間“H”レベルとなる。これに対応し
て、OR回路30からは“H”レベルが出力される。即
ち、待機時状態になったにもかかわらず有効なクロック
φが発生することになり、イコライズパルスやプリチャ
ージパルス等が発生することになる。このことは、誤動
作の危険性を含むと共に余分な電流消費等につながる。4 and 5 are waveform diagrams (Nos. 1 and 2) for explaining the problem of FIG. In the case of the configuration shown in FIG. 3, the following problems (i) and (ii) occur. (I) When the chip select signal CS / changes from the “L” level to the “H” level, that is, when the operating state changes to the standby state, any one of the address pins A 0 to A n If it is at the "L" level, even if there is no logical change in the address pin, it operates as if the address changed internally. For example, as shown in FIG. 4, time t5
When the chip select signal CS / changes to "H",
EX-OR corresponding to "L" level address pin A x
Circuit 12 x output signal .phi.A x of the time t7 from the time t6
It goes high during the time Td. In response to this, the OR circuit 30 outputs the "H" level. That is, a valid clock φ is generated even in the standby state, and an equalize pulse, a precharge pulse, etc. are generated. This includes a risk of malfunction and leads to extra current consumption.
【0006】(ii) チップセレクト信号CS/が
“H”レベルから“L”レベルに変化した場合、即ち、
待機時状態から動作時状態に変化した場合、まず図5に
示す時刻t9から時刻t10の間、チップセレクト回路
20内のAND回路24の出力信号S20には、“H”
レベルのパルスが形成される。そして、チップセレクト
回路20による遅延と、配線抵抗と配線容量やNORゲ
ート100 〜10n のゲート容量等による遅延とによっ
て、“L”レベルのアドレスピンAx に対応するEX−
OR回路12x の出力信号φAx には、時刻t9から上
記遅延時間Tdca後の時刻t11から時刻t12の
間、“H”レベルのパルスが形成される。ここで出力信
号φAx のレベルが“H”レベルになっている期間は、
時間Tdであるので、OR回路30の出力信号のレベル
は、Td+Tdcaの間有効な“H”レベルとなる。即
ち、クロックの幅がTdca分広くなり、イコライズパ
ルスやプリチャージパルスの幅が広くなる。この場合
も、半導体記憶装置の誤動作の危険性を含むとともに、
余分な電流消費等につながることになる。(Ii) When the chip select signal CS / changes from "H" level to "L" level, that is,
When the standby state is changed to the operating state, the output signal S20 of the AND circuit 24 in the chip select circuit 20 is set to "H" between time t9 and time t10 shown in FIG.
Level pulses are formed. Then, a delay due to chip select circuit 20, by the delay due to the gate capacitance of the wiring resistance wiring capacitance and NOR gate 10 0 to 10 n, corresponding to the "L" level of the address pins A x EX-
In the output signal φA x of the OR circuit 12 x , a pulse of “H” level is formed from time t9 to time t12 after the delay time Tdca. Here, during the period when the level of the output signal φA x is the “H” level,
Since it is time Td, the level of the output signal of the OR circuit 30 becomes the effective “H” level during Td + Tdca. That is, the width of the clock becomes wider by Tdca, and the width of the equalizing pulse and the precharge pulse becomes wider. In this case as well, including the risk of malfunction of the semiconductor memory device,
This will lead to extra current consumption.
【0007】[0007]
【課題を解決するための手段】本発明は、前記課題を解
決するために、アドレス入力の論理変化を検出して内部
クロックを発生すると共に、与えられたチップセレクト
信号の指示する状態が待機時状態から動作時状態に変化
したこと検出して前記クロックを発生する内部クロック
発生回路を備えた内部同期型の半導体記憶装置におい
て、次のような構成を講じている。即ち、本発明の半導
体記憶装置における内部クロック発生回路は、アドレス
入力の論理変化に基づいて発生するクロックとチップセ
レクト信号の指示する状態の変化に基づき発生するクロ
ックとの時間ずれを修正する遅延回路と、チップセレク
ト信号の指示する状態を検出し、該状態が待機時状態に
なったときクロックの発生を停止する構成のゲート部と
を、設けている。In order to solve the above problems, the present invention detects a logic change of an address input to generate an internal clock, and a state designated by a given chip select signal is in a standby state. An internal synchronous semiconductor memory device having an internal clock generating circuit for detecting the change from the state to the operating state and generating the clock has the following configuration. That is, the internal clock generation circuit in the semiconductor memory device of the present invention is a delay circuit that corrects the time lag between the clock generated based on the logical change of the address input and the clock generated based on the change of the state indicated by the chip select signal. And a gate unit configured to detect the state instructed by the chip select signal and stop the generation of the clock when the state becomes the standby state.
【0008】[0008]
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、内部クロック発生回路は、アドレス入
力の論理変化したとき、またはチップセレクト信号の指
示する状態が待機時状態から動作時状態に変化したとき
に、内部クロックを発生する。内部クロック発生回路の
発生する内部クロックにより、半導体記憶装置は、同期
制御される。ここで、アドレス入力の論理変化によって
発生する内部クロックと、チップセレクト信号の指示す
る状態の変化によって発生する内部クロックとの時間的
ずれが、遅延回路によって修正される。よって、両者の
内部クロックが発生した場合でも、内部クロック発生回
路の出力するクロックは、所望のパルス幅となる。ま
た、チップセレクト信号の指示する状態がゲート部で検
出され、該状態が前記待機時状態になったとき前記クロ
ックの発生が停止する。よって、待機時状態では、内部
クロック発生回路は、内部クロックを発生しない。According to the present invention, since the semiconductor memory device is configured as described above, the internal clock generating circuit operates when the logic of the address input changes or when the state designated by the chip select signal changes from the standby state to the operating state. Generates an internal clock when the state changes. The semiconductor memory device is synchronously controlled by the internal clock generated by the internal clock generation circuit. Here, the time lag between the internal clock generated by the logical change of the address input and the internal clock generated by the change of the state designated by the chip select signal is corrected by the delay circuit. Therefore, even if both internal clocks are generated, the clock output from the internal clock generation circuit has a desired pulse width. Further, the state instructed by the chip select signal is detected by the gate section, and when the state becomes the standby state, the generation of the clock is stopped. Therefore, in the standby state, the internal clock generation circuit does not generate the internal clock.
【0009】[0009]
【実施例】第1の実施例 図1は、本発明の第1の実施例を示す内部クロック発生
回路を示す回路図である。この内部クロック発生回路は
半導体記憶装置の内部に形成され、複数のアドレスピン
A0 〜An のレベル変化に基づき、該半導体記憶装置内
部の各部を制御するクロックφを出力するものである。
各アドレスピンA0 〜An は、入力バッファの2入力の
NORゲート400 〜40n の一方の入力端子にそれぞ
れ接続されている。各NORゲート400 〜40n の出
力側は、複数の遅延回路410 〜41n と複数のEX−
OR回路420〜42n とにそれぞれ接続されている。
各遅延回路410 〜41n は、NORゲート400 〜4
0n の出力信号を所定の時間Tdそれぞれ遅延するもの
であり、それら遅延回路410 〜41n の出力側も、E
X−OR回路420 〜42n の入力側にそれぞれ接続さ
れている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing an internal clock generating circuit showing a first embodiment of the present invention. The internal clock generating circuit is formed inside the semiconductor memory device and outputs a clock φ for controlling each part inside the semiconductor memory device based on the level change of the plurality of address pins A 0 to A n .
Each address pin A 0 to A n are connected to one input terminal of the NOR gate 40 0 to 40 n of the two inputs of the input buffer. The output side of each NOR gate 40 0 to 40 n has a plurality of delay circuits 41 0 to 41 n and a plurality of EX-.
It is connected to each of the OR circuits 42 0 to 42 n .
Each of the delay circuits 41 0 to 41 n includes NOR gates 40 0 to 4 0.
The output signals of 0 n are each delayed by a predetermined time Td, and the output sides of the delay circuits 41 0 to 41 n are also E
It is connected to the input side of each of the X-OR circuits 42 0 to 42 n .
【0010】NORゲート400 〜40n の他方の入力
端子には、チップセレクト回路50の出力するチップセ
レクト信号CS2/が、共通に入力される構成である。
チップセレクト回路50は、外部からのチップセレクト
信号CS/を入力するインバータ51を備えている。イ
ンバータ51の出力側には、インバータ52が接続され
ている。インバータ52の出力側からチップセレクト信
号CS2/が出力され、そのチップセレクト信号CS2
/が、各NORゲート400 〜40n に与えられる構成
である。インバータ52の出力側には、さらにインバー
タ53が設けられ、そのインバータ53の出力側から、
チップセレクト信号CS2が出力される構成となってい
る。インバータ51の出力側は、遅延回路54にも接続
されている。遅延回路54の出力端子は、インバータ5
5の入力端子と2入力AND回路56の一方の入力端子
に接続されている。インバータ55の出力側には、遅延
回路57が接続され、その遅延回路57の出力端子が、
AND回路56の他方の入力端子に接続されている。The chip select signal CS2 / output from the chip select circuit 50 is commonly input to the other input terminals of the NOR gates 40 0 to 40 n .
The chip select circuit 50 includes an inverter 51 that inputs a chip select signal CS / from the outside. The inverter 52 is connected to the output side of the inverter 51. The chip select signal CS2 / is output from the output side of the inverter 52, and the chip select signal CS2 is output.
/ Is a configuration provided to each of the NOR gates 40 0 to 40 n . An inverter 53 is further provided on the output side of the inverter 52, and from the output side of the inverter 53,
The chip select signal CS2 is output. The output side of the inverter 51 is also connected to the delay circuit 54. The output terminal of the delay circuit 54 is the inverter 5
5 input terminal and one input terminal of the 2-input AND circuit 56. A delay circuit 57 is connected to the output side of the inverter 55, and the output terminal of the delay circuit 57 is
It is connected to the other input terminal of the AND circuit 56.
【0011】各EX−OR回路420 〜42n の出力信
号φA0 〜An とAND回路56の出力信号S50と
は、OR回路60に入力される接続となっている。OR
回路60の出力側がゲート部70に接続されている。ゲ
ート部70は、チップセレクト信号CS/が待機状態を
示すとき、クロックφを発生させなようにする機能を有
し、1つのPMOS71と2個のNMOS72,73を
備えている。OR回路60の出力側がPMOS71とN
MOS72のソースに共通に接続されている。PMOS
71のゲート電極にはチップセレクト信号CS2/が入
力され、NMOS72のゲート電極にはチップセレクト
信号CS2が入力されている。PMOS71とNMOS
72のドレインは、クロックφの出力端子となるノード
N1で接続され、そのノードN1にはNMOS73のド
レインが接続されている。NMOS73のゲート電極に
は、チップセレクト信号CS2/が入力される接続であ
り、該NMOS73のソースが、接地電位VSSに接続
されている。The output signals φA 0 to A n of the EX-OR circuits 42 0 to 42 n and the output signal S50 of the AND circuit 56 are connected to the OR circuit 60. OR
The output side of the circuit 60 is connected to the gate unit 70. The gate unit 70 has a function of preventing the clock φ from being generated when the chip select signal CS / indicates a standby state, and includes one PMOS 71 and two NMOSs 72 and 73. The output side of the OR circuit 60 has PMOS 71 and N
Commonly connected to the sources of the MOS 72. PMOS
The chip select signal CS2 / is input to the gate electrode of 71, and the chip select signal CS2 is input to the gate electrode of the NMOS 72. PMOS 71 and NMOS
The drain of 72 is connected to a node N1 which is an output terminal of the clock φ, and the drain of the NMOS 73 is connected to the node N1. The gate electrode of the NMOS 73 is connected to input the chip select signal CS2 /, and the source of the NMOS 73 is connected to the ground potential VSS.
【0012】図6は、図1の内部クロック発生回路を用
いた半導体記憶装置を示す構成ブロック図である。この
半導体記憶装置では、アドレスを入力するアドレスピン
A0 〜An が、図1の内部クロック発生回路100とア
ドレスバッファ110に接続されている。アドレスバッ
ファ110の出力側に、アドレスデコーダ120が接続
され、該アドレスデコーダ120の出力側に、メモリセ
ルアレイ130が接続されている。メモリセルアレイ1
30には入出力バッファ140が接続され、その入出力
バッファ140が入出力端子I/Oに接続されている。
内部クロック発生回路100の出力するクロックφが、
内部クロックとしてアドレスデコーダ120とメモリセ
ルアレイ130と入出力バッファ140に供給される構
成となっている。図7は、図1の動作を示す波形図であ
り、この図7を参照しつつ、図1の内部クロック発生回
路の動作を説明する。図7にはアドレス入力と、外部か
ら入力されるチップセレクト信号CS/と、チップセレ
クト回路50の出力するチップセレクト信号CS2/,
CS2及び出力信号S50と、あるアドレスAx ピンに
対応したEX−OR回路42x の出力信号φAx と、ク
ロックφとが示されている。なお、縦軸はレベルを示
し、横軸は時間を示している。FIG. 6 is a structural block diagram showing a semiconductor memory device using the internal clock generating circuit of FIG. In this semiconductor memory device, address pins A 0 to A n for inputting an address are connected to the internal clock generation circuit 100 and the address buffer 110 of FIG. The address decoder 120 is connected to the output side of the address buffer 110, and the memory cell array 130 is connected to the output side of the address decoder 120. Memory cell array 1
An input / output buffer 140 is connected to 30, and the input / output buffer 140 is connected to the input / output terminal I / O.
The clock φ output from the internal clock generation circuit 100 is
The internal clock is supplied to the address decoder 120, the memory cell array 130, and the input / output buffer 140. FIG. 7 is a waveform diagram showing the operation of FIG. 1. The operation of the internal clock generating circuit of FIG. 1 will be described with reference to FIG. FIG. 7 shows an address input, a chip select signal CS / input from the outside, and a chip select signal CS2 /, output from the chip select circuit 50.
The CS2 and the output signal S50, the output signal φA x of the EX-OR circuit 42 x corresponding to a certain address A x pin, and the clock φ are shown. The vertical axis represents the level and the horizontal axis represents the time.
【0013】まず、時刻t20においてアドレス入力が
変化してアドレスピンA0 〜An のレベルが論理変化
し、チップセレクト信号CS/が、“H”から“L”レ
ベルに変化する。即ち、待機時状態から動作時状態にな
った場合、配線抵抗と配線容量とNORゲート400 〜
40n 内のゲート容量等に起因する遅延により、チップ
セレクト信号CS2/は、時刻t20から時間Tdca
の後の時刻t21に、“H”レベルから“L”レベルに
変化する。同様に、チップセレクト信号CS2は、時刻
t20から時間Tdcaの後の時刻t21に、“L”レ
ベルから“H”レベルに変化する。この論理変化によ
り、“L”レベルのアドレスピンAx にNORゲート4
0x を介して接続されたEX−OR回路42x の出力信
号φAx は、時刻t22で“H”レベルとなる。出力信
号φAx は遅延回路41x による遅延時間Tdの後、再
び“L”レベルに戻る。即ち、出力信号φAx には、時
間Tdの幅のパルスが形成される。一方、遅延回路54
の遅延時間はあらかじめ調整され、信号S50が“H”
レベルになる時刻が、出力信号φAx が“H”になる時
刻と同じになるように設定されている。チップセレクト
信号CSの変化は、その遅延回路54の遅延時間だけ遅
延されてAND回路56に入力される。これにより、A
ND回路56の出力信号S50のレベルは時刻t22で
“H”レベルとなる。出力信号S50は遅延回路57に
よる遅延時間Tdの後、再び“L”レベルに戻る。出力
信号S50には、時間Tdの幅のパルスが形成される。
即ち、信号S50に形成されたパルスと、信号φAx に
形成されたパルスとは、時刻のずれがない。よって、O
R回路60はパルス幅Tdのクロックφを出力する。チ
ップセレクト信号CS2/が“L”であり、チップセレ
クト信号CS2が“H”であるので、ゲート部70のP
MOS71とNMOS72がオン状態となり、NMOS
73がオフ状態となる。ゲート部70はOR回路60の
出力パルスを、クロックφとして出力する。First, at time t20, the address input changes, the levels of the address pins A 0 to A n change logically, and the chip select signal CS / changes from "H" to "L" level. That is, when the standby state is changed to the operating state, the wiring resistance, the wiring capacitance, the NOR gate 40 0 to
Due to the delay due to the gate capacitance within 40 n , the chip select signal CS2 / will be delayed from time t20 to time Tdca.
After that, at time t21, the “H” level changes to the “L” level. Similarly, the chip select signal CS2 changes from "L" level to "H" level at time t21 after time Tdca from time t20. Due to this logic change, the NOR gate 4 is connected to the address pin A x of “L” level.
The output signal φA x of the EX-OR circuit 42 x connected via 0 x becomes “H” level at time t22. The output signal φA x returns to the “L” level again after the delay time Td due to the delay circuit 41 x . That is, a pulse having a width of time Td is formed in the output signal φA x . On the other hand, the delay circuit 54
Delay time is adjusted in advance, and signal S50 is "H".
It is set so that the time when the level becomes the same as the time when the output signal φA x becomes “H”. The change in the chip select signal CS is delayed by the delay time of the delay circuit 54 and input to the AND circuit 56. This gives A
The level of the output signal S50 of the ND circuit 56 becomes "H" level at time t22. The output signal S50 returns to the "L" level again after the delay time Td by the delay circuit 57. A pulse having a width of time Td is formed in the output signal S50.
That is, there is no time difference between the pulse formed in the signal S50 and the pulse formed in the signal φA x . Therefore, O
The R circuit 60 outputs a clock φ having a pulse width Td. Since the chip select signal CS2 / is "L" and the chip select signal CS2 is "H", P of the gate unit 70 is
The MOS 71 and the NMOS 72 are turned on, and the NMOS
73 is turned off. The gate unit 70 outputs the output pulse of the OR circuit 60 as the clock φ.
【0014】内部クロック発生回路100から出力され
たクロックφが、アドレスデコーダ120とメモリセル
アレイ130と入出力バッファ140に与えられ、図6
の半導体記憶装置の各部の機能が制御される。時刻t2
3で、チップセレクト信号CS/のレベルが“L”から
“H”レベルに変化する場合、即ち動作時状態から待機
時状態に変化した場合、時刻t23から時間Tdca後
の時刻t24において、チップセレクト信号CS2/は
“L”レベルから“H”レベルに変化する。同様に、チ
ップセレクト信号CS2は“H”レベルから“L”レベ
ルに変化する。この論理の変化によって、時刻t25
で、EX−OR回路42x の出力信号φAx は“H”レ
ベルとなり、遅延回路41x で設定される遅延時間Td
の後、“L”レベルとなる。即ち、出力信号φAxに
は、パルス幅がTdのパルスが形成される。しかしなが
ら、チップセレクト信号CS2/が“H”、チップセレ
クト信号CS2が“L”であるので、PMOS71とN
MOS72が共にオフ状態で、NMOS73のみがオン
状態である。よって、内部クロック発生回路の出力のレ
ベルは、強制的に接地電位VSSとなり、クロックφが
出力されない。Clock φ output from internal clock generation circuit 100 is applied to address decoder 120, memory cell array 130 and input / output buffer 140, and FIG.
The function of each unit of the semiconductor memory device is controlled. Time t2
If the level of the chip select signal CS / changes from "L" to "H" level at 3, that is, when the operating state changes to the standby state, at time t24 after the time Tdca from the time t23, the chip select The signal CS2 / changes from "L" level to "H" level. Similarly, the chip select signal CS2 changes from "H" level to "L" level. Due to this change in logic, time t25
Then, the output signal φA x of the EX-OR circuit 42 x becomes the “H” level, and the delay time Td set by the delay circuit 41 x.
After that, it becomes the "L" level. That is, a pulse having a pulse width Td is formed in the output signal φA x . However, since the chip select signal CS2 / is "H" and the chip select signal CS2 is "L", the PMOS 71 and N
Both the MOS 72 are in the off state, and only the NMOS 73 is in the on state. Therefore, the output level of the internal clock generation circuit is forcibly set to the ground potential VSS, and the clock φ is not output.
【0015】以上のように、本実施例では、チップセレ
クト回路50に遅延回路54を設けているので、信号S
50に形成されたパルスと信号φAx に形成されたパル
スとのずれがなくなり、所望の幅Tdのクロックφを生
成することができる。よって、半導体記憶装置における
誤動作を防ぐことができると共に、余分な電流消費を減
じることができる。また、クロックφを生成すOR回路
60の出力側にゲート部70を設けているので、待機時
状態でクロックφを発生することがなくなる。このこと
によっても、半導体記憶装置における誤動作を防ぐこと
ができると共に、余分な電流消費を減じることができ
る。As described above, in the present embodiment, since the delay circuit 54 is provided in the chip select circuit 50, the signal S
There is no deviation between the pulse formed in 50 and the pulse formed in the signal φA x , and the clock φ having a desired width Td can be generated. Therefore, it is possible to prevent malfunction in the semiconductor memory device and reduce extra current consumption. Further, since the gate section 70 is provided on the output side of the OR circuit 60 that generates the clock φ, the clock φ is not generated in the standby state. This also makes it possible to prevent malfunctions in the semiconductor memory device and reduce extra current consumption.
【0016】第2の実施例 本実施例の内部クロック発生回路の特徴は、第1の実施
例におけるゲート部70に代えてゲート部80を設けて
いることであり、他の部分は図1と同様の構成となって
いる。図8は、本発明の第2の実施例のゲート部を示す
回路図である。このゲート部80は、ORゲート60の
出力側に接続されたものであり、1個のPMOS81と
2個のNMOS82,83と、2個の遅延回路84,8
5とを、備えている。ORゲート60の出力端子は、P
MOS81とNMOS82のソースに共通に接続され、
それらPMOS81とNMOS82のドレインは共に、
クロックφの出力端子であるノードN2に接続されてい
る。NMOS83のドレインがそのノードN2に接続さ
れ、該NMOS83のソースは接地電位VSSに接続さ
れている。遅延回路84には、図1のチップセレクト回
路50からのチップセレクト信号CS2/が入力され、
遅延回路85にはチップセレクト信号CS2が入力され
る構成である。遅延回路84の出力側が、PMOS81
のゲート電極とNMOS83のゲート電極に共通に接続
され、遅延回路85の出力側がNMOS82のゲート電
極に接続されている。 Second Embodiment A feature of the internal clock generating circuit of this embodiment is that a gate portion 80 is provided in place of the gate portion 70 of the first embodiment, and the other portions are the same as those of FIG. It has the same configuration. FIG. 8 is a circuit diagram showing the gate portion of the second embodiment of the present invention. The gate unit 80 is connected to the output side of the OR gate 60, and has one PMOS 81, two NMOSs 82 and 83, and two delay circuits 84 and 8.
5 and. The output terminal of the OR gate 60 is P
Commonly connected to the sources of MOS81 and NMOS82,
The drains of the PMOS 81 and the NMOS 82 are both
It is connected to the node N2 which is an output terminal of the clock φ. The drain of the NMOS 83 is connected to the node N2, and the source of the NMOS 83 is connected to the ground potential VSS. The chip select signal CS2 / from the chip select circuit 50 of FIG. 1 is input to the delay circuit 84,
The delay circuit 85 is configured to receive the chip select signal CS2. The output side of the delay circuit 84 is the PMOS 81
Is commonly connected to the gate electrode of the NMOS 83, and the output side of the delay circuit 85 is connected to the gate electrode of the NMOS 82.
【0017】図9は、図8のゲート部を有する内部クロ
ック発生回路の動作を示す波形図である。この図9を参
照しつつ、本実施例の内部クロック発生回路の動作を説
明する。待機時の状態から動作時の状態になった場合、
この内部クロック発生回路は、第1の実施例と同様の動
作を行い、クロックφを出力する。その後、図9に示さ
れた時刻t30で、チップセレクト信号CS/が“H”
レベルと成り、時刻t33で“L”レベルとなるとす
る。ただし、この待機時状態は、クロックφのパルス幅
Tdと同程度の短い期間であるとする。チップセレクト
信号CS2/は、配線抵抗と配線容量とNORゲート4
00 〜40n 内のゲート容量等に起因する遅延により、
時刻t30から時間Tdcaの後の時刻t31に、
“L”レベルから“H”レベルに変化する。同様に、チ
ップセレクト信号CS2は、時刻t31に“H”レベル
から“L”レベルに変化する。各遅延回路84,85の
出力である信号CS2d/,CS2dは、該遅延回路8
4,85による遅延で、時刻t31から時間Tddの後
の時刻t32で、それぞれ“L”から“H”レベル、
“H”から“L”レベルに変化する。ここで、時刻t3
1で信号CS2/が“H”レベルになっているので、
“L”レベルのアドレスピンAx に対応するEX−OR
回路42x の出力信号φAx には、“H”レベルのパル
スが形成されている。FIG. 9 is a waveform diagram showing the operation of the internal clock generating circuit having the gate portion of FIG. The operation of the internal clock generating circuit of this embodiment will be described with reference to FIG. When the state from the standby state to the operating state,
This internal clock generating circuit performs the same operation as in the first embodiment and outputs the clock φ. After that, at time t30 shown in FIG. 9, the chip select signal CS / becomes "H".
It becomes the level, and it becomes the “L” level at time t33. However, this standby state is assumed to be a period as short as the pulse width Td of the clock φ. The chip select signal CS2 / is connected to the wiring resistance, the wiring capacitance, and the NOR gate 4
Due to the delay due to the gate capacitance within 0 to 40 n ,
At time t31 after time Tdca from time t30,
The "L" level changes to the "H" level. Similarly, the chip select signal CS2 changes from "H" level to "L" level at time t31. The signals CS2d / and CS2d output from the delay circuits 84 and 85 are output to the delay circuit 8
With a delay of 4,85, at time t32 from time t31 to time Tdd, respectively, from “L” to “H” level,
The level changes from "H" to "L". Here, time t3
Since the signal CS2 / is at "H" level at 1,
EX-OR corresponding to "L" level address pin A x
An “H” level pulse is formed in the output signal φA x of the circuit 42 x .
【0018】一方、時刻t33でチップセレクト信号C
S/が“L”レベルとなることで、各チップセレクト信
号CS2/,CS2は、時間Tdcaの後の時刻t34
で、それぞれ“H”から“L”レベル、“L”から
“H”レベルにそれぞれ変化する。信号CS2d/と信
号CS2dは、時刻t34の後の時刻t35でそれぞれ
“H”から“L”レベル、“L”から“H”レベルに変
化する。ここで、時刻t34で信号CS2/が“L”レ
ベルになることにより、出力信号φAx に再び“H”レ
ベルのパルスが形成されることになる。第1の実施例の
ように遅延回路84,85を有していない場合、チップ
セレクト信号CS/として短時間のパルスが入力される
と、図9の破線波形のように、最初に待機時状態になっ
たときの出力信号φAx のパルスの後端部である時刻t
34から、クロックφが出力される。つまり、パルス幅
がTdが図9の遅延時間Tddだけ長くなったクロック
φが出力されることになる。本実施例ではゲート部80
に遅延回路84,85を設けている。遅延回路84,8
5による遅延時間をTddに設定することで、2番目の
動作時状態になったときの出力信号φAx のパルスのみ
で、クロックφが生成される。On the other hand, at time t33, the chip select signal C
Since S / goes to "L" level, the chip select signals CS2 /, CS2 are set at time t34 after time Tdca.
Then, it changes from "H" to "L" level and from "L" to "H" level, respectively. The signal CS2d / and the signal CS2d change from "H" to "L" level and from "L" to "H" level at time t35 after time t34, respectively. Here, at time t34, the signal CS2 / is set to the “L” level, so that the “H” level pulse is formed again in the output signal φA x . In the case where the delay circuits 84 and 85 are not provided as in the first embodiment, when a short-time pulse is input as the chip select signal CS /, the standby state is first set as shown by the broken line waveform in FIG. Time t which is the rear end of the pulse of the output signal φA x
A clock φ is output from 34. That is, the clock φ having the pulse width Td lengthened by the delay time Tdd in FIG. 9 is output. In this embodiment, the gate unit 80
Are provided with delay circuits 84 and 85. Delay circuits 84 and 8
By setting the delay time by 5 to Tdd, the clock φ is generated only by the pulse of the output signal φA x when the second operating state is reached.
【0019】以上のように、この第2の実施例では、第
1の実施例の内部クロック発生回路に、遅延回路84,
85を設けているので、入力されたチップセレクト信号
CS/が短いパルスである場合、即ち、短い待機時状態
が与えられた場合にも、所望のパルス幅Tdを有するク
ロックφを出力することができる。なお、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。 (1) 第1,第2の実施例では、OR回路60の出力
側にゲート部70,80をそれぞれ接続しているが、そ
れらを省略し、各EX−OR回路420 〜42n の出力
側にそれぞれゲート部70,80と同様のゲートを設け
る構成としても、同様の効果が得られる。ただし、ゲー
ト部80内の遅延回路84,85に対応する遅延回路の
遅延時間は、この構成に対応して設定する必要がある。 (2) 第1,第2の実施例におけるゲート部70,8
0は、OR回路60の出力信号をトランスファーゲート
の形態でオン、オフさせているが、クロックドインバー
タに変更して、“L”レベルのパルスのクロックφ/を
出力する構成としても問題はない。また、(1)の変形
例において各EX−OR回路の出力側のそれぞれのゲー
ト部をトランスファーゲートの形態からクロックドイン
バータの形態に変更し、OR回路の代わりにAND回路
を用い、クロックφ/を出力する構成としてもよい。た
だし、この場合では、チップセレクト回路50の出力信
号S50を、何らかの方法で反転し、その反転した信号
S50/をAND回路に入力する必要がある。As described above, in the second embodiment, the delay circuit 84, and the internal clock generating circuit of the first embodiment are added.
Since 85 is provided, the clock φ having the desired pulse width Td can be output even when the input chip select signal CS / is a short pulse, that is, when a short standby state is given. it can. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (1) In the first and second embodiments, the gate parts 70 and 80 are connected to the output side of the OR circuit 60, respectively, but they are omitted and the outputs of the EX-OR circuits 42 0 to 42 n are output. Similar effects can be obtained even if the same gates as the gate portions 70 and 80 are provided on the respective sides. However, the delay time of the delay circuits corresponding to the delay circuits 84 and 85 in the gate unit 80 needs to be set corresponding to this configuration. (2) Gate portions 70, 8 in the first and second embodiments
0 turns the output signal of the OR circuit 60 on and off in the form of a transfer gate, but there is no problem if it is changed to a clocked inverter to output the clock φ / of the “L” level pulse. . Further, in the modified example of (1), the gate part on the output side of each EX-OR circuit is changed from the transfer gate form to the clocked inverter form, and an AND circuit is used instead of the OR circuit to generate a clock φ / May be output. However, in this case, it is necessary to invert the output signal S50 of the chip select circuit 50 by some method and input the inverted signal S50 / to the AND circuit.
【0020】[0020]
【発明の効果】以上詳細に説明したように、本発明によ
れば、内部同期型の半導体記憶装置に備えられた内部ク
ロック発生回路に、アドレス入力の論理変化に基づいて
発生するクロックとチップセレクト信号の指示する状態
の変化に基づき発生するクロックとの時間ずれを修正す
る遅延回路と、チップセレクト信号が待機時状態になっ
たときにクロックの発生を停止するゲート部とを設けて
いるので、所望のパルス幅のクロックを発生することが
でき、さらに、待機時状態ではクロックの誤発生がなく
なる。よって、半導体記憶装置の誤動作がなくなると共
に、余分な電流消費を減少することができる。As described in detail above, according to the present invention, an internal clock generating circuit provided in an internal synchronous semiconductor memory device is provided with a clock and a chip select generated based on a logical change of an address input. Since the delay circuit that corrects the time lag with the clock generated based on the change in the state indicated by the signal and the gate unit that stops the clock generation when the chip select signal enters the standby state are provided, It is possible to generate a clock having a desired pulse width, and further, in the standby state, the clock is not erroneously generated. Therefore, malfunction of the semiconductor memory device can be eliminated, and extra current consumption can be reduced.
【図1】本発明の第1の実施例を示す内部クロック発生
回路を示す回路図である。FIG. 1 is a circuit diagram showing an internal clock generation circuit according to a first embodiment of the present invention.
【図2】入力バッファを構成するNORゲートとNAN
Dゲートを示す図である。FIG. 2 is a NOR gate and NAN forming an input buffer.
It is a figure which shows a D gate.
【図3】従来のNORゲートを用いた内部クロック発生
回路を示す回路図である。FIG. 3 is a circuit diagram showing an internal clock generation circuit using a conventional NOR gate.
【図4】図3の課題を説明する波形図(その1)であ
る。FIG. 4 is a waveform diagram (1) for explaining the problem of FIG.
【図5】図3の課題を説明する波形図(その2)であ
る。FIG. 5 is a waveform diagram (2) explaining the problem of FIG.
【図6】図1の内部クロック発生回路を用いた半導体記
憶装置を示す構成ブロック図である。FIG. 6 is a configuration block diagram showing a semiconductor memory device using the internal clock generation circuit of FIG.
【図7】図1の動作を示す波形図である。FIG. 7 is a waveform diagram showing the operation of FIG.
【図8】本発明の第2の実施例のゲート部を示す回路図
である。FIG. 8 is a circuit diagram showing a gate unit according to a second embodiment of the present invention.
【図9】図8のゲート部を有する内部クロック発生回路
の動作を示す波形図である。9 is a waveform diagram showing an operation of the internal clock generation circuit having the gate unit of FIG.
400 〜40n NORゲ
ート 410 〜41n ,54,57,84,85 遅延回路 420 〜42n EX−O
R回路 50 チップセ
レクト回路 56 AND回
路 60 OR回路 70,80 ゲート部 A0 〜An アドレス
ピン CS,CS/,CS2,CS2/ チップセ
レクト信号 φ クロック40 0 to 40 n NOR gate 41 0 to 41 n , 54, 57, 84, 85 Delay circuit 42 0 to 42 n EX-O
R circuit 50 Chip select circuit 56 AND circuit 60 OR circuit 70, 80 Gate unit A 0 to An Address pins CS, CS /, CS2, CS2 / Chip select signal φ clock
Claims (2)
クロックを発生すると共に、与えられたチップセレクト
信号の指示する状態が待機時状態から動作時状態に変化
したこと検出して前記内部クロックを発生するクロック
発生回路を備えた内部同期型の半導体記憶装置におい
て、 前記内部クロック発生回路は、前記アドレス入力の論理
変化に基づいて発生する前記クロックとチップセレクト
信号の指示する状態の変化に基づき発生する前記クロッ
クとの時間ずれを修正する遅延回路と、 前記チップセレクト信号の指示する状態を検出し、該状
態が前記待機時状態になったとき前記クロックの発生を
停止する構成のゲート部とを、設けたことを特徴とする
半導体記憶装置。1. An internal clock is generated by detecting a logical change of an address input, and the internal clock is detected by detecting that a state indicated by a given chip select signal has changed from a standby state to an operating state. In an internal synchronous semiconductor memory device having a clock generation circuit for generating, the internal clock generation circuit generates based on a change in a state indicated by the clock and a chip select signal generated based on a logical change of the address input. And a gate circuit configured to detect a state indicated by the chip select signal and stop generation of the clock when the state becomes the standby state. And a semiconductor memory device provided.
記チップセレクト信号の指示する状態の検出動作を、所
定の時間遅らせる遅延回路を設けたことを特徴とする請
求項1記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the gate section is provided with a delay circuit that delays a detecting operation of a state instructed by the chip select signal in the gate section for a predetermined time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7131261A JPH08329680A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7131261A JPH08329680A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08329680A true JPH08329680A (en) | 1996-12-13 |
Family
ID=15053795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7131261A Withdrawn JPH08329680A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08329680A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6594770B1 (en) * | 1998-11-30 | 2003-07-15 | Fujitsu Limited | Semiconductor integrated circuit device |
US6826109B2 (en) | 2002-01-29 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device with a RAM macro having two operation modes for receiving an input signal at different timings |
-
1995
- 1995-05-30 JP JP7131261A patent/JPH08329680A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6594770B1 (en) * | 1998-11-30 | 2003-07-15 | Fujitsu Limited | Semiconductor integrated circuit device |
US6826109B2 (en) | 2002-01-29 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device with a RAM macro having two operation modes for receiving an input signal at different timings |
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---|---|---|---|
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