KR101735091B1 - Column source signal generation circuit - Google Patents

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Abstract

본 발명에 따른 컬럼신호 생성회로는, 컬럼신호의 활성화구간을 확장하여 조절 컬럼신호를 생성하는 펄스폭 확장부; 리드 구간 동안에는 상기 조절 컬럼신호를 리드펄스 조절부로 전달하고, 라이트 구간 동안에는 상기 조절 컬럼신호를 라이트펄스 조절부로 전달하는 전달부; 상기 조절 컬럼신호의 펄스폭을 제1기준 이하로 줄여 리드펄스 신호를 생성하는 상기 리드펄스 조절부; 상기 조절 컬럼신호의 펄스폭을 제2기준 이하로 줄여 라이트펄스 신호를 생성하는 상기 라이트펄스 조절부; 상기 리드펄스 신호 또는 상기 라이트펄스 신호의 지연값을 조절해 컬럼소스신호를 생성하는 지연부를 포함한다.A column signal generating circuit according to the present invention includes: a pulse width expanding unit for expanding an activation period of a column signal to generate an adjusted column signal; A transfer unit for transferring the control column signal to the read pulse control unit during a read period and transmitting the control column signal to a write pulse control unit during a write period; The read pulse control unit decreasing the pulse width of the control column signal to a first reference value or less to generate a read pulse signal; The write pulse control unit decreasing the pulse width of the control column signal to a second reference or lower to generate a write pulse signal; And a delay unit for adjusting a delay value of the read pulse signal or the write pulse signal to generate a column source signal.

Figure R1020100083871
Figure R1020100083871

Description

컬럼소스신호 생성회로{COLUMN SOURCE SIGNAL GENERATION CIRCUIT}COLUMN SOURCE SIGNAL GENERATION CIRCUIT [0002]

본 발명은 컬럼소스신호 생성회로에 관한 것이다.
The present invention relates to a column source signal generating circuit.

도 1은 반도체 메모리 장치의 코어 영역의 일부 구성을 나타낸 회로도이다.도 1을 참조하여 컬럼선택신호(YI)에 대해서 설명한다.1 is a circuit diagram showing a part of the configuration of a core region of a semiconductor memory device. A column select signal YI will be described with reference to FIG.

도 1에 도시된 바와 같이 메모리 장치의 코어 영역은 데이터가 저장되는 메모리 셀(110), 저장된 데이터가 실리는 비트라인 쌍(BL, BLB), 비트라인 쌍(BL, BLB)에 실린 데이터를 증폭하는 비트라인 센스엠프(120), 비트라인 쌍(BL, BLB)과 데이터 버스 쌍(SIO, SIOB)를 연결하는 스위치(101, 102)를 포함한다. 풀업 전원라인(RTO)은 비트라인 센스엠프(120)에 풀업 전원(통상 코어전압; VCORE)을 공급하고 풀다운 전원라인(SB)는 비트라인 센스엠프(120)에 풀다운 전원(통상 접지전압)을 공급한다.As shown in FIG. 1, a core region of a memory device includes a memory cell 110 in which data is stored, a pair of bit lines BL and BLB in which data is stored, and a pair of bit lines BL and BLB. Bit line sense amplifier 120 and switches 101 and 102 for connecting bit line pair BL and BLB to data bus pair SIO and SIOB. The pull-up power line (RTO) supplies a pull-up power (usually a core voltage) to the bit line sense amplifier 120 and the pull-down power line SB supplies a pull- Supply.

먼저 외부 커맨드 신호에 따라 입력되는 로우 어드레스(row address)를 디코딩(decording)하여 선택된 워드라인(Word Line, WL)이 활성화되면, 셀트랜지스터(111)가 활성화된다. 다음으로 외부 커맨드 신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼선택신호(YI)가 활성화되면, 정비트라인(BL)과 정데이터버스(SIOB), 부비트라인(BLB)과 부데이터 버스(SIOB)가 전기적으로 연결된다. First, when the selected word line (Word Line, WL) is activated by decoding a row address inputted according to an external command signal, the cell transistor 111 is activated. Next, when a column address inputted according to an external command signal is decoded and the selected column select signal YI is activated, the scan line BL, the positive data bus SIOB, the sub bit line BLB, The sub data bus SIOB is electrically connected.

리드 동작시에는 셀캐패시터(112)에 저장된 데이터가 비트라인쌍(BL, BLB)에 실려서 비트라인 센스엠프(120)에 의해 증폭되어 비트라인쌍(BL, BLB)으로부터 데이터 버스쌍(SIO, SIOB)로 전달된다. 라이트 동작시에는 데이터 버스쌍(SIO, SIOB)로부터 비트라인쌍(BL, BLB)으로 데이터가 전달되어 셀캐패시터(112)에 저장된다. 이와 같이 컬럼선택신호(YI)는 선택된 메모리 셀(110)에 연결된 비트라인쌍(BL, BLB)과 데이터 버스쌍(SIO, SIOB)을 리드 동작과 라이트 동작시 연결해 주는 역할을 한다. 컬럼선택신호(YI)는 예정된 펄스(pulse) 폭을 갖는 신호이며 리드 동작과 라이트 동작시 그 펄스폭과 활성화 시점이 다르다.
The data stored in the cell capacitor 112 is loaded on the bit line pair BL and BLB and amplified by the bit line sense amplifier 120 to be transferred from the bit line pair BL and BLB to the data bus pair SIO, ). In the write operation, data is transferred from the data bus pair (SIO, SIOB) to the bit line pair (BL, BLB) and stored in the cell capacitor 112. The column select signal YI thus connects the bit line pair BL and BLB connected to the selected memory cell 110 and the data bus pair SIO and SIOB during the read operation and the write operation. The column selection signal YI is a signal having a predetermined pulse width, and its pulse width and activation timing are different from each other during the read operation and the write operation.

도 2는 종래의 컬럼소스신호 생성회로의 구성도이다.2 is a configuration diagram of a conventional column source signal generating circuit.

도 2에 도시된 바와 같이 종래의 컬럼소스신호 생성회로는, 리드펄스 생성부(110), 라이트펄스 생성부(120) 및 컬럼소스신호 생성부(130)를 포함한다. 이하에서 컬럼소스신호(YS)란 컬럼선택신호(YI)의 소스가 되는 펄스신호를 말한다. 2, the conventional column source signal generating circuit includes a read pulse generating unit 110, a write pulse generating unit 120, and a column source signal generating unit 130. Hereinafter, the column source signal YS refers to a pulse signal that becomes the source of the column selection signal YI.

리드펄스 생성부(110)는 컬럼리드신호(Y_RD)에 응답하여 지연 리드펄스 신호(DP_RD)를 생성하고 라이트펄스 생성부(120)는 컬럼라이트신호(Y_WT)에 응답하여 지연 라이트펄스 신호(DP_WT)를 생성한다. 컬럼소스신호 생성부(130)는 지연 리드펄스 신호(DP_RD) 또는 지연 라이트펄스 신호(DP_WT)에 응답하여 컬럼소스신호(YS)를 생성한다. The read pulse generating unit 110 generates a delayed read pulse signal DP_RD in response to the column read signal Y_RD and the write pulse generating unit 120 generates a delayed write pulse signal DP_WT in response to the column write signal Y_WT, ). The column source signal generating unit 130 generates the column source signal YS in response to the delayed read pulse signal DP_RD or the delayed write pulse signal DP_WT.

리드펄스 생성부(110)는 컬럼리드신호(Y_RD)를 클럭에 동기해 적어도 둘 이상의 지연 리드신호(DY_RD_1, DY_RD_2)를 생성하는 동기 지연부(111), 컬럼리드신호(Y_RD)와 둘 이상의 지연 리드신호(DY_RD_1, DY_RD_2)의 활성화 구간을 합쳐 조절 리드신호(ADJ_RD)를 생성하는 리드 펄스폭 확장부(112), 조절 리드신호(ADJ_RD)의 펄스폭을 제1기준 이하로 줄여 리드펄스 신호(PUL_RD)를 생성하는 리드펄스 조절부(113), 리드펄스 신호(PUL_RD)의 지연값을 조절해 지연 리드펄스 신호(DP_RD)를 생성하는 리드펄스 지연부(114)를 포함한다.The read pulse generator 110 includes a synchronous delay unit 111 for generating at least two delayed read signals DY_RD_1 and DY_RD_2 by synchronizing a column read signal Y_RD with a clock signal, a column read signal Y_RD, A read pulse width expanding unit 112 for adding the activation period of the read signals DY_RD_1 and DY_RD_2 to generate the adjusted read signal ADJ_RD, a control unit 112 for reducing the pulse width of the adjusted read signal ADJ_RD to a first reference or less, And a read pulse delay unit 114 for generating a delayed read pulse signal DP_RD by adjusting a delay value of the read pulse signal PUL_RD.

라이트펄스 생성부(120)는 동기 지연부(121), 라이트 펄스폭 확장부(122), 라이트펄스 조절부(123), 라이트펄스 지연부(124)를 포함한다. The write pulse generating section 120 includes a synchronization delay section 121, a write pulse width expanding section 122, a write pulse adjusting section 123 and a write pulse delaying section 124.

상술한 바와 같이 컬럼신호(Y_RD, Y_WT)에 응답하여 지연 펄스 신호(DP_RD, DP_WT)를 생성하는 경로에는 실질적으로 구성이 동일한 부분이 있음에도 두 경로가 독립적으로 존재하여 회로가 차지하는 면적이 크다는 문제점이 있었다. 또한 두 경로에서 모두 전력을 사용하므로 소모전력이 크다는 문제점이 있었다.
As described above, although the path for generating the delay pulse signals DP_RD and DP_WT in response to the column signals Y_RD and Y_WT has substantially the same configuration, there is a problem that the two paths are independently present, there was. In addition, there is a problem that power is consumed because both power is used in both paths.

도 3은 종래의 리드/라이트 펄스 조합부(112, 122)의 구성도, 도 4는 리드/라이트펄스 조절부(113, 123)의 구성도, 도 5는 컬럼소스신호 생성회로(도 2)의 동작을 나타내기 위한 파형도이다.FIG. 3 is a configuration diagram of the conventional read / write pulse combination units 112 and 122, FIG. 4 is a configuration diagram of the read / write pulse control units 113 and 123, And FIG.

이하 도 3 내지 도 5를 참조하여 컬럼소스신호 생성회로의 세부동작을 설명한다.Hereinafter, the detailed operation of the column source signal generating circuit will be described with reference to FIGS. 3 to 5. FIG.

컬럼리드신호(Y_RD)가 활성화되면 동기 지연부(111)는 컬럼리드신호(Y_RD)를 0.5클럭 지연한 제1지연 리드신호(DY_RD_1)와 1클럭 지연한 제2지연 리드신호(DY_RD_1)를 생성한다.(컬럼리드신호(Y_RD)는 활성화구간이 1클럭인 펄스신호이다.) 리셋신호(RST)는 동기 지연부(111)을 초기화하는 신호이다. When the column read signal Y_RD is activated, the synchronization delay unit 111 generates a first delayed read signal DY_RD_1 delayed by 0.5 clock from the column read signal Y_RD and a second delayed read signal DY_RD_1 delayed by one clock (The column read signal Y_RD is a pulse signal whose activation period is one clock.) The reset signal RST is a signal for initializing the synchronization delay unit 111. [

도 3에 도시된 바와 같이, 리드 펄스 폭 확장부(112)는 인버터(301), 낸드게이트(302), 오어게이트(303)를 포함한다. 리드 펄스 폭 확장부(112)는 컬럼리드신호(Y_RD), 제1지연 리드신호(DY_RD_1), 제2지연 리드신호(DY_RD_1)의 활성화구간을 합쳐 펄스폭이 2클럭인 조절 리드신호(ADJ_RD)를 생성한다. 3, the read pulse width extension portion 112 includes an inverter 301, a NAND gate 302, and an OR gate 303. [ The read pulse width expanding section 112 adds the activation period of the column read signal Y_RD, the first delayed read signal DY_RD_1 and the second delayed read signal DY_RD_1 to generate an adjusted read signal ADJ_RD having a pulse width of 2 clocks, .

도 4에 도시된 바와 같이, 리드펄스 조절부(113)는 지연회로(401) 및 낸드게이트(402)를 포함한다. 리드펄스 조절부(113)는 조절 리드신호(ADJ_RD)와 조절 리드신호(ADJ_RD)를 펄스 지연회로(401)에서 제1기준(501)만큼 지연키고 반전시킨 출력신호(B)를 낸드게이트(402)로 입력하여 리드펄스 신호(PUL_RD)를 생성한다. 이를 통해 리드펄스 신호(DP_RD)의 펄스폭은 제1기준(501) 이하로 줄어든다. As shown in FIG. 4, the read pulse regulator 113 includes a delay circuit 401 and a NAND gate 402. The read pulse control unit 113 outputs the output signal B obtained by delaying the control lead signal ADJ_RD and the control lead signal ADJ_RD by the first reference 501 in the pulse delay circuit 401 to the NAND gate 402 To generate a read pulse signal PUL_RD. The pulse width of the read pulse signal DP_RD is reduced to the first reference 501 or less.

리드펄스 지연부(114)는 리드펄스 신호(PUL_RD)의 지연값을 조절해 지연 리드펄스 신호(DP_RD)를 생성한다.The read pulse delay unit 114 adjusts the delay value of the read pulse signal PUL_RD to generate a delayed read pulse signal DP_RD.

이하 컬럼라이트신호(Y_WT)를 입력받아 지연 라이트 펄스 신호(DP_WT)를 생성하는 과정은 컬럼리드신호(Y_RD)를 입력받아 지연 라이트 펄스 신호(DP_RD)를 생성하는 과정과 동일하다. 다만 라이트펄스 조절부(123)에 의해 조절 라이트신호(ADJ_RD)의 펄스폭을 제2기준(502)이하로 줄이고 라이트펄스 지연부(124)의 지연값은 리드펄스 지연부(114)의 지연값과 다르다.The process of generating the delayed write pulse signal DP_WT by receiving the column write signal Y_WT is the same as the process of generating the delayed write pulse signal DP_RD by receiving the column read signal Y_RD. The write pulse control unit 123 reduces the pulse width of the adjustment write signal ADJ_RD to the second reference 502 or lower and the delay value of the write pulse delay unit 124 is the delay value of the read pulse delay unit 114 .

컬럼소스신호 생성부(130)는 지연 리드 펄스 신호(DP_RD)가 활성화된 경우 지연 리드 펄스 신호(DP_RD)와 펄스폭이 동일한 컬럼소스신호(YS)를 생성하고, 지연 라이트 펄스 신호(DP_WT)가 활성화된 경우 지연 라이트 펄스 신호(DP_WT)와 펄스폭이 동일한 컬럼소스신호(YS)를 생성한다.
The column source signal generating unit 130 generates a column source signal YS having the same pulse width as the delayed read pulse signal DP_RD when the delayed read pulse signal DP_RD is activated, And generates a column source signal YS having the same pulse width as the delayed write pulse signal DP_WT when activated.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 면적을 줄이고 전력소모를 감소시킨 컬럼소스신호 생성회로를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a column source signal generating circuit which reduces area and reduces power consumption.

상기한 종래 기술의 문제점을 해결하기 위한 본 발명에 따른 컬럼소스신호 생성회로는, 컬럼신호의 활성화구간을 확장하여 조절 컬럼신호를 생성하는 펄스폭 확장부; 리드 구간 동안에는 상기 조절 컬럼신호를 리드펄스 조절부로 전달하고, 라이트 구간 동안에는 상기 조절 컬럼신호를 라이트펄스 조절부로 전달하는 전달부; 상기 조절 컬럼신호의 펄스폭을 제1기준 이하로 줄여 리드펄스 신호를 생성하는 상기 리드펄스 조절부; 상기 조절 컬럼신호의 펄스폭을 제2기준 이하로 줄여 라이트펄스 신호를 생성하는 상기 라이트펄스 조절부; 상기 리드펄스 신호 또는 상기 라이트펄스 신호의 지연값을 조절해 컬럼소스신호를 생성하는 지연부를 포함할 수 있다.According to an aspect of the present invention, there is provided a column source signal generating circuit comprising: a pulse width expanding unit for expanding an activation period of a column signal to generate an adjusted column signal; A transfer unit for transferring the control column signal to the read pulse control unit during a read period and transmitting the control column signal to a write pulse control unit during a write period; The read pulse control unit decreasing a pulse width of the control column signal to a first reference value or less to generate a read pulse signal; The write pulse control unit decreasing the pulse width of the control column signal to a second reference or lower to generate a write pulse signal; And a delay unit for generating a column source signal by adjusting a delay value of the read pulse signal or the write pulse signal.

상기 전달부는, 상기 내부 리드신호에 응답하여 리드 인에이블 신호를 활성화하고, 상기 다수의 지연 컬럼신호 중 지정된 하나의 지연 컬럼신호에 응답하여 상기 리드 인에이블 신호를 비활성화하는 리드 인에이블 신호 생성부; 상기 내부 라이트신호에 응답하여 라이트 인에이블 신호를 활성화하고, 상기 다수의 지연 컬럼신호 중 지정된 하나의 지연 컬럼신호에 응답하여 상기 라이트 인에이블 신호를 비활성화하는 라이트 인에이블 신호 생성부; 및 상기 리드 구간 동안에는 상기 리드 인에이블 신호가 활성화된 구간 동안 상기 조절 컬럼신호를 상기 리드 펄스 조절부로 전달하고, 상기 라이트 구간 동안에는 상기 라이트 인에이블 신호가 활성화된 구간 동안 상기 조절 컬럼신호를 상기 라이트 펄스 조절부로 전달하는 신호 전달부를 포함하는 것을 특징으로 할 수 있다.Wherein the transfer unit comprises: a read enable signal generating unit for activating a read enable signal in response to the internal read signal and for deactivating the read enable signal in response to a designated one of the plurality of delayed column signals; A write enable signal generator activating a write enable signal in response to the internal write signal and deactivating the write enable signal in response to a designated one of the plurality of delayed column signals; And during the read period, the control unit transfers the control column signal to the read pulse control unit during a period in which the read enable signal is activated, and during the write interval, And a signal transmission unit for transmitting the signal to the control unit.

상기 지연부는, 리드펄스 신호를 지연하여 출력하는 리드펄스 지연회로; 라이트펄스 신호를 지연하여 출력하는 라이트펄스 지연회로; 및 리드펄스 지연회로 또는 라이트펄스 지연회로의 출력을 지연하여 상기 컬럼소스신호를 생성하는 공통 지연회로를 포함할 수 있다.
Wherein the delay unit comprises: a read pulse delay circuit for delaying and outputting a read pulse signal; A write pulse delay circuit for delaying and outputting a write pulse signal; And a common delay circuit for delaying the output of the read pulse delay circuit or the write pulse delay circuit to generate the column source signal.

본 발명에 따르면, 컬럼소스신호 생성회로에서 내부 리드신호가 통과하는 경로와 내부 라이트신호가 통과하는 경로에서 공통적인 기능을 하는 블럭을 공유하여 컬럼소스신호 생성회로의 면적을 줄이고, 컬럼소스신호 생성회로의 내부에 흐르는 전류를 감소시켜 전력소모를 줄일 수 있다.
According to the present invention, it is possible to reduce the area of the column source signal generating circuit by sharing a common function block in the path through which the internal read signal passes and the path through which the internal write signal passes in the column source signal generating circuit, The current flowing inside the circuit can be reduced to reduce power consumption.

도 1은 반도체 메모리 장치의 코어 영역의 일부 구성을 나타낸 회로도,
도 2는 종래의 컬럼소스신호 생성회로의 구성도,
도 3은 종래의 리드/라이트 펄스폭 확장부(112)의 구성도,
도 4는 리드/라이트펄스 조절부(113)의 구성도,
도 5는 컬럼소스신호 생성회로(도 2)의 동작을 나타내기 위한 파형도,
도 6은 본 발명의 일실시예에 따른 컬럼소스신호 생성회로의 구성도,
도 7은 본 발명의 일실시예에 따른 펄스 조합부(612)의 구성도,
도 8은 본 발명의 일실시예에 따른 전달부(620)의 구성도,
도 9는 본 발명의 일실시예에 따른 지연부(650)의 구성도,
도 10는 컬럼소스신호 생성회로(도 6)의 동작을 나타내기 위한 파형도.1 is a circuit diagram showing a partial structure of a core region of a semiconductor memory device,
2 is a configuration diagram of a conventional column source signal generating circuit,
FIG. 3 is a diagram showing the configuration of a conventional read / write pulse width extension unit 112,
4 is a block diagram of the read / write pulse regulator 113,
5 is a waveform diagram showing the operation of the column source signal generating circuit (FIG. 2)
6 is a configuration diagram of a column source signal generating circuit according to an embodiment of the present invention,
7 is a block diagram of a pulse combining unit 612 according to an embodiment of the present invention.
8 is a configuration diagram of the transfer unit 620 according to an embodiment of the present invention,
9 is a configuration diagram of a delay unit 650 according to an embodiment of the present invention,
10 is a waveform diagram showing the operation of the column source signal generating circuit (Fig. 6); Fig.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 6은 본 발명의 일실시예에 따른 컬럼소스신호 생성회로의 구성도이다.6 is a configuration diagram of a column source signal generating circuit according to an embodiment of the present invention.

도 6에 도시된 바와 같이 컬럼소스신호 생성회로는, 컬럼신호(Y)의 활성화구간을 확장하여 조절 컬럼신호(ADJ_Y)를 생성하는 펄스폭 확장부(610), 리드 구간 동안에는 조절 컬럼신호(ADJ_Y)를 리드펄스 조절부(630)로 전달하고, 라이트 구간 동안에는 조절 컬럼신호(ADJ_Y)를 라이트펄스 조절부(640)로 전달하는 전달부(620), 조절 컬럼신호(ADJ_Y)의 펄스폭을 제1기준 이하로 줄여 리드펄스 신호(PUL_RD)를 생성하는 리드펄스 조절부(630), 조절 컬럼신호(ADJ_Y)의 펄스폭을 제2기준 이하로 줄여 라이트펄스 신호(PUL_WT)를 생성하는 라이트펄스 조절부(640), 리드펄스 신호(PUL_RD) 또는 라이트펄스 신호(PUL_WT)의 지연값을 조절해 컬럼소스신호(YS)를 생성하는 지연부(650)를 포함한다.6, the column source signal generating circuit includes a pulse width expander 610 for expanding the active period of the column signal Y to generate the adjusted column signal ADJ_Y, an adjusting column signal ADJ_Y A transfer unit 620 for transferring the adjusted column signal ADJ_Y to the read pulse adjusting unit 630 and transmitting the adjusted column signal ADJ_Y to the write pulse adjusting unit 640 during the write period, A read pulse control unit 630 for reducing the pulse width of the control column signal ADJ_Y to a second reference or lower to generate a read pulse signal PUL_RD, And a delay unit 650 for adjusting a delay value of the read pulse signal PUL_RD or the write pulse signal PUL_WT to generate a column source signal YS.

펄스폭 확장부(610)는 컬럼신호(Y)를 반클럭 단위로 지연시킨 다수의 지연 컬럼 신호(DY_1, DY_2, DY_3, DY_4)를 생성하는 동기 지연부(611) 및 다수의 지연컬럼 신호(DY_1, DY_2, DY_3, DY_4) 중 일부의 활성화 구간을 합쳐 조절 컬럼신호(ADJ_Y)를 생성하는 펄스 조합부(612)를 포함한다. 이하에서 제K지연 컬럼신호(DY_K)는 컬럼신호(Y)를 K/2클럭 만큼 지연시킨 신호를 말한다. 예를 들어 제3지연 컬럼신호(DY_3)는 컬럼신호(Y)를 3/2클럭 만큼 지연시킨 신호이다.The pulse width extending unit 610 includes a synchronization delay unit 611 for generating a plurality of delayed column signals DY_1, DY_2, DY_3 and DY_4 delaying the column signal Y by a half clock unit and a plurality of delayed column signals DY_1, DY_2, DY_3, and DY_4) to generate an adjustment column signal ADJ_Y. Hereinafter, the Kth delayed column signal DY_K refers to a signal obtained by delaying the column signal Y by K / 2 clocks. For example, the third delayed column signal DY_3 is a signal obtained by delaying the column signal Y by 3/2 clock.

이하 도 6을 참조하여 컬럼신호(Y)를 입력받아 컬럼소스신호(YS)를 생성하는 과정을 설명한다.Hereinafter, a process of generating the column source signal YS by receiving the column signal Y will be described with reference to FIG.

내부 리드신호(IN_RD) 또는 내부 라이트 신호(IN_WT)가 인가되면 이를 지연하여 컬럼신호(Y)가 활성화된다. 내부 리드신호(IN_RD) 또는 내부 라이트 신호(IN_WT)를 지연시키는 이유는 동기 지연부(611)의 셋업시간(setup time)을 고려해야하기 때문이다.When the internal read signal IN_RD or the internal write signal IN_WT is applied, the column signal Y is activated by delaying the internal read signal IN_RD or the internal write signal IN_WT. The reason why the internal read signal IN_RD or the internal write signal IN_WT is delayed is that the setup time of the synchronization delay unit 611 must be considered.

펄스폭 확장부(610)는 컬럼신호(Y)의 펄스폭을 확장하여 조절 컬럼신호(ADJ_Y)를 생성한다. 일반적으로 컬럼신호(Y)의 펄스폭은 1클럭이고, 도 6의 컬럼소스 신호 생성회로에서 조절 컬럼신호(ADJ_Y)의 펄스폭은 2클럭이다. The pulse width extending portion 610 expands the pulse width of the column signal Y to generate the adjusted column signal ADJ_Y. In general, the pulse width of the column signal Y is one clock, and in the column source signal generating circuit of FIG. 6, the pulse width of the adjusting column signal ADJ_Y is two clocks.

전달부(620)는 내부 리드신호(IN_RD)가 활성화된 경우 조절 컬럼신호(ADJ_Y)를 리드 펄스 조절부(630)로 전달하고, 내부 라이트신호(IN_WT)가 활성화된 경우 조절 컬럼신호(ADJ_Y)를 라이트 펄스 조절부(640)로 전달한다. The transfer unit 620 transfers the control column signal ADJ_Y to the read pulse control unit 630 when the internal read signal IN_RD is activated and the control column signal ADJ_Y when the internal write signal IN_WT is activated, To the light pulse control unit 640. [

리드펄스 조절부(630)는, 리드 구간 동안에 조절 컬럼신호(ADJ_Y)를 입력받아 조절 컬럼신호(ADJ_Y)의 펄스폭을 제1기준 이하로 조절하여 리드펄스 신호(PUL_RD)를 생성한다. 라이트펄스 조절부(640)는, 라이트 구간 동안에 조절 컬럼신호(ADJ_Y)를 입력받아 조절 컬럼신호(ADJ_Y)의 펄스폭을 제2기준 이하로 조절하여 라이트펄스 신호(PUL_WT)를 생성한다. The read pulse adjusting unit 630 receives the adjusted column signal ADJ_Y during the read period and adjusts the pulse width of the adjusted column signal ADJ_Y to be equal to or less than the first reference level to generate the read pulse signal PUL_RD. The write pulse adjuster 640 receives the adjustment column signal ADJ_Y during the write interval and adjusts the pulse width of the adjustment column signal ADJ_Y to be equal to or less than the second reference level to generate the write pulse signal PUL_WT.

지연부(650)는 리드 펄스신호(PUL_RD)와 라이트 펄스신호(PUL_WT)를 지연하여 컬럼소스신호(YS)를 생성한다. 먼저 리드 펄스신호(PUL_RD)와 라이트 펄스신호(PUL_WT)를 각각 다른 지연 값만큼 지연하고 다음으로 공통적으로 필요한 만큼 지연시켜 컬럼소스신호(YS)를 생성한다.
The delay unit 650 delays the read pulse signal PUL_RD and the write pulse signal PUL_WT to generate the column source signal YS. First, the read pulse signal PUL_RD and the write pulse signal PUL_WT are delayed by a different delay value and then delayed by a common necessary amount to generate a column source signal YS.

도 7은 본 발명의 일실시예에 따른 펄스 조합부(612)의 구성도이다.7 is a configuration diagram of a pulse combining unit 612 according to an embodiment of the present invention.

도 7에 도시된 바와 같이 펄스 조합부(612)는 인버터(701), 낸드게이트(702) 및 노어게이트(703)를 포함한다. 낸드게이트(702)에 의해서 활성화 구간이 '로우'인 제1지연 컬럼신호(DY_1)와 제2지연 컬럼신호(DY_2)를 합성하고, 이를 노어게이트(703)를 통해 인버터(701)를 거친 컬럼신호(Y)와 합성하면 활성화 구간(하이)이 2클럭인 조절 컬럼신호(ADJ_Y)가 생성된다. 펄스폭을 확장하는 이유는 반도체 메모리 장치에서 사용하는 클럭의 주파수가 높아지면서 데이터 길에 비해 컬럼선택신호(YI)의 펄스폭이 짧아 문제가 생길 수 있기 때문이다. 다만 조절 컬럼신호(ADJ_Y)의 펄스폭이 반드시 2클럭일 필요는 없으며 이를 조절하기 위해서는 동기 지연부(611)에서 다수의 지연컬럼신호의 수를 조절하여 펄스 조합부(612)에서 이를 조합하면 된다. 예를 들어 펄스폭이 3클럭인 조절 컬럼신호(ADJ_Y)를 생성하기 위해서는 제1 내지 제4지연 컬럼신호(DY_1, DY_2, DY_3, DY_4)를 생성하여 펄스 조합부(612)에서 컬럼신호(Y)와 조합하면 된다.
7, the pulse combination unit 612 includes an inverter 701, a NAND gate 702, and a NOR gate 703. [ The first delayed column signal DY_1 and the second delayed column signal DY_2 having the active period of 'LOW' are synthesized by the NAND gate 702, and the synthesized signal is inputted to the column 701 via the NOR gate 703, Synthesized with the signal Y, an adjustment column signal ADJ_Y having an active period (high) of two clocks is generated. The reason for extending the pulse width is that the frequency of the clock used in the semiconductor memory device is increased, and the pulse width of the column selection signal YI is shorter than the data length, which may cause a problem. However, the pulse width of the adjustment column signal ADJ_Y does not necessarily have to be two clocks. In order to adjust the number of delay column signals, the number of delayed column signals is adjusted in the synchronization delay unit 611, and the pulse combination unit 612 combines them . For example, to generate the adjusted column signal ADJ_Y having a pulse width of 3 clocks, first to fourth delayed column signals DY_1, DY_2, DY_3, and DY_4 are generated and the column signals Y ).

도 8은 본 발명의 일실시예에 따른 전달부(620)의 구성도이다.FIG. 8 is a configuration diagram of a transfer unit 620 according to an embodiment of the present invention.

도 8에 도시된 바와 같이 전달부(620)는, 내부 리드신호(IN_RD)에 응답하여 리드 인에이블 신호(EN_RD)를 활성화하고, 제4지연 컬럼신호(DY_4)에 응답하여 리드 인에이블 신호(EN_RD)를 비활성화하는 리드 인에이블 신호 생성부(810), 내부 라이트신호(IN_WT)에 응답하여 라이트 인에이블 신호(EN_WT)를 활성화하고, 제4지연 컬럼신호(DY_4)에 응답하여 라이트 인에이블 신호(EN_WT)를 비활성화하는 라이트 인에이블 신호 생성부(820), 및 리드 구간 동안에는 리드 인에이블 신호(EN_RD)가 활성화된 구간 동안 조절 컬럼신호(ADJ_Y)를 리드 펄스 조절부(630)로 전달하고, 라이트 구간 동안에는 라이트 인에이블 신호(EN_WT)가 활성화된 구간 동안 조절 컬럼신호(ADJ_Y)를 라이트 펄스 조절부(640)로 전달하는 전달회로(830)를 포함한다. 8, the transfer unit 620 activates the read enable signal EN_RD in response to the internal read signal IN_RD and the read enable signal EN_RD in response to the fourth delayed column signal DY_4. A write enable signal EN_WT in response to the internal write signal IN_WT and a write enable signal EN_WD in response to the fourth delayed column signal DY_4 in response to the internal write signal IN_WT, The write enable signal generator 820 for deactivating the read enable signal EN_WT during the read period and the adjustment column signal ADJ_Y during the active period of the read enable signal EN_RD to the read pulse adjuster 630, And a transfer circuit 830 for transferring the control column signal ADJ_Y to the write pulse regulator 640 during a period in which the write enable signal EN_WT is active during the write interval.

도 8을 참조하여 전달부(620)의 동작을 설명한다.The operation of the transfer unit 620 will be described with reference to FIG.

리드 인에이블 신호(EN_RD)와 라이트 인에이블 신호(EN_WT)는 펄스 폭이 조절 컬럼신호(ADJ_Y)보다 길고 활성화구간이 '로우'인 펄스 신호이다.The read enable signal EN_RD and the write enable signal EN_WT are pulse signals whose pulse width is longer than the adjusting column signal ADJ_Y and whose activation period is 'low'.

리드 인에이블 신호 생성부(810)는 내부 리드신호(IN_RD)가 활성화되면 리드 인에이블 신호(EN_RD)를 활성화하고, 제4지연 컬럼신호(DY_4)가 활성화되면 리드 인에이블 신호(EN_RD)를 비활성화한다. 리드 인에이블 신호(EN_RD)가 활성화되면 전달회로(830)는 조절 컬럼신호(ADJ_Y)를 반전하여 리드 펄스 조절부(630)로 전달한다. 리드 인에이블 신호(EN_RD)는 조절 컬럼신호(ADJ_Y)보다 일찍 활성화되고, 조절 컬럼신호(ADJ_Y)보다 나중에 비활성화된다. 따라서 리드 인에이블 신호(EN_RD)가 활성화된 구간에서 조절 컬럼신호(ADJ_Y)가 그대로 제1경로(R)를 통해 리드 펄스 조절부(630)로 전달된다.The read enable signal generator 810 activates the read enable signal EN_RD when the internal read signal IN_RD is activated and deactivates the read enable signal EN_RD when the fourth delayed column signal DY_4 is activated do. When the read enable signal EN_RD is activated, the transfer circuit 830 inverts the adjustment column signal ADJ_Y and transfers the inverted control column signal ADJ_Y to the read pulse adjusting unit 630. The read enable signal EN_RD is activated earlier than the adjusting column signal ADJ_Y and is later deactivated than the adjusting column signal ADJ_Y. Therefore, in the period in which the read enable signal EN_RD is activated, the adjustment column signal ADJ_Y is directly transmitted to the read pulse adjusting unit 630 through the first path R. [

라이트 인에이블 신호 생성부(820)는 내부 라이트신호(IN_WT)가 활성화되면 라이트 인에이블 신호(EN_WT)를 활성화하고, 제4지연 컬럼신호(DY_4)가 활성화되면 라이트 인에이블 신호(EN_WT)를 비활성화한다. 라이트 인에이블 신호(EN_WT)가 활성화되면 전달회로(830)는 조절 컬럼신호(ADJ_Y)를 반전하여 라이트 펄스 조절부(640)로 전달한다. 라이트 인에이블 신호(EN_WT)는 조절 컬럼신호(ADJ_Y)보다 일찍 활성화되고, 조절 컬럼신호(ADJ_Y)보다 나중에 비활성화된다. 따라서 리드 인에이블 신호(EN_WT)가 활성화된 구간에서 조절 컬럼신호(ADJ_Y)가 그대로 제2경로(W)를 통해 라이트 펄스 조절부(640)로 전달된다.The write enable signal generator 820 activates the write enable signal EN_WT when the internal write signal IN_WT is activated and deactivates the write enable signal EN_WT when the fourth delayed column signal DY_4 is activated do. When the write enable signal EN_WT is activated, the transfer circuit 830 inverts the adjustment column signal ADJ_Y and transfers the inverted control column signal ADJ_Y to the write pulse adjuster 640. The write enable signal EN_WT is activated earlier than the adjustment column signal ADJ_Y and later deactivated than the adjustment column signal ADJ_Y. Thus, in the period in which the read enable signal EN_WT is activated, the adjusted column signal ADJ_Y is directly transmitted to the write pulse adjusting unit 640 through the second path W.

도 8에 도시된 바와 같이 리드/라이트 인에이블 신호 생성부(810, 820)는 하나의 RS래치 회로로 구성될 수 있다. 이때 리드 인에이블 신호 생성부(810)의 경우 셋입력(S)이 내부 리드신호(IN_RD), 리셋입력(R)이 제4지연 컬럼신호(DY_4), 출력B(QB)가 리드 인에이블 신호(EN_RD)가 된다. 이때 라이트 인에이블 신호 생성부(820)의 경우 셋입력(S)이 내부 라이트신호(IN_WT), 리셋입력(R)이 제4지연 컬럼신호(DY_4), 출력B(QB)가 라이트 인에이블 신호(EN_WT)가 된다. 출력B(QB)는 일반적인 RS래치의 출력(Q)의 반전출력을 의미한다. 다만 리드/라이트 인에이블 신호 생성부(810, 820) 상술한 기능을 수행하면 되고 반드시 RS래치 회로일 필요는 없다.As shown in FIG. 8, the read / write enable signal generators 810 and 820 may be configured as one RS latch circuit. In this case, in the case of the read enable signal generator 810, the set input S is the internal read signal IN_RD, the reset input R is the fourth delayed column signal DY_4, and the output B (QB) (EN_RD). In this case, in the case of the write enable signal generator 820, the set input S is the internal write signal IN_WT, the reset input R is the fourth delayed column signal DY_4, and the output B (QB) (EN_WT). The output B (QB) represents the inverted output of the output (Q) of the general RS latch. However, the read / write enable signal generators 810 and 820 need only perform the above-described functions and do not necessarily have to be the RS latch circuits.

본 발명은 리드/라이트 동작시 펄스폭 확장부(610)를 공유한다. 상술한 바와 같이 리드 동작과 라이트 동작시 컬럼선택신호의 활성화 시점 및 펄스폭은 상이하다. 따라서 이후의 경로에서 리드/라이트 동작시 활성화 시점과 펄스폭을 다르게 해주기 위해서 전달부(620)가 조절 컬럼신호(ADJ_Y)를 리드 동작에서는 리드 펄스 조절부(630)로, 라이트 동작에서는 라이트 펄스 조절부(640)로 전달하는 것이다. 조절 컬럼신호(ADJ_Y)의 펄스폭이 달라지면 리드/라이트 인에이블 신호(EN_RD/EN_WT)를 비활성화하는 지연 컬럼신호를 변경하여 조절 컬럼신호(ADJ_Y)의 펄스폭을 유지하면서 리드/라이트 펄스 조절부(630, 640)으로 전달할 수 있다. 예를 들어 조절 컬럼신호(ADJ_Y)의 펄스폭이 3클럭이면 제6지연 컬럼신호(DY_6)가 활성화될때 리드/라이트 인에이블 신호(EN_RD/EN_WT)를 비활성화하면 된다.The present invention shares the pulse width extension portion 610 in the read / write operation. As described above, the activation timing and the pulse width of the column selection signal in the read operation and the write operation are different. Therefore, in order to make the activation time and the pulse width different in the read / write operation in the subsequent path, the transfer unit 620 transfers the control column signal ADJ_Y to the read pulse control unit 630 in the read operation, (640). When the pulse width of the adjustment column signal ADJ_Y changes, the delay column signal for deactivating the read / write enable signal EN_RD / EN_WT is changed so that the pulse width of the adjustment column signal ADJ_Y is maintained, 630, and 640, respectively. For example, if the pulse width of the adjustment column signal ADJ_Y is 3 clocks, the read / write enable signal EN_RD / EN_WT may be inactivated when the sixth delayed column signal DY_6 is activated.

리드펄스 조절부(630)와 라이트펄스 조절부(640)의 구성은 도 4와 동일하다. 다만 지연회로(401)의 지연값만 다르다. 리드펄스 조절부(630)의 지연값은 제1기준이고, 라이트펄스 조절부(640)의 지연값은 제2기준이다. 도 4를 참조하여 리드펄스 조절부(630), 라이트펄스 조절부(640)의 동작을 설명한다. The configurations of the read pulse adjusting unit 630 and the write pulse adjusting unit 640 are the same as those in FIG. However, only the delay value of the delay circuit 401 is different. The delay value of the read pulse adjusting unit 630 is the first reference and the delay value of the write pulse adjusting unit 640 is the second reference. Referring to FIG. 4, operations of the read pulse adjusting unit 630 and the write pulse adjusting unit 640 will be described.

리드펄스 조절부(630)는 리드 구간에서 조절 컬럼신호(ADJ_Y)가 반전된 신호를 제1기준 이하로 줄여 리드펄스 신호(PUL_RD)를 생성한다. 제1기준은 펄스 지연회로(401)가 가지는 지연값에 의해 조절될 수 있다. 제1기준 이하라는 의미는 조절 컬럼신호(ADJ_Y)의 펄스폭이 제1기준보다 긴 경우 제1기준으로 줄이고, 제1기준 이하인 경우 펄스폭을 그대로 유지한다는 의미이다.The read pulse adjusting unit 630 reduces the signal in which the adjustment column signal ADJ_Y is inverted in the read period to the first reference or less to generate the read pulse signal PUL_RD. The first criterion can be adjusted by the delay value of the pulse delay circuit 401. If the pulse width of the adjustment column signal ADJ_Y is longer than the first reference, it means that the pulse width is less than the first reference. If the pulse width is less than the first reference, the pulse width is maintained.

라이트펄스 조절부(640)는 라이트 구간에서 조절 컬럼신호(ADJ_Y)가 반전된 신호를 제2기준 이하로 줄여 라이트펄스 신호(PUL_WT)를 생성한다. 제2기준은 펄스 지연회로(401)가 가지는 지연값에 의해 조절될 수 있다. 제2기준 이하라는 의미는 조절 컬럼신호(ADJ_Y)의 펄스폭이 제2기준보다 긴 경우 제2기준으로 줄이고, 제2기준 이하인 경우 펄스폭을 그대로 유지한다는 의미이다.The write pulse adjuster 640 reduces the signal in which the adjustment column signal ADJ_Y is inverted in the write interval to a second reference or lower to generate the write pulse signal PUL_WT. The second criterion can be adjusted by the delay value of the pulse delay circuit 401. If the pulse width of the adjustment column signal ADJ_Y is longer than the second reference, the second reference is reduced. If the pulse width of the adjustment column signal ADJ_Y is less than the second reference, the pulse width is maintained.

펄스폭을 다시 줄이는 이유는 저주파 클럭이 입력되거나 반도체 메모리 장치를 테스트하는 경우 실제로 펄스폭이 너무 크게 되면 메모리 셀을 스크린 하는데 문제가 발생하기 때문이다.
The reason for reducing the pulse width again is that when a low frequency clock is input or when a semiconductor memory device is tested, if the pulse width is too large, a problem occurs in the screen of the memory cell.

도 9는 본 발명의 일실시예에 따른 지연부(640)의 구성도이다.9 is a configuration diagram of a delay unit 640 according to an embodiment of the present invention.

지연부(650)는, 리드펄스 신호(PUL_RD)를 지연하여 출력하는 리드펄스 지연회로(910), 라이트펄스 신호(PUL_WT)를 지연하여 출력하는 라이트펄스 지연회로(920), 및 리드펄스 지연회로(910) 또는 라이트펄스 지연회로(920)의 출력을 지연하여 컬럼소스신호(YS)를 생성하는 공통 지연회로(930)를 포함한다.The delay unit 650 includes a read pulse delay circuit 910 for delaying and outputting the read pulse signal PUL_RD, a write pulse delay circuit 920 for delaying and outputting the write pulse signal PUL_WT, And a common delay circuit 930 for delaying the output of the write pulse delay circuit 910 or the write pulse delay circuit 920 to generate the column source signal YS.

배경기술 상술한 바와 같이 리드 구간과 라이트 구간에서 컬럼소스신호(YS)의 지연값을 달라야 한다. 따라서 리드 구간에서는 리드펄스 지연회로(910)가 리드펄스 신호(PUL_RD)를 지연하여 출력하고, 라이트 구간에서는 라이트펄스 지연회로(920)가 라이트 펄스(PUL_WT)를 지연하여 출력한다. 공통 지연회로(930)는 리드펄스 지연회로(910) 또는 라이트펄스 지연회로(920)의 출력을 다시 필요한 만큼 지연하여 컬럼소스신호(YS)를 생성한다. 즉 먼저 지연값을 차이를 고려하여 리드펄스 지연회로(910) 또는 라이트펄스 지연회로(920)를 통해 지연한다. 다음으로 리드 구간이나 라이트 구간에 상관없이 공통적으로 지연해야하는 지연값만큼 공통 지연회로(930)에서 지연하게 된다. 이렇게 하면 공통 지연회로(930) 부분을 공유할 수 있게 된다. 또한 리드 동작과 라이트 동작시 각각 다른 시점에 컬럼선택신호가 활성화되도록 조절할 수 있다.
As described above, the delay value of the column source signal YS must be different in the read period and the write period. Therefore, the read pulse delay circuit 910 delays and outputs the read pulse signal PUL_RD in the read interval, and the write pulse delay circuit 920 delays and outputs the write pulse PUL_WT in the write interval. The common delay circuit 930 delays the output of the read pulse delay circuit 910 or the write pulse delay circuit 920 again as necessary to generate the column source signal YS. That is, the delay value is firstly delayed through the read pulse delay circuit 910 or the write pulse delay circuit 920 considering the difference. Next, the delay in the common delay circuit 930 is delayed by a delay value that should be commonly delayed regardless of the read period or the write period. This allows the common delay circuit 930 to be shared. Also, it is possible to adjust the column selection signals to be activated at different points in the read operation and the write operation.

도 10는 컬럼소스신호 생성회로(도 6)의 동작을 나타내기 위한 파형도이다.10 is a waveform diagram showing the operation of the column source signal generating circuit (Fig. 6).

내부 리드신호(IN_RD)는 리드 명령 신호로 활성화 구간이 '하이'이고 펄스폭이 1클럭인 펄스 신호이고 내부 라이트신호(IN_WT)는 라이트 명령 신호로 활성화 구간이 '하이'이고 펄스폭이 1클럭인 펄스 신호이다. The internal read signal IN_RD is a read command signal. The active period is 'high' and the pulse width is one clock. The internal write signal IN_WT is a write command signal. The active period is 'high' In pulse signal.

컬럼신호(Y)는 내부 리드신호(IN_RD) 또는 내부 라이트신호(IN_WT)를 소정의 값만큼 지연하고 위상을 반전시킨 신호이다. 따라서 활성화 구간이 '로우'이고 펄스폭이 1클럭인 펄스 신호이다. 제1지연 컬럼신호(DY_1), 제2지연 컬럼신호(DY_2), 및 제4지연 컬럼신호(DY_4)는 각각 컬럼신호(Y_RD)를 0.5클럭, 1클럭, 2클럭을 지연시킨 신호이다. The column signal Y is a signal obtained by delaying the internal read signal IN_RD or the internal write signal IN_WT by a predetermined value and inverting the phase. Therefore, it is a pulse signal whose activation interval is 'low' and whose pulse width is one clock. The first delayed column signal DY_1, the second delayed column signal DY_2 and the fourth delayed column signal DY_4 are signals obtained by delaying the column signal Y_RD by 0.5 clock, 1 clock and 2 clock, respectively.

조절 컬럼신호(ADJ_Y)는 컬럼신호(Y), 제1지연 컬럼신호(DY_1) 및 제2지연 리드신호(DY_2)의 활성화 구간을 합친 신호이다. 따라서 활성화 구간이 '로우'이고 펄스폭이 2클럭인 펄스 신호이다. 이때 컬럼신호(Y)는 제1지연 컬럼신호(DY_1)와 0.5클럭의 활성화 구간이 겹치고, 제1지연 컬럼신호(DY_1)는 제2지연 컬럼신호(DY_2)와 0.5클럭의 활성화 구간이 겹치는데 이는 활성화 구간을 합칠 때 서로 겹치는 활성화 구간이 없는 경우 합성된 조절 컬럼신호(ADJ_Y)에 활성화 구간에 틈이 생길 수 있기 때문이다.The adjustment column signal ADJ_Y is a signal obtained by adding the activation period of the column signal Y, the first delayed column signal DY_1 and the second delayed read signal DY_2. Therefore, it is a pulse signal whose activation interval is 'low' and whose pulse width is 2 clocks. At this time, the column signal Y overlaps the first delayed column signal DY_1 with the activation period of 0.5 clock, and the first delayed column signal DY_1 overlaps the second delayed column signal DY_2 with the activation period of 0.5 clock This is because when there is no activation period overlapping the activation period, there is a gap in the activation period in the synthesized control column signal ADJ_Y.

리드펄스 신호(PUL_RD)는 리드 구간 동안에 조절 컬럼신호(ADJ_Y)의 활성화 구간을 제1기준(1001) 이하로 줄인 활성화 구간이 '로우'인 펄스 신호이다.The read pulse signal PUL_RD is a pulse signal having an active period in which the active period of the adjusting column signal ADJ_Y is reduced to the first reference 1001 or less during the read period.

라이트펄스 신호(PUL_WT)는 라이트 구간 동안에 조절 컬럼신호(ADJ_Y)의 활성화 구간을 제2기준(1002) 이하로 줄인 활성화 구간이 '로우'인 펄스 신호이다. The write pulse signal PUL_WT is a pulse signal whose activation period is 'low' in which the activation period of the control column signal ADJ_Y is reduced to the second reference 1002 or less during the write interval.

컬럼소스신호(YS)는 리드펄스 신호(PUL_RD) 또는 라이트펄스 신호(PUL_WT)를 지연부(650)를 통해 지연시켜 생성한다. 컬럼소스신호(YS)는 활성화 구간이 '하이'인 펄스 신호이다.The column source signal YS is generated by delaying the read pulse signal PUL_RD or the write pulse signal PUL_WT through the delay unit 650. [ The column source signal YS is a pulse signal whose activation period is 'high'.

상술한 펄스 신호들의 활성화 구간이 '하이' 또는 '로우'인지 여부는 설계에 따라 용이하게 변경할 수 있는 사항이다.Whether the activation period of the pulse signals is 'high' or 'low' can be easily changed according to the design.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

Claims (8)

컬럼신호의 활성화구간을 확장하여 조절 컬럼신호를 생성하는 펄스폭 확장부;
리드 구간 동안에는 상기 조절 컬럼신호를 리드펄스 조절부로 전달하고, 라이트 구간 동안에는 상기 조절 컬럼신호를 라이트펄스 조절부로 전달하는 전달부;
상기 조절 컬럼신호의 펄스폭을 제1기준 이하로 줄여 리드펄스 신호를 생성하는 상기 리드펄스 조절부;
상기 조절 컬럼신호의 펄스폭을 제2기준 이하로 줄여 라이트펄스 신호를 생성하는 상기 라이트펄스 조절부;
상기 리드펄스 신호 또는 상기 라이트펄스 신호의 지연값을 조절해 컬럼소스신호를 생성하는 지연부
를 포함하는 컬럼소스신호 생성회로.
A pulse width expander for expanding an activation period of the column signal to generate an adjusted column signal;
A transfer unit for transferring the control column signal to the read pulse control unit during a read period and transmitting the control column signal to a write pulse control unit during a write period;
The read pulse control unit decreasing a pulse width of the control column signal to a first reference value or less to generate a read pulse signal;
The write pulse control unit decreasing the pulse width of the control column signal to a second reference or lower to generate a write pulse signal;
A delay unit for generating a column source signal by adjusting a delay value of the read pulse signal or the write pulse signal,
The column source signal generating circuit comprising:
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 컬럼신호는,
내부 리드신호가 활성화되거나 내부 라이트신호가 활성화되면 활성화되는 신호인 것을 특징으로 하는 컬럼소스신호 생성회로.
The method according to claim 1,
Wherein the column signal comprises:
And a signal that is activated when an internal read signal is activated or an internal write signal is activated.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 전달부는,
내부 리드신호에 응답하여 상기 조절 컬럼신호를 상기 리드펄스 조절부로 전달하고, 내부 라이트신호에 응답하여 상기 조절 컬럼신호를 상기 라이트펄스 조절부로 전달하는 것을 특징으로 하는 컬럼소스신호 생성회로.
The method according to claim 1,
[0030]
Wherein the control unit transfers the control column signal to the read pulse control unit in response to an internal read signal and transfers the control column signal to the write pulse control unit in response to an internal write signal.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 펄스폭 확장부는,
상기 컬럼신호를 반클럭 단위로 지연시킨 다수의 지연 컬럼 신호의 활성화 구간을 합쳐 조절 컬럼신호를 생성하는 것을 특징으로 하는 컬럼소스신호 생성회로.
The method according to claim 1,
Wherein the pulse width expanding portion comprises:
Wherein the column signal generating circuit generates an adjusted column signal by summing the activation periods of the plurality of delayed column signals delayed by a half clock unit.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제 4항에 있어서,
상기 전달부는,
내부 리드신호에 응답하여 리드 인에이블 신호를 활성화하고, 상기 다수의 지연 컬럼신호 중 지정된 하나의 지연 컬럼신호에 응답하여 상기 리드 인에이블 신호를 비활성화하는 리드 인에이블 신호 생성부;
내부 라이트신호에 응답하여 라이트 인에이블 신호를 활성화하고, 상기 다수의 지연 컬럼신호 중 지정된 하나의 지연 컬럼신호에 응답하여 상기 라이트 인에이블 신호를 비활성화하는 라이트 인에이블 신호 생성부; 및
상기 리드 구간 동안에는 상기 리드 인에이블 신호가 활성화된 구간 동안 상기 조절 컬럼신호를 상기 리드 펄스 조절부로 전달하고, 상기 라이트 구간 동안에는 상기 라이트 인에이블 신호가 활성화된 구간 동안 상기 조절 컬럼신호를 상기 라이트 펄스 조절부로 전달하는 신호 전달부
를 포함하는 것을 특징으로 하는 컬럼소스신호 생성회로.
5. The method of claim 4,
[0030]
A read enable signal generator activating a read enable signal in response to an internal read signal and deactivating the read enable signal in response to a designated one of the plurality of delayed column signals;
A write enable signal generator activating a write enable signal in response to an internal write signal and deactivating the write enable signal in response to a designated one of the plurality of delayed column signals; And
During the read period, the control column signal is transmitted to the read pulse control unit during the active period of the read enable signal, and during the active period of the write enable signal, The signal transmission portion
Wherein the column source signal generating circuit comprises:
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 리드펄스 조절부는,
상기 리드 구간 동안에 상기 조절 컬럼신호를 입력받아 상기 조절 컬럼신호의 펄스폭이 상기 제1기준보다 큰 경우 상기 조절 컬럼신호의 펄스폭을 상기 제1기준으로 줄여서 리드펄스 신호를 생성하고, 상기 조절 컬럼신호의 펄스폭이 상기 제1기준보다 작은 경우 상기 조절 컬럼신호의 펄스폭을 변경하지 않고 리드펄스 신호를 생성하는 것을 특징으로 하는 컬럼소스신호 생성회로.
The method according to claim 1,
Wherein the read pulse adjusting unit comprises:
Wherein when the pulse width of the adjustment column signal is larger than the first reference value during the read interval, the pulse width of the adjustment column signal is reduced to the first reference value to generate a read pulse signal, And generates a read pulse signal without changing the pulse width of the adjustment column signal when the pulse width of the signal is smaller than the first reference.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 라이트펄스 조절부는,
상기 라이트 구간 동안에 상기 조절 컬럼신호를 입력받아 상기 조절 컬럼신호의 펄스폭이 상기 제1기준보다 큰 경우 상기 조절 컬럼신호의 펄스폭을 상기 제2기준으로 줄여서 라이트펄스 신호를 생성하고, 상기 조절 컬럼신호의 펄스폭이 상기 제2기준보다 작은 경우 상기 조절 컬럼신호의 펄스폭을 변경하지 않고 라이트펄스 신호를 생성하는 것을 특징으로 하는 컬럼소스신호 생성회로.
The method according to claim 1,
Wherein the light pulse controller comprises:
Wherein when the pulse width of the adjustment column signal is greater than the first reference value during the write interval, the pulse width of the adjustment column signal is reduced to the second reference value to generate a write pulse signal, And generates a write pulse signal without changing the pulse width of the adjustment column signal when the pulse width of the signal is smaller than the second reference.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 지연부는,
리드펄스 신호를 지연하여 출력하는 리드펄스 지연회로;
라이트펄스 신호를 지연하여 출력하는 라이트펄스 지연회로; 및
리드펄스 지연회로 또는 라이트펄스 지연회로의 출력을 지연하여 상기 컬럼소스신호를 생성하는 공통 지연회로
를 포함하는 것을 특징으로 하는 컬럼소스신호 생성회로.The method according to claim 1,
Wherein the delay unit comprises:
A read pulse delay circuit for delaying and outputting a read pulse signal;
A write pulse delay circuit for delaying and outputting a write pulse signal; And
A common delay circuit for delaying the output of the read pulse delay circuit or the write pulse delay circuit to generate the column source signal
Wherein the column source signal generating circuit comprises:
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