JPH08328705A - パラレルインタフェース回路およびプリンタシステムおよびプリンタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ホスト機器と周辺機器とを接続するパラレル
インタフェース回路において、ステータス信号の立上り
時間を短縮すると共にローレベルの伝送も確実に行える
ようにする。 【構成】 ゲート信号制御回路１０２は、コントロール
信号ＣＯＮＴ１，ＣＯＮＴ２を用いて出力段の素子を別
々に制御することで、パラレルＩ／Ｆ回路の出力をトー
テムポール回路（ＴＲ１，ＴＲ２がＯＮ、ＴＲ３がＯＦ
Ｆ）と、オープンコレクタないしオープンドレイン回路
（ＴＲ１がＯＦＦ）とに切り替える。トーテムポール回
路の時は低抵抗Ｒ１で出力をプルアップすることでステ
ータス信号の信号遅延を減少させてセットアップ時間を
満足し、オープンコレクタ回路とした時は高抵抗Ｒ２で
出力ラインをプルアップして出力ラインをローレベルに
維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ等のホスト装置とプリンタ等の周辺装置間などでニブ
ルモード（ｎｉｂｂｌｅ ｍｏｄｅ）等でデータ伝送を
行うパラレルインタフェース回路およびプリンタシステ
ムおよびプリンタ装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータ等のホスト装置
とプリンタ等の周辺装置間でデータ伝送を行うのに、セ
ントロニクス社仕様のパラレルＩ／Ｆ（インタフェー
ス）が広く用いられている。

【０００３】しかしながら、上記パラレルＩ／Ｆはホス
ト装置から周辺装置への単方向のデータ通信しか規定し
ていなかったため、ＩＥＥＥ（米国の電気電子技術者協
会）において上記パラレルＩ／Ｆと上位互換の双方向パ
ラレルＩ／Ｆ標準が規定されつつある（ＩＥＥＥ Ｐ１
２８４ Ｓｔａｎｄａｒｄ Ｓｉｇｎａｌｉｎｇ Ｍｅ
ｔｈｏｄ ｆｏｒ ａ Ｂｉ−ｄｉｒｅｃｔｉｏｎ Ｐ
ａｒａｌｌｅｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆ
ａｃｅ ｆｏｒ Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ
ｓ参照）。

【０００４】ＩＥＥＥ Ｐ１２８４で定める通信モード
のうち、ニブルモードは、周辺装置からホスト装置への
データ伝送を４本のステータス信号を利用して実現する
ものであり、データ信号を双方向転送に対応させる必要
がないため、上記従来のパラレルＩ／Ｆとほぼ同様のハ
ード構成でよく、既存のいわゆるＰＣ（パーソナルコン
ピュータ）互換機や周辺装置の多くではソフトを対応さ
せるだけで双方向通信が可能となる。双方向通信では、
例えばプリンタ装置等の周辺装置の動作状況をホスト装
置側で監視できるため、ユーザーに対して、より一層使
い勝手の良い装置を提供することができる。

【０００５】

【発明が解決しようとする課題】しかしながら、既存の
ＰＣ互換機やプリンタ装置では電気的インタフェースの
レイヤでＩＥＥＥ Ｐ１２８４に規定された要求事項を
満たしていないものが少なからず存在する。その一例と
して、図７に周辺装置からホスト装置へ向かうステータ
ス信号の典型的なインタフェース回路例を示す。図中の
７０１は周辺装置側のドライバであり、オープンコレク
タ回路が広く用いられている。Ｒ１は当該オープンコレ
クタ回路７０１のプルアップ抵抗である。一方、７０２
はＰＣ側のレシーバであって、一般的には７４ＬＳシリ
ーズのＴＴＬ（トランジスタ・トランジスタ論理回
路）、もしくはそれと同等のものが多く用いられてい
る。

【０００６】ＰＣ側ではレシーバ７０２の前段に図に示
すような抵抗Ｒ２，Ｒ３、コンデンサＣ１が付加されて
いるものがある。これら各ＣＲ素子の定数は、＜ＩＥＥ
ＥＰ１２８４ Ｄ２．００ Ｓｅｐｔｅｍｂｅｒ １
０，１９９３のＴａｂｌｅＣ４＞にも記載されている
が、製造メーカーや機種によって違いがあり、Ｒ１以外
の素子は無い場合もある。さらに、各信号に同定数のＣ
Ｒ素子が付加されているわけではなく、ステータス信号
の内でＰｔｒＣｌｋ（＝ｎＡｃｋ）信号にはＣ１を付加
しないか、あるいは小容量のコンデンサＣ１を付加し、
残りのステータス信号すなわちｎＤａｔａＡｖａｉｌ
（＝ｎＦａｕｌｔ）、ＸＦｌａｇ（＝Ｓｅｌｅｃｔ）、
ＡｃｋＤａｔａＲｅｑ（＝ＰＥｒｒｏｒ）、ＰｔｒＢｕ
ｓｙ（＝Ｂｕｓｙ）には容量の大きいＣ１を付加してい
る例がある。

【０００７】さて、例えばニブルモード時におけるＰｔ
ｒＣｌｋ信号とリバースデータの伝送に用いられるステ
ータス信号（ｎＤａｔａＡｖａｉｌ、ＸＦｌａｇ、Ａｃ
ｋＤａｔａＲｅｑ、ＰｔｒＢｕｓｙ）のタイミングは図
８の（ａ）に示す通りである。ＰｔｒＣｌｋ信号に対す
る各ステータス信号のセットアップ時間Ｔｐは、ＩＥＥ
Ｅ Ｐ１２８４では０．５μ秒以上と規定されている。

【０００８】しかしながら、先述の通り、ＰｔｒＣｌｋ
信号以外のステータス信号に図７のＣ１を付加した（あ
るいはステータス信号側に容量の大きいＣ１を付加し
た）例では、図８中の（ｂ）の実線に示すようにステー
タス信号だけが大きく遅延してしまい、（図７の回路例
からも明らかなように当該遅延はオープンコレクタ回路
の特性上、ステータス信号がローレベルからハイレベル
に遷移する時にその遅延は大きい。）実質的なセットア
ップ時間がとれずにステータス信号のレベルを読み違え
てしまう場合があった。

【０００９】したがって、周辺装置側がニブルモードを
サポートしていても、既存のＰＣ互換機と接続した場合
に、正常な通信が行えない可能性があった。そこで、こ
のようなことを防ぐためには通信速度を犠牲にして周辺
装置側でセットアップ時間Ｔｐを十分大きくとればよい
が、それではセットアップ時間Ｔｐが小さくても正常に
通信が行えるホスト装置との接続時にも、通信速度が遅
くなってしまうという新たな課題が発生する。

【００１０】また、図７のプルアップ抵抗Ｒ１を小さく
することによってレシーバ側のＣ１に流し込む電流を大
きくし、信号の立上り時間を短縮することで、ステータ
ス信号のセットアップ時間を満足するという方法があ
る。しかしながら、レシーバ側のＣ１の値はメーカーに
よってもまちまちであり、抵抗Ｒ１の値を決定すること
も難しく、抵抗Ｒ１の抵抗値が小さすぎるとローレベル
の伝達が不確実になってしまうという場合もあった。

【００１１】本発明は上述の点に鑑みてなされたもの
で、その目的の１つは、ホスト機器と周辺機器とを接続
するパラレルインタフェース回路において、ステータス
信号の立上り時間を短縮すると共にローレベルの伝達も
確実に行うことが可能なパラレルインタフェース回路を
提供することにある。

【００１２】また、本発明における他の目的は、ＩＥＥ
Ｅ Ｐ１２８４に規定されたプロトコルシーケンスでの
通信を利用して、ホスト機器と周辺機器とを接続するパ
ラレルＩ／Ｆ回路において、ステータス信号の立上り時
間を短縮すると共にローレベルの伝達も確実に行うこと
が可能なプリンタシステムおよびプリンタ装置を提供す
ることにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明のインタフェース回路は、所定の通信規格で
規定されたニブルモードのプロトコルシーケンスで通信
を行うことが可能なパラレルインタフェース回路におい
て、パラレルインタフェース出力切替え指示手段と、該
パラレルインタフェース出力切替え指示手段の指示に基
づいてパラレルインタフェース出力を低抵抗値のプルア
ップ抵抗を持つトーテムポール回路と高抵抗値のプルア
ップ抵抗を持つオープンコレクタないしはオープンドレ
イン回路とのいずれか一方に切替える出力切替え手段と
を有することを特徴とする。

【００１４】また、本発明のインタフェース回路は、他
の形態として、前記パラレルインタフェース出力切替え
指示手段は、前記パラレルインタフェース出力を前記ト
ーテムポール回路と前記オープンコレクタないしはオー
プンドレイン回路とのいずれか一方に切替え前記出力切
替え手段に対して、設定時間によって切替え指示を出す
ことを特徴とすることができる。

【００１５】また、本発明のインタフェース回路は、他
の形態として、周辺装置からホスト装置への信号遅延を
検出する検出手段と、該検出手段の検出結果に応じて前
記設定時間を可変に設定する時間設定手段とを有するこ
とを特徴とすることができる。

【００１６】上記目的を達成するため、本発明のプリン
タシステムは、所定の通信規格に準拠したパラレルイン
タフェースで接続されたホスト装置とプリンタ装置とか
らなるプリンタシステムにおいて、前記ホスト装置は、
前記所定の通信規格で未定義である所定値の拡張要求値
でネゴシエーション動作を実行するネゴシエーション実
行処理手段と、前記ネゴシエーション動作に対して前記
プリンタ装置が肯定応答した場合に、該プリンタ装置の
ニブルモード時のステータス信号線のレベルの変化を監
視するレベル監視手段と、前記ステータス信号線が全て
ハイになったところで前記プリンタ装置に信号を返す信
号出力手段と、該信号出力手段の動作を終了した後、タ
ーミネーション動作を実行するターミネーション実行処
理手段とを有し、前記プリンタ装置は、前記ホスト装置
から前記所定値の拡張要求値でネゴシエーション動作が
あったときに、前記肯定応答を以てネゴシエーションに
応答するネゴシエーション応答処理手段と、前記ステー
タス信号線を全てローにした後、ハイにする信号出力手
段と、前記ホスト装置のターミネーション動作に呼応し
てターミネーションの応答処理を実行するターミネーシ
ョン応答処理手段とを有することを特徴とする。

【００１７】また、本発明のプリンタシステムは、他の
形態として、前記プリンタ装置は、パラレルインタフェ
ース出力切替え指示手段と、該パラレルインタフェース
出力切替え指示手段の指示に基づいてパラレルインタフ
ェース出力を低抵抗値のプルアップ抵抗を持つトーテム
ポール回路と高抵抗値のプルアップ抵抗を持つオープン
コレクタないしはオープンドレイン回路とのいずれか一
方に切替える出力切替え手段とを有することを特徴とす
ることができる。

【００１８】また、本発明のプリンタシステムは、他の
形態として、前記プリンタ装置の前記パラレルインタフ
ェース出力切替え指示手段は、前記パラレルインタフェ
ース出力を前記トーテムポール回路と前記オープンコレ
クタないしはオープンドレイン回路とのいずれか一方に
切替える前記出力切替え手段に対して、設定時間によっ
て切替え指示を出すことを特徴とすることができる。

【００１９】また、本発明のプリンタシステムは、他の
形態として、前記プリンタ装置は、前記設定時間を可変
に設定する時間設定手段を有することを特徴とすること
ができる。

【００２０】また、本発明のプリンタシステムは、他の
形態として、前記時間設定手段は、前記ホスト装置が前
記所定の規格で未定義である所定値の拡張要求値でネゴ
シエーション動作を実行し、該ネゴシエーション動作に
対して前記プリンタ装置が肯定応答した場合に、前記ホ
スト装置と前記プリンタ装置間の双方向通信で前記設定
時間の最適値を設定するための所定のテストモードを実
行することを特徴とする。

【００２１】上記目的を達成するため、本発明のプリン
タ装置は、所定の通信規格に規定されたニブルモードの
プロトコルシーケンスで通信を行うことが可能なパラレ
ルインタフェースとホスト装置にステータス信号を送信
するステータス信号送信部と、該ステータス信号送信部
が発した各ステータス信号を受けて前記ホスト装置に出
力するドライバ部と、前記ステータス信号送信部が発し
た各ステータス信号および、その信号に対する前記ドラ
イバ部の出力信号のロジックレベルを検知するステータ
ス信号出力確認部と、前記ロジックレベルの検知に基づ
いて、前記ステータス信号の信号遅延を求めるカウンタ
回路と、パラレルインタフェース出力切替え指示手段
を、該パラレルインタフェース出力切替え指示手段の指
示に基づいてパラレルインタフェース出力を低抵抗値の
プルアップ抵抗を持つトーテムポール回路と、高抵抗値
のプルアップ抵抗を持つオープンコレクタないしはオー
プンドレイン回路とのいずれか一方に切替える出力切替
え手段とを有することを特徴とする。

【００２２】また、本発明のプリンタ装置は、他の形態
として、前記ステータス信号送信部と、前記ドライバ部
と、前記ステータス信号出力確認部と、前記カウンタ回
路とによって前記ステータス信号の遅延を求めることを
特徴とすることができる。

【００２３】また、本発明のプリンタ装置は、他の形態
として、前記パラレルインタフェース出力切替え指示手
段は、前記パラレルインタフェース出力を前記トーテム
ポール回路と前記オープンコレクタないしはオープンド
レイン回路のいずれか一方に切替える前記出力切替え手
段に対して、設定時間によって切替え指示を出すことを
特徴とすることができる。

【００２４】また、本発明のプリンタ装置は、他の形態
として、前記設定時間を可変に設定する時間設定手段を
有することを特徴とすることができる。

【００２５】

【作用】本発明では、周辺機器側のパラレルＩ／Ｆ回路
の出力にトーテムポールドライバを付加し、コントロー
ル信号を用いて出力段の素子を別々に制御することで、
パラレルＩ／Ｆ回路出力をトーテムポーム回路とオープ
ンコレクタないしはオープンドレイン回路とに切り替え
る。これにより、ステータス信号の立上り時間が短縮で
き、ローレベルの伝達も確実に行うことが可能となる。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２７】（第１実施例）図１は本発明の第１実施例
のパラレルインタフェース回路の構成を示す。ここで、
１０２はゲート信号制御回路であり、その一方の出力信
号ＣＯＮＴ１はインバータＩＮ１を介してアンドゲート
ＡＮＤの一方の入力端子に接続し、他方の出力信号ＣＯ
ＮＴ２はアンド回路ＡＮＤの他方の入力端子と別のイン
バータＩＮ２とに接続している。抵抗Ｒ１、ＭＯＳＦＥ
Ｔ（電界効果トランジスタ）のＴＲ１，ＴＲ２，ＴＲ３
は正電源５Ｖとグランド間に直列に接続されている。そ
して、アンド回路ＡＮＤの出力がＴＲ１のゲートに接続
し、インバータＩＮ２の出力がＴＲ２およびＴＲ３のゲ
ートに接続している。ＴＲ２のソースとＴＲ３のドレイ
ンの接点がレシーバ側出力単１０１とプルアップ抵抗Ｒ
２とに接続している。

【００２８】以上の構成により、ゲート信号制御回路１
０２は２本のコントロール信号ＣＯＮＴ１，ＣＯＮＴ２
によりｎチャンネルＭＯＳＦＥＴのＴＲ１とＴＲ２、ｐ
チャンネルＭＯＳＦＥＴのＴＲ３を別々に制御すること
を可能としている。抵抗Ｒ１は出力端１０１がローレベ
ルからハイレベルへ遷移する時、すなわちＴＲ１，ＴＲ
２がＯＮした時、出力ラインをプルアップするプルアッ
プ抵抗であり、低抵抗値である。抵抗Ｒ２は出力端１０
１がハイレベルに安定している時、または、出力端１０
１がローレベルの時、すなわちＴＲ３がＯＮした時に、
出力ラインをプルアップするプルアップ抵抗であり、高
抵抗値である。

【００２９】上記のように、従来のオープンコレクタ回
路において問題であったステータス信号の信号遅延を減
少させ、セットアップ時間を規定時間内に満足するため
に、レシーバ側のＣ１（図７参照）に流し込む電流値を
決めるプルアップ抵抗Ｒ１の値を小さくしており、さら
に、確実にローレベルを維持するように出力ラインのプ
ルアップ抵抗Ｒ２の抵抗値を高く設定している。

【００３０】図２に図１のゲート信号制御回路１０２の
構成例を示す。ここで、２０１はエッジ検出回路、２０
２はＪＫフリップフロップ、２０３および２０４はＤフ
リップフロップ、２０５はカウンタ回路、および２０６
は比較回路である。

【００３１】エッジ検出回路２０１は出力端１０１に出
力される信号ＤＩＮの立上りエッジを検出する。ＪＫフ
リップフロップ２０２はエッジ検出回路２０１の出力と
後述の比較回路２０６の出力とによりＴＲ１のゲートを
制御するコントロール信号ＣＯＮＴ１を生成する。Ｄフ
リップフロップ２０３，２０４はＴＲ２，ＴＲ３のゲー
トを制御するコントロール信号ＣＯＮＴ２を生成し、Ｃ
ＬＯＣＫ信号によりＴＲ１のゲートを制御するコントロ
ール信号ＣＯＮＴ１とタイミングを合わせている。カウ
ンタ回路２０５はコントロール信号ＣＯＮＴ１のパルス
幅、すなわちＴＲ１をＯＮしている時間をカウントして
いる。

【００３２】比較回路２０６は信号ＴＩＭＥ［３：０］
により設定されたコントロール信号ＣＯＮＴ１のイネー
ブル時間を検出し、コントロール信号ＣＯＮＴ１をディ
セーブルにするパルスを生成する。このパルスはＪＫフ
リップフロップ２０２のＪ端子に供給される。

【００３３】上記構成により、このゲート信号制御回路
１０２はＴＲ１とＴＲ２，ＴＲ３のゲートを制御するコ
ントロール信号ＣＯＮＴ１，ＣＯＮＴ２を生成する。

【００３４】次に、図１，図２に示すパラレルインタフ
ェース回路を参照して、本実施例の詳細な動作について
述べる。

【００３５】まず、出力端１０１がローレベル（Ｌｏ
ｗ）からハイレベル（Ｈｉｇｈ）へ遷移する時には、エ
ッジ検出回路２０１において検出されたＤＩＮ信号の立
上りパルスにより、ＪＫフリップフロップ２０２はＴＲ
１のゲートを制御するコントロール信号ＣＯＮＴ１をイ
ネーブルにし、これによりカウンタ回路２０５はイネー
ブル（カウント可能）になりカウントを開始する。この
後、カウンタ回路２０５のカウント値が信号ＴＩＭＥ
［３：０］により設定されたコントロール信号ＣＯＮＴ
１のイネーブル時間に達すると、比較回路２０６により
コントロール信号ＣＯＮＴ１をディセーブルにするパル
スを生成する。

【００３６】ここで、ＴＩＭＥ［３：０］の値は例えば
比較回路２０６内のレジスタにセットできる値であり、
書き換えることは可能である。したがって、ホスト装置
からＩ／Ｆ回路を介して設定したり、また、周辺装置の
操作部から設定することも容易に実現可能である。比較
回路２０６で生成されたパルスにより、ＪＫフリップフ
ロップ２０２を介してコントロール信号ＣＯＮＴ１はデ
ィセーブルになり、カウンタ回路２０５をクリアし、カ
ウンタ回路２０５のイネーブル信号もディセーブルされ
る。

【００３７】ここで、コントロール信号ＣＯＮＴ１のイ
ネーブル時間は、ＰｒｔＣｌｋ信号に対する各ステータ
ス信号のセットアップ時間ＴｐがＩＥＥＥ Ｐ１２８４
では０．５μ秒以上と規定されているので、０．５μ秒
以下が適当であると思われる。

【００３８】また、ＤＩＮ信号はＤフリップフロップ２
０３，２０４によって、ＴＲ１のゲートを制御するコン
トロール信号ＣＯＮＴ１とＣＬＯＣＫ信号を基にタイミ
ングを合わせられ、ＴＲ２，ＴＲ３のゲートを制御する
コントロール信号ＣＯＮＴ２となる。

【００３９】以上の動作のタイミング図を図３の（ａ）
に示す。同図のコントロール信号ＣＯＮＴ１，ＣＯＮＴ
２によりＩ／Ｆ回路出力のトーテムポールとオープンコ
レクタを動的に切り換える。

【００４０】出力端１０１のＤＩＮ信号がローレベルか
らハイレベルへ遷移する時は、コントロール信号ＣＯＮ
Ｔ１，ＣＯＮＴ２がそれぞれＣＯＮＴ１がロー（Ｌｏ
ｗ）、ＣＯＮＴ２がハイ（Ｈｉｇｈ）になった時にＴＲ
１，ＴＲ２がＯＮし、ＴＲ３がＯＦＦすることで、トー
テムポール回路となり、出力ラインは低抵抗Ｒ１でプル
アップされて、出力端１０１にはハイの信号が出力され
る。このため、レシーバ側のコンデンサＣ１（図７参
照）に流し込む電流値を大きくとることができ、信号の
立上り時間を短縮できる。コントロール信号ＣＯＮＴ１
は電圧が安定したところ、ここでは所定時間（０．５μ
秒以下）経過したところでハイになるので、ＴＲ１はＯ
ＦＦされるので、オープンコレクタ回路に切り換わり、
出力ラインは高抵抗Ｒ２でプルアップされる。

【００４１】また、出力端１０１がハイレベルからロー
レベルへ遷移する時には、エッジ検出回路２０１におい
てＤＩＮ信号の立上りパルスが検出されないので、ＴＲ
１に対するコントロール信号ＣＯＮＴ１はディセーブル
のままである。また、ＤＩＮ信号はＤフリップフロップ
２０３，２０４を通り、ＴＲ２，ＴＲ３に対するコント
ロール信号ＣＯＮＴ２となる。以上の動作のタイミング
図を図３の（ｂ）に示す。同図のコントロール信号ＣＯ
ＮＴ１，ＣＯＮＴ２がそれぞれＣＯＮＴ１はハイのま
ま、ＣＯＮＴ２はローになるので、ＴＲ１，ＴＲ２はＯ
ＦＦ、ＴＲ３はＯＮすることで、オープンコレクタ回路
のままであるので、出力ラインは高抵抗Ｒ２でプルアッ
プされ、確実にローレベルを維持することができる。

【００４２】前述のように、従来ではホスト装置によっ
てセントロＩ／Ｆのレシーバ側に付加されている抵抗や
コンデンサの容量が規定されておらず、統一されていな
かったため、例えばニブルモード時におけるリバースデ
ータの伝送に用いられるステータス信号が大きな遅延に
よりセットアップ時間を満足できず、信号レベルを読み
違えてしまうようなことがあったが、上述のように本実
施例ではパラレルＩ／Ｆ出力のトーテムポール回路とオ
ープンコレクタ回路を動的に切り換えるようにしてあ
る。これによって、トーテムポール回路の時は低抵抗Ｒ
１で出力ラインをプルアップすることによりステータス
信号の信号遅延を減少させ、セットアップ時間を満足す
るようにし、また、オープンコレクタ回路とした時は、
高抵抗Ｒ２で出力ラインをプルアップするので、出力ラ
インを確実にローレベルに維持できる。従って、信号の
読み違いを解消し、データの正確な伝送が可能となる。

【００４３】さらに、従来のトーテムポール回路におい
ては、出力がハイの時、出力ラインがグラウンド側にシ
ョート（短絡）するとＴＲ１はＯＮしたままなので、電
流が流れ続けて素子破壊を起こしてしまうが、本実施例
においては電圧が安定した後はコントロール信号ＣＯＮ
Ｔ１によりＴＲ１がＯＦＦしてオープンコレクタ回路に
なるため、出力ラインがグラウンド側にショートしても
ＴＲ１には電流は流れず、素子破壊は起こさないという
利点もあり、パラレルＩ／Ｆ回路の性能面のみならず、
安全性の面についても向上することができる。

【００４４】（第２実施例）上述の本発明の第１実施例
においては、ホスト装置によってセントロＩ／Ｆのレシ
ーバ側に付加されている抵抗やコンデンサの容量が規定
されておらず、統一されていなかったために、ＴＲ１の
ゲートを制御するコントロール信号ＣＯＮＴ１のイネー
ブル時間、すなわちＴＲ１がＯＮしている時間を可能な
限り長くしていた。これに対し、以下に述べる本発明の
第２実施例ではコントロール信号ＣＯＮＴ１のイネーブ
ル時間を可変に設定できるようにし、ホスト装置との双
方向通信によって、最適時間を決定するようにしてい
る。すなわち、本実施例では、ＩＥＥＥ Ｐ１２８４準
拠のパラレルＩ／Ｆの双方向通信を利用して、周辺装置
側からホスト装置への信号遅延を調べることで、使用す
るホスト装置に対してＴＲ１のゲートを制御するコント
ロール信号ＣＯＮＴ１のイネーブル時間の最適値を設定
することを特徴とする。

【００４５】図４は本実施例における各信号のタイミン
グ図である。ここで、双方向パラレルＩ／Ｆの各信号の
意味についてはＩＥＥＥ Ｐ１２８４を参照されたい。
なお、図４において網掛部は状態が不問のところ、斜線
部はコンパチビリティモード時の状態とすべきところで
ある。

【００４６】また、図５は本実施例における動作手順を
示すフローチャートである。これらの図４，図５を用い
て以下に本実施例の動作を詳細に説明する。なお、回路
構成自体は図１，図２と同様である。

【００４７】まず、図４に示すタイミング図から明らか
なようにＩＥＥＥ Ｐ１２８４に規定されたネゴシエー
ションを行う。ここで、周辺装置は受信した拡張要求値
（Ｅｘｔｅｎｓｉｂｉｌｉｔｙ Ｒｅｑｕｅｓｔ ｖａ
ｌｕｅ）がＦ０Ｈ（ＩＥＥＥＰ１２８４において未定義
の値であり、ここでは例えばＦ０ｈとした。なおｈは１
６進を表す。）であった場合（Ｓ１，Ｓ２）、ＴＲ１の
ゲートを制御するコントロール信号ＣＯＮＴ１のイネー
ブル時間の最適値を設定するテストモード（以下便宜
上、テストモードと呼ぶ。）に入る（Ｓ３〜Ｓ６）。拡
張要求値がＦ０ｈ以外の場合は、通常の拡張要求値に応
じた処理を行い（Ｓ８）、周辺装置がテストモードをサ
ポートしていない場合は、周辺装置がＸＦ１ａｇ（Ｓｅ
ｌｅｃｔ）信号をロー（Ｌｏｗ）に落とし、このモード
に対応していないことを示すのでターミーネーション動
作を行う（Ｓ７）。したがって、本実施例で述べる周辺
装置がテストモードをサポートしていない場合でも何等
問題を生じることはない。

【００４８】さて、周辺装置がテストモードをサポート
していた場合、テストモードに入ったところでホスト装
置はＨｏｓｔＣｌｋ（ｎＳｔｒｏｂｅ）信号をローに落
とし、レベル監視手段（例えば、不図示のＣＰＵ）が全
てのステータス信号線のレベルをポーリングする（Ｓ
３）。

【００４９】ＨｏｓｔＣｌｋ（ｎＳｔｒｏｂｅ）信号が
ローになったことを受けた周辺装置はニブルモード時の
すべてのステータス信号線、ＡｃｋＤａｔａＲｅｑ（Ｐ
Ｅｒｒｏｒ）、ＰｔｒＣｌｋ（ｎＡｃｋ）、ＰｔｒＢｕ
ｓｙ（Ｂｕｓｙ）、ｎＤａｔａＡｖａｉｌ（ｎＦａｕｌ
ｔ）、ＸＦｌａｇ（Ｓｅｌｅｃｔ）の信号線をローに落
とす（Ｓ４）。

【００５０】この後、周辺装置は全てのステータス信号
線を同時にハイにする。この時、周辺装置はコントロー
ル信号ＣＯＮＴ１のイネーブル時間を決定するためのカ
ウンタ回路（不図示）をスタートさせる（Ｓ５）。

【００５１】全てのステータス信号線がハイになったこ
とを確認したホスト装置はＨｏｓｔＣｌｋ（ｎＳｔｒｏ
ｂｅ）信号を立ち上げる。周辺装置はＨｏｓｔＣｌｋ
（ｎＳｔｒｏｂｅ）信号の立上りを受けて上記カウンタ
回路（不図示）を止め、この値をコントロール信号ＣＯ
ＮＴ１のイネーブル時間を最適値として設定する。さら
に、この値に所定のマージンを付加して設定してももち
ろん良い（Ｓ６）。

【００５２】上述のテストモードの一連の動作が終了し
たところでターミネーションを行い（Ｓ７）、双方向通
信を終了する。

【００５３】テストモードで決定されたコントロール信
号ＣＯＮＴ１のイネーブル時間の最適値は図２の比較回
路２０６にＴＩＭＥ［３：０］の値として設定される。

【００５４】以上のように、本実施例では、ホスト装置
と周辺装置の双方向通信を用いて、ホスト装置に対して
コントロール信号ＣＯＮＴ１のイネーブル時間の最適値
を設定するようにしているので、トーテムポール回路と
オープンコレクタ回路の動的な切り替えに対して、トー
テムポール回路になっている時間を最適にすることがで
きる。これにより、信号遅延を減少させ、すぐにオープ
ンコレクタ回路に切り替えることが可能となる。そのた
め、出力ショート時の誤動作の可能性も極めて低くする
ことができる。

【００５５】さらに、ホスト装置に最適なセットアップ
時間を設定するので、速い通信が可能なホスト装置に対
して通信速度を犠牲にしてプリンタ装置側でセットアッ
プ時間Ｔｐを十分大きくとる必要がなくなり、ホスト装
置に最適な動作環境を提供することを実現できる。

【００５６】（第３実施例）上記の本発明の第２実施例
は、ホスト装置とプリンタ装置の双方向通信を利用して
コントロール信号ＣＯＮＴ１のイネーブル時間の最適時
間を決定するようにしていた。これに対し、以下に述べ
る本発明の第３実施例は、周辺装置側がニブルモード時
のステータス信号線のレベルを監視し、コントロール信
号ＣＯＮＴ１のイネーブル時間を制御するようにしたこ
とを特徴とする。

【００５７】図６は本発明の制御回路の構成を示す図で
ある。ここで、６０１はホスト装置とプリンタ装置間の
ニブルモード通信時にステータス信号線、ＡｃｋＤａｔ
ａＲｅｑ（ＰＥｒｒｏｒ）、ＰｒｔＣｌｋ（ｎＡｃ
ｋ）、ＰｔｒＢｕｓｙ（Ｂｕｓｙ）、ｎＤａｔａＡｖａ
ｉｌ（ｎＦａｕｌｔ）、ＸＦｌａｇ（Ｓｅｌｅｃｔ）の
信号をホスト装置側へ送信するステータス信号送信部で
ある。６０２および６０３ａ〜６０３ｄはステータス信
号をホスト装置へ出力するドライバである。６０４ａ〜
６０４ｄはこれらのドライバ６０３ａ〜６０３ｄへの入
力信号のロジックレベルとそれに対する出力信号のロジ
ックレベルが一致しているか否かを検出する論理ゲート
（ＸＮＯＲ回路）である。６０５はこれらの論理ゲート
６０４ａ〜６０４ｄの出力を受けて、全てのステータス
信号に対して、入出力レベルが一致したことを検出する
論理ゲート（ＡＮＤ回路）である。６０６はステータス
信号送信部６０１からのカウントスタート信号、論理ゲ
ート６０５からのカウントストップ信号、ＣＬＯＣＫ信
号とに基づいて、ホスト装置とプリント装置間のスター
タス信号の信号遅延時間を検出するカウンタ回路であ
る。

【００５８】以上の構成を有するプリンタ装置におい
て、本実施例の動作を次に説明する。

【００５９】本実施例においては、ホスト装置とプリン
タ装置間の初めての通信のときに、コントロール信号Ｃ
ＯＮＴ１のイネーブル時間の最適時間を決定する。ま
ず、スタータス信号送信部６０１はＰｔｒＣｌｋ信号以
外のステータス信号をドライバ６０３ａ〜６０３ｄに発
信すると同時に、カウンタ回路６０６にカウントスター
ト信号を出力し、カウンタ回路６０６のカウントがスタ
ートする。

【００６０】論理ゲート６０４ａ〜６０４ｄはそれぞれ
上記ドライバ６０３ａ〜６０３ｄへの入力信号のロジッ
クレベルとそれに対する出力信号のロジックレベルが一
致しているか否かを監視しており、これらがすべてアク
ティブになったところで、上記論理ゲート６０５の出力
信号（カウントストップ信号）がアクティブになり、カ
ウンタ回路６０６をストップする。ここで求められたカ
ウント値は図２の比較回路２０６にＴＩＭＥ［３：０］
としてセットされる。もちろん、若干のマージンを見込
んでセットしてもよい。

【００６１】よって、本実施例ではホスト装置に合った
コントロール信号ＣＯＮＴ１のイネーブル時間を設定で
きるので、その最適時間でパラレルＩ／Ｆ回路出力をト
ーテムポール回路とオープンコレクタないしはオープン
ドレイン回路とに切り替えることが可能となる。したが
って、本実施例では、ステータス信号の信号遅延を減少
させ、セットアップ時間を満足させることができるの
で、信号の読み違いは解消する。また、本実施例はプリ
ンタ装置自身でステータス信号を監視し、使用するホス
ト装置に応じて最適時間を設定できるので、より汎用性
のある方法を実現できる。

【００６２】

【発明の効果】以上、説明したように、ホスト装置によ
ってセントロＩ／Ｆのレシーバ側に付加されている抵抗
やコンデンサの容量が規定されておらず、統一されてい
なかったため、例えばニブルモード時におけるリバース
データの伝送に用いられるステータス信号が大きな遅延
によりセットアップ時間を満足できず、信号レベルを読
み違えてしまうようなことが従来技術ではあったが、本
発明によれば、パラレルＩ／Ｆ出力のトーテムポール回
路とオープンコレクタ回路を動的に切り換えるような構
成としたので、これによってトーテムポール回路の時は
低抵抗Ｒ１で出力ラインをプルアップすることによりス
テータス信号の信号遅延を減少させ、セットアップ時間
を満足するようにし、また、オープンコレクタ回路とし
た時は、高抵抗Ｒ２で出力ラインをプルアップするの
で、出力ラインを確実にローレベルに維持できるように
なり、信号の読み違いを解消することができる。

【００６３】したがって、本発明によれば、セントロＩ
／Ｆを用いたホスト装置と周辺装置の通信において、ホ
スト装置のメーカーや機種に依存することなく正確なデ
ータの伝送が可能となる。また、ホスト装置に最適なセ
ットアップ時間を設定することで、速い通信が可能なホ
スト装置に対して通信速度を犠牲にしてプリンタ装置側
でセットアップ時間Ｔｐを十分大きくとる必要がなくな
り、ホスト装置に最適な動作環境を提供できる。

【００６４】さらに、従来のトーテムポール回路におい
ては出力がハイの時、出力ラインがグラウンド側にショ
ートするとＴＲ１はＯＮしたままなので、電流が流れ続
けて素子破壊を起こしてしまうが、本発明においては、
電圧が安定した後はコントロール信号ＣＯＮＴ１により
ＴＲ１がＯＦＦしてオープンコレクタ回路になるため、
出力ラインがグラウンド側にショートしてもＴＲ１には
電流は流れず、素子破壊は起こさないという効果も得ら
れ、パラレルＩ／Ｆ回路の性能面のみならず安全性の面
についても向上することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の回路構成を示す回路図で
ある。

【図２】本発明の第１実施例の回路のゲート信号制御回
路の構成を示すブロック図である。

【図３】本発明の第１実施例のタイミングを示すタイミ
ング図である。

【図４】本発明の第２実施例のタイミングを示すタイミ
ング図である。

【図５】本発明の第２実施例の動作を示すフローチャー
トである。

【図６】本発明の第３実施例の制御回路の構成を示す回
路図である。

【図７】従来のオープンコレクタ回路の構成例を示す回
路図である。

【図８】従来技術のオープンコレクタ回路における信号
遅延を説明する波形図である。

【符号の説明】

１０１ 出力端 １０２ ゲート信号制御回路 ２０１ エッジ検出回路 ２０２ ＪＫフリップフロップ ２０３，２０４ Ｄフリップフロップ ２０５ カウンタ回路 ２０６ 比較回路 ６０１ スタータス信号送信部 ６０２，６０３ａ〜６０３ｄ ドライバ ６０４ａ〜６０４ｄ，６０５ 論理ゲート ６０６ カウンタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 綿谷 雅文 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 塚田 伸幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 所定の通信規格で規定されたニブルモー
   ドのプロトコルシーケンスで通信を行うことが可能なパ
   ラレルインタフェース回路において、 パラレルインタフェース出力切替え指示手段と、 該パラレルインタフェース出力切替え指示手段の指示に
   基づいてパラレルインタフェース出力を低抵抗値のプル
   アップ抵抗を持つトーテムポール回路と高抵抗値のプル
   アップ抵抗を持つオープンコレクタないしはオープンド
   レイン回路とのいずれか一方に切替える出力切替え手段
   とを有することを特徴とするパラレルインタフェース回
   路。
2. 【請求項２】 前記パラレルインタフェース出力切替え
   指示手段は、前記パラレルインタフェース出力を前記ト
   ーテムポール回路と前記オープンコレクタないしはオー
   プンドレイン回路とのいずれか一方に切替え前記出力切
   替え手段に対して、設定時間によって切替え指示を出す
   ことを特徴とする請求項１に記載のパラレルインタフェ
   ース回路。
3. 【請求項３】 周辺装置からホスト装置への信号遅延を
   検出する検出手段と、 該検出手段の検出結果に応じて前記設定時間を可変に設
   定する時間設定手段とを有することを特徴とする請求項
   ２に記載のパラレルインタフェース回路。
4. 【請求項４】 所定の通信規格に準拠したパラレルイン
   タフェースで接続されたホスト装置とプリンタ装置とか
   らなるプリンタシステムにおいて、 前記ホスト装置は、前記所定の通信規格で未定義である
   所定値の拡張要求値でネゴシエーション動作を実行する
   ネゴシエーション実行処理手段と、 前記ネゴシエーション動作に対して前記プリンタ装置が
   肯定応答した場合に、該プリンタ装置のニブルモード時
   のステータス信号線のレベルの変化を監視するレベル監
   視手段と、 前記ステータス信号線が全てハイになったところで前記
   プリンタ装置に信号を返す信号出力手段と、 該信号出力手段の動作を終了した後、ターミネーション
   動作を実行するターミネーション実行処理手段とを有
   し、 前記プリンタ装置は、前記ホスト装置から前記所定値の
   拡張要求値でネゴシエーション動作があったときに、前
   記肯定応答を以てネゴシエーションに応答するネゴシエ
   ーション応答処理手段と、 前記ステータス信号線を全てローにした後、ハイにする
   信号出力手段と、 前記ホスト装置のターミネーション動作に呼応してター
   ミネーションの応答処理を実行するターミネーション応
   答処理手段とを有することを特徴とするプリンタシステ
   ム。
5. 【請求項５】 前記プリンタ装置は、 パラレルインタフェース出力切替え指示手段と、 該パラレルインタフェース出力切替え指示手段の指示に
   基づいてパラレルインタフェース出力を低抵抗値のプル
   アップ抵抗を持つトーテムポール回路と高抵抗値のプル
   アップ抵抗を持つオープンコレクタないしはオープンド
   レイン回路とのいずれか一方に切替える出力切替え手段
   とを有することを特徴とする請求項４に記載のプリンタ
   システム。
6. 【請求項６】 前記プリンタ装置の前記パラレルインタ
   フェース出力切替え指示手段は、前記パラレルインタフ
   ェース出力を前記トーテムポール回路と前記オープンコ
   レクタないしはオープンドレイン回路とのいずれか一方
   に切替える前記出力切替え手段に対して、設定時間によ
   って切替え指示を出すことを特徴とする請求項５に記載
   のプリンタシステム。
7. 【請求項７】 前記プリンタ装置は、前記設定時間を可
   変に設定する時間設定手段を有することを特徴とする請
   求項６に記載のプリンタシステム。
8. 【請求項８】 前記時間設定手段は、前記ホスト装置が
   前記所定の規格で未定義である所定値の拡張要求値でネ
   ゴシエーション動作を実行し、該ネゴシエーション動作
   に対して前記プリンタ装置が肯定応答した場合に、前記
   ホスト装置と前記プリンタ装置間の双方向通信で前記設
   定時間の最適値を設定するための所定のテストモードを
   実行することを特徴とする請求項７に記載のプリンタシ
   ステム。
9. 【請求項９】 所定の通信規格に規定されたニブルモー
   ドのプロトコルシーケンスで通信を行うことが可能なパ
   ラレルインタフェースとホスト装置にステータス信号を
   送信するステータス信号送信部と、 該ステータス信号送信部が発した各ステータス信号を受
   けて前記ホスト装置に出力するドライバ部と、 前記ステータス信号送信部が発した各ステータス信号お
   よび、その信号に対する前記ドライバ部の出力信号のロ
   ジックレベルを検知するステータス信号出力確認部と、 前記ロジックレベルの検知に基づいて、前記ステータス
   信号の信号遅延を求めるカウンタ回路と、 パラレルインタフェース出力切替え指示手段を、 該パラレルインタフェース出力切替え指示手段の指示に
   基づいてパラレルインタフェース出力を低抵抗値のプル
   アップ抵抗を持つトーテムポール回路と、高抵抗値のプ
   ルアップ抵抗を持つオープンコレクタないしはオープン
   ドレイン回路とのいずれか一方に切替える出力切替え手
   段とを有することを特徴とするプリンタ装置。
10. 【請求項１０】 前記ステータス信号送信部と、前記ド
    ライバ部と、前記ステータス信号出力確認部と、前記カ
    ウンタ回路とによって前記ステータス信号の遅延を求め
    ることを特徴とする請求項９に記載のプリンタ装置。
11. 【請求項１１】 前記パラレルインタフェース出力切替
    え指示手段は、前記パラレルインタフェース出力を前記
    トーテムポール回路と前記オープンコレクタないしはオ
    ープンドレイン回路のいずれか一方に切替える前記出力
    切替え手段に対して、設定時間によって切替え指示を出
    すことを特徴とする請求項９または１０に記載のプリン
    タ装置。
12. 【請求項１２】 前記設定時間を可変に設定する時間設
    定手段を有することを特徴とする請求項１１に記載のプ
    リンタ装置。