JPH08314720A - 分岐制御システム - Google Patents

Abstract

(57)【要約】 【目的】 ソフトウェアを利用せず、少ないハードウェ
ーアの追加で、分岐命令の高速処理を高効率／高信頼に
行う。 【構成】 パイプライン処理を行うＣＰＵの分岐制御シ
ステムであって、実行中の命令（０）の次の命令（１）
および次の次の命令（２）を格納する先取り命令格納用
バッファ１、命令（０）の実行と各々並行して、命令
（１）を解読する命令デコーダ２、命令（１），（２）
のアドレス計算を専用に行う第１，第２のアドレス計算
器５，６、命令（１），（２）が分岐可能な分岐命令で
あることを個別に検出する分岐命令検出回路３、分岐命
令検出回路３の検出結果に基づき第１もしくは第２のア
ドレス計算器５，６からのアドレス計算結果を選択する
アドレスセレクタ７、選択したアドレスに基づき命令
（１），（２）の分岐を起動する先行分岐制御回路４と
を少なくとも設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（Ｃｅｎｔｒａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置）
の命令実行制御技術に係り、特に、分岐命令の高速処理
を高効率に行うのに好適な分岐制御システムに関するも
のである。

【０００２】

【従来の技術】従来、ＣＰＵの命令実行制御を高速化す
るための技術には、例えば、電子情報通信学会編「電子
情報通信ハンドブック」（１９８８年、オーム社発行）
の第１５８０頁〜第１５８２頁に記載の「命令の先取
り」がある。すなわち、「命令の取り出し」、「命令の
解読」、「オペランドアドレスの計算」、「オぺランド
の取り出し」、「演算」、「結果の格納」の各命令実行
の段階を、並列動作させて同時に複数の命令を処理する
ものである。この技術は、分岐命令などで命令の実行順
序が変わる場合以外には有効である。

【０００３】しかし、一般にＣＰＵで実行される命令
は、約２０％が分岐命令であると言われている。従っ
て、ＣＰＵの処理を高速化する場合、分岐命令を高速処
理することが大きな要因となる。そのため、近年のＣＰ
Ｕでは、ソフトウェアの協力を得て分岐命令の高速化を
行っているものもある。しかしながら、この場合、従来
の機種とオブジェクトレベルで互換を保つようなＣＰＵ
では、従来機種で用いられていたオブジェクトを適用し
た場合には、分岐命令の高速化はできないことになって
しまう。従って、理想的には、ソフトウェアの助けを借
りずに、ハードウェアの処理のみで、高速化することが
望ましい。しかし、今日のＣＰＵアーキテクチャに見ら
れるようなスーパースケーラーアーキテクチャでは、回
路規模が大きく増大するという欠点がある。

【０００４】このような事情を考慮の上、分岐命令の高
速処理を図った従来技術としては、例えば、特開平４−
２３９９１８号公報に記載のものがある。この技術で
は、分岐命令の一つ前の命令がオペランドアドレス計算
を必要としない場合にのみ、分岐命令の直前の命令と並
行して分岐先アドレスを計算することにより処理を高速
化している。しかし、この技術では、分岐命令の一つ前
の命令が、例えばロード命令やストア命令等のようにオ
ペランドアドレス計算を必要としていた場合、分岐処理
の高速化を行うことができない。

【０００５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来のソフトウェアを利用しないハードウエアの
処理のみでの分岐命令の高速化技術では、回路規模が増
大してしまう点と、このような回路規模の増大を抑える
従来技術では、分岐命令の一つ前の命令がオペランドア
ドレス計算を必要とするロード命令やストア命令等の場
合には対応できない点である。本発明の目的は、これら
従来技術の課題を解決し、分岐命令の高速処理を高効率
に行うことを可能とする分岐制御システムを提供するこ
とである。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の分岐制御システムは、（イ）実行対象の命
令（０）の解読処理時に、次の命令（１）のアドレス計
算を並行して行うパイプライン処理を行うＣＰＵの分岐
制御システムであって、命令（１）のアドレス計算を専
用に行う先取り命令アドレス計算器５と、命令（１）が
分岐命令であることを検出する分岐命令検出回路３とを
少なくとも有し、分岐命令検出回路３が命令（１）を分
岐命令として検出した場合、先取り命令アドレス計算器
５からのアドレス計算結果を命令（１）の分岐先アドレ
スとして、この命令（１）の終了を待たずに、命令
（１）による分岐起動をかけることを特徴とする。ま
た、（ロ）上記（イ）に記載の分岐制御システムにおい
て、分岐命令検出回路３による命令（１）の分岐命令検
出時、少なくとも、命令（１）に先行する命令（０）が
分岐命令でなく、かつ、命令（１）のアドレス計算に、
命令（０）で書き換えるレジスタを使用しない場合、命
令（１）が矛盾なく実行できるものと判定する判定回路
８と、この判定回路８が命令（１）が矛盾なく実行でき
ると判定した場合に、この命令（１）の終了を待たず
に、命令（１）による分岐起動をかける先行分岐制御回
路４とを設けることを特徴とする。また、（ハ）パイプ
ライン処理を行うＣＰＵの分岐制御システムであって、
現在実行中の命令（０）の次に実行する命令（１）およ
びこの命令（１）の次に実行する命令（２）を格納する
先取り命令格納用バッファ１と、この先取り命令格納用
バッファ１に格納した命令（１）を命令（０）の実行と
並行して解読する命令デコーダ２と、この命令デコーダ
２での解読と並行して命令（１）のアドレス計算を専用
に行う第１のアドレス計算器５と、この第１のアドレス
計算器５による命令（１）のアドレス計算と並行して、
先取り命令格納用バッファ１に格納した命令（２）のア
ドレス計算を専用に行う第２のアドレス計算器６と、先
取り命令格納用バッファ１に格納した命令（１）および
命令（２）がそれぞれ分岐可能な分岐命令であること
を、この命令（１）および命令（２）のそれぞれに先行
する命令列に基づき、個別に検出する分岐命令検出回路
３と、この分岐命令検出回路３が命令（１）を分岐可能
な分岐命令として検出した場合、第１のアドレス計算器
５からのアドレス計算結果を命令（１）の分岐先アドレ
スとして選択して出力し、また分岐命令検出回路３が命
令（２）を分岐可能な分岐命令として検出した場合、第
２のアドレス計算器６からのアドレス計算結果を命令
（２）の分岐先アドレスとして選択して出力するアドレ
スセレクタ７と、分岐命令検出回路３が命令（１）を分
岐可能な分岐命令として検出した場合、命令（１）の終
了を待たずに、この命令（１）による分岐起動をかけ、
また分岐命令検出回路３が命令（２）を分岐可能な分岐
命令として検出した場合、命令（２）の終了を待たず
に、この命令（２）による分岐起動をかける先行分岐制
御回路４とを少なくとも有することを特徴とする。

【０００７】

【作用】本発明においては、先取りした分岐命令（１）
のアドレス計算を、専用のアドレス計算回路（第１のア
ドレス計算器５）により行う。このことにより、実行中
の命令（０）が、ロード命令やストア命令等、オペラン
ドアドレス計算を必要とする命令であっても、先の命令
（０）の実行中に先取りした分岐命令（１）のアドレス
計算結果は有効である。そして、命令（０）の終了を待
たずに、このアドレス計算結果（分岐先アドレス）を基
に分岐し、命令（１）を無効化する。このようにして、
少ないハードウェアの追加で、分岐命令処理を効率良く
高速化できる。

【０００８】また、判定回路８により、命令（１）が分
岐命令として矛盾無く実行可能か否かを判定する。例え
ば、現在実行中の命令（０）が分岐命令の場合や、先取
りした分岐命令（１）のアドレス計算に、先行する命令
（０）で書き換えるレジスタを使用する場合等は、分岐
命令実行不可と判定する。そして、分岐命令実行可能と
判定した場合に、先取りした命令（１）の分岐先アドレ
スに基づく分岐および無効化を行う。このようにして、
あらゆる命令列に対しても矛盾が生じることはなく、分
岐命令の高速処理を誤動作なく行うことができる。

【０００９】また、実行中の命令（０）の次の命令
（１）と共に、さらに次の命令（２）も先取りして、そ
れぞれ個別に、並行したアドレス計算と上述の分岐命令
の判定、および、分岐命令の起動を行う。その結果、命
令（２）が分岐可能な分岐命令の場合、例えば、命令
（０）および命令（１）が分岐命令でなく、かつ、分岐
命令（２）のアドレス計算に用いるベースレジスタの値
が確定している（命令（０）、および、命令（１）で、
このベースレジスタを書き換えない）場合には、分岐命
令（２）の取り出しに続いて（分岐ハザード無しで）、
分岐先命令の取り出しを行うことができ、分岐命令処理
をさらに高速化することができる。尚、分岐命令のアド
レス計算において、本発明は、そのアドレッシングモー
ドにはよらない。すなわち、ＰＣ（プログラムカウン
タ）相対アドレッシングモードでも良いし、ベースレジ
スタ相対アドレッシングモードでも良い。

【００１０】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の分岐制御システムの本発明
に係る構成の一実施例を示すブロック図である。本図１
において、１は次に実行すべき命令（１）とさらに命令
（１）の次に実行すべき命令（２）を格納する先取り命
令格納用バッファ、２は命令（１）を解読する命令デコ
ーダ、３は命令（１）および命令（２）が分岐命令であ
ることを判定する分岐命令検出回路、４は命令（１）お
よび命令（２）が分岐命令である場合に分岐を起動する
先行分岐制御回路、５は命令（１）に対するアドレス計
算を行う第１のアドレス計算器、６は命令（２）に対す
るアドレス計算を行う第２のアドレス計算器、７は第１
のアドレス計算器５の計算結果か第２のアドレス計算器
６の計算結果のいずれかを選択して出力するアドレスセ
レクタ、８は分岐命令検出回路３で分岐命令として検出
した命令（１）と命令（２）がそれぞれ分岐可能か否か
を判定する判定回路、１１〜２０は信号線である。

【００１１】信号線１１を介して、先取り命令格納用バ
ッファ１の命令（１）が、命令デコーダ２、分岐命令検
出回路３、第１のアドレス計算器５に送出され、信号線
１２を介して、命令（２）が、分岐命令検出回路３と第
２のアドレス計算器６に送出される。また、信号線１３
を介して、命令デコーダ２から、ＡＬＵ（Arithmetican
d Logic Unit、算術論理演算装置）等に対する制御信号
が送出され、信号線１４を介して、分岐命令検出回路３
より出力される命令（１），（２）の分岐命令の判定結
果情報が、先行分岐制御回路４、および、アドレスセレ
クタ７に送出され、先行分岐制御回路４からの分岐起動
を示す信号が、信号線１５に出力される。

【００１２】信号線１６，１７を介しては、アドレス計
算に使用されるベースレジスタ（プログラムカウンタ）
の値を示す信号が、第１のアドレス計算器５および第２
のアドレス計算器６にそれぞれ送出され、第１のアドレ
ス計算器５および第２のアドレス計算器６の計算結果、
すなわち、命令（１），（２）における分岐先アドレス
が、信号線１８，１９を介して、アドレスセレクタ７に
入力される。そして、アドレスセレクタ７で選択した分
岐先アドレスが、信号線２０を介して出力される。

【００１３】このように、先取り命令格納用バッファ１
に格納された命令（１）は、信号線１１を介して命令デ
コーダ２に送出され、命令デコーダ２は、ＡＬＵの制御
信号等命令実行に対応した制御信号を生成する。また、
これと並行して、命令（１）、および、命令（２）は、
分岐命令検出回路３に送出されると共に、第１のアドレ
ス計算器５、および、第２のアドレス計算器６にも送出
され、それぞれの分岐先アドレスが計算される。分岐命
令検出回路３では、判定回路８により、命令（１）と命
令（２）がそれぞれ分岐命令か否か、および、分岐命令
の場合は分岐可能か否かを判定する。

【００１４】命令（１）が分岐可能の条件は以下の通り
である。 （ａ）命令（１）が分岐命令である。 （ｂ）現在実行している命令が分岐命令でない。 （ｃ）アドレス計算に用いるベースレジスタの値（信号
線１６）が確定している。（現在実行中の命令でベース
レジスタを書き換えない）また、命令（２）が分岐可能
の条件は以下の通りである。 （ｄ）命令（２）が分岐命令である。 （ｅ）現在実行している命令、および、命令（１）が分
岐命令でない。 （ｆ）アドレス計算に用いるベースレジスタの値（信号
線１７）が確定している。（現在実行中の命令および命
令（１）でベースレジスタを書き換えない）

【００１５】命令（１）が分岐可能である場合、その情
報が信号線１４から先行分岐制御回路４、およびアドレ
スセレクタ７に送出される。この信号線１４からの情報
により、アドレスセレクタ７では第１のアドレス計算器
５によって計算されたアドレスを選択し、また、先行分
岐制御回路４では、信号線１５を有効にして分岐を実行
する（分岐起動する）。命令（２）が分岐可能である場
合も同様に、その情報が信号線１４から先行分岐制御回
路４、およびアドレスセレクタ７に送出される。この信
号線１４からの情報により、アドレスセレクタ７では、
第２のアドレス計算器６によって計算されたアドレスを
選択し、先行分岐制御回路４では、信号線１５を有効に
して分岐を実行する（分岐起動する）。命令（１）およ
び命令（２）が分岐不可の場合、または、共に分岐命令
でない場合には、信号線１５からの分岐起動は無効化状
態となり分岐を実行せず、また、第１のアドレス計算器
５と第２のアドレス計算器６で計算されたアドレスは破
棄する。

【００１６】図２は、図１における分岐制御システムの
動作例を示す説明図である。図２（ａ）は、５段パイプ
ライン処理の理想的な動作を示し、図中、Ｉは命令フェ
ッチステージ、Ｄは命令デコードステージ、Ａはアドレ
ス計算ステージ、Ｅは命令実行ステージ、Ｗはレジスタ
書き込みステージである。図２（ｂ）は、命令（１），
（２）が共に分岐命令であるが、本発明が適用されない
場合、あるいは、命令（１），（２）が共に分岐不可の
場合の動作タイミングを示す。ここでは、命令（０）が
分岐命令であり、その命令（０）に対する分岐先命令の
フェッチ動作は、命令（０）のアドレス計算結果に基づ
き行われるので、命令（１）のアドレス計算結果等は破
棄し、前命令（０）のアドレス計算ステージＡの後に、
分岐先命令に対する処理を始める。この結果、分岐ハザ
ードは２マシンサイクルとなる。

【００１７】図２（ｃ）は、命令（１）が分岐可能な分
岐命令の場合の動作タイミングを示す。この場合、命令
（１）の命令デコードステージＤと並行して、命令
（１）のアドレス計算を行うので、命令（１）の命令デ
コードステージＤの後に、分岐先命令に対する処理を開
始することができる。その結果、分岐ハザードは１マシ
ンサイクルとなる。図２（ｄ）は、命令（２）が分岐可
能な分岐命令の場合の動作タイミングを示す。この場
合、非分岐命令である命令（１）の命令デコードステー
ジＤと並行して、命令（２）のアドレス計算を行うの
で、分岐先命令に対する処理を、命令（２）の命令フェ
ッチステージＩの後に開始することができる。その結
果、分岐ハザード無しで動作することができる。

【００１８】以上、図１および図２を用いて説明したよ
うに、本実施例の分岐制御システムでは、先取りした分
岐命令（１），（２）のアドレス計算を、専用のアドレ
ス計算回路（第１のアドレス計算器５、第２のアドレス
計算器６）により行う。このことにより、例えば、実行
中の命令（０）が、ロード命令やストア命令等、オペラ
ンドアドレス計算を必要とする命令であっても、先の命
令（０）の実行中に先取りした分岐命令（１）のアドレ
ス計算結果は有効である。そして、分岐命令（１）が分
岐可能であれば、命令（１）の終了を待たずに、第１の
アドレス計算器５のアドレス計算結果（分岐先アドレ
ス）を基に分岐し、命令（１）を無効化する。また、命
令（２）が分岐可能な分岐命令であれば、分岐命令
（２）の取り出しに続いて（分岐ハザード無しで）、分
岐先命令の取り出しを行うことができ、分岐命令処理を
さらに高速化することができる。

【００１９】このようにして、少ないハードウェーアの
追加で、分岐ハザードを減少させ、分岐命令処理を効率
良く高速化でき、かつ、あらゆる命令列に対して矛盾を
生じさせることなく、分岐命令処理を高速化することが
できる。尚、本発明は、図１および図２を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、本実施
例では、命令（２）に対する分岐処理の高速化も行う構
成としたが、命令（１）のみに対する分岐処理の高速化
を図る構成としても良い。この場合、図１の第２のアド
レス計算器６や信号線１２、１７等は不要となる。

【００２０】

【発明の効果】本発明によれば、ソフトウェアを利用せ
ず、少ないハードウェーアの追加で、回路規模を増大さ
せることなく、かつ、分岐命令の一つ前の命令がロード
命令やストア命令等のオペランドアドレス計算を必要と
していた場合にも、矛盾が生ずることはなく、分岐命令
の高速処理を高効率に行うことが可能である。

【図面の簡単な説明】

【図１】本発明の分岐制御システムの本発明に係る構成
の一実施例を示すブロック図である。

【図２】図１における分岐制御システムの動作例を示す
説明図である。

【符号の説明】

１：先取り命令格納用バッファ、２：命令デコーダ、
３：分岐命令検出回路、４：先行分岐制御回路、５：第
１のアドレス計算器、６：第２のアドレス計算器、７：
アドレスセレクタ、８：判定回路、１１〜２０：信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪井 正英 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 村嶋 寛志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 秋山 俊郎 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア株式会社内 (72)発明者 平光 哲生 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 実行対象の命令（０）の解読処理時に、
   次の命令（１）のアドレス計算を並行して行うパイプラ
   イン処理を行うＣＰＵの分岐制御システムであって、上
   記命令（１）のアドレス計算を専用に行う先取り命令ア
   ドレス計算手段と、上記命令（１）が分岐命令であるこ
   とを検出する分岐命令検出手段とを少なくとも有し、上
   記分岐命令検出手段が上記命令（１）を分岐命令として
   検出した場合、上記先取り命令アドレス計算手段からの
   アドレス計算結果を上記命令（１）の分岐先アドレスと
   して、該命令（１）の終了を待たずに、該命令（１）に
   よる分岐起動をかけることを特徴とする分岐制御システ
   ム。
2. 【請求項２】 請求項１に記載の分岐制御システムにお
   いて、上記分岐命令検出手段による上記命令（１）の分
   岐命令検出時、少なくとも、上記命令（１）に先行する
   上記命令（０）が分岐命令でなく、かつ、上記命令
   （１）のアドレス計算に、上記命令（０）で書き換える
   レジスタを使用しない場合、上記命令（１）が矛盾なく
   実行できるものと判定する判定手段と、該判定手段が上
   記命令（１）が矛盾なく実行できると判定した場合に、
   該命令（１）の終了を待たずに、該命令（１）による分
   岐起動をかける先行分岐制御手段とを設けることを特徴
   とする分岐制御システム。
3. 【請求項３】 パイプライン処理を行うＣＰＵの分岐制
   御システムであって、現在実行中の命令（０）の次に実
   行する命令（１）および該命令（１）の次に実行する命
   令（２）を格納する先取り命令格納手段と、該先取り命
   令格納手段に格納した上記命令（１）を上記命令（０）
   の実行と並行して解読する命令解読手段と、該命令解読
   手段での解読と並行して上記命令（１）のアドレス計算
   を専用に行う第１のアドレス計算手段と、該第１のアド
   レス計算手段による上記命令（１）のアドレス計算と並
   行して、上記先取り命令格納手段に格納した上記命令
   （２）のアドレス計算を専用に行う第２のアドレス計算
   手段と、上記先取り命令格納手段に格納した上記命令
   （１）および命令（２）がそれぞれ分岐可能な分岐命令
   であることを、該命令（１）および命令（２）のそれぞ
   れに先行する命令列に基づき、個別に検出する分岐命令
   検出手段と、該分岐命令検出手段が上記命令（１）を分
   岐可能な分岐命令として検出した場合、上記第１のアド
   レス計算手段からのアドレス計算結果を上記命令（１）
   の分岐先アドレスとして選択して出力し、上記分岐命令
   検出手段が上記命令（２）を分岐可能な分岐命令として
   検出した場合、上記第２のアドレス計算手段からのアド
   レス計算結果を上記命令（２）の分岐先アドレスとして
   選択して出力するアドレスセレクト手段と、上記分岐命
   令検出手段が上記命令（１）を分岐可能な分岐命令とし
   て検出した場合、上記命令（１）の終了を待たずに、該
   命令（１）による分岐起動をかけ、上記分岐命令検出手
   段が上記命令（２）を分岐可能な分岐命令として検出し
   た場合、上記命令（２）の終了を待たずに、該命令
   （２）による分岐起動をかける先行分岐制御手段とを少
   なくとも有することを特徴とする分岐制御システム。