JPH0831271B2 - memory - Google Patents
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- JPH0831271B2 JPH0831271B2 JP25115790A JP25115790A JPH0831271B2 JP H0831271 B2 JPH0831271 B2 JP H0831271B2 JP 25115790 A JP25115790 A JP 25115790A JP 25115790 A JP25115790 A JP 25115790A JP H0831271 B2 JPH0831271 B2 JP H0831271B2
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- line
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- bit line
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、任意の場所の連続したデータの読み出しや
書き込みを行うことができるメモリに関するものであ
る。Description: TECHNICAL FIELD The present invention relates to a memory capable of reading and writing continuous data at an arbitrary location.
従来の技術 グラフィクスにおいて描画速度の向上を計るため、ソ
フトウェアで行っていた描画演算をハードウェアで行う
ようになりつつある。特にビットブロック転送（bit bl
ock transfer）と呼ばれるフレームメモリ上に書き込み
を行う領域（区形領域）から読み出したデータとCPUか
らの書き込みに使用するデータとを論理演算し、フレー
ムメモリに書き込む処理の高速化が望まれており、高速
化にはメモリ上の任意の場所の連続したデータのアクセ
スを行うことができるメモリが有効である。2. Description of the Related Art In order to improve the drawing speed in graphics, drawing operations that have been performed by software are now being performed by hardware. Especially bit block transfer (bit bl
ock transfer), the data read from the area to be written on the frame memory (divided area) and the data used for writing from the CPU are logically operated, and the speed of the processing to write to the frame memory is desired. For speeding up, a memory that can access continuous data at any location on the memory is effective.
第３図に従来の方式を用いたメモリ装置の構成を示
す。FIG. 3 shows the configuration of a memory device using the conventional method.
この例ではデータ線を３ビット構成にしている。各ビ
ット線１〜Ｍはデータ線D0〜D1、D2にそれぞれコラムセ
レクト用ゲート110〜136を介して接続されている。ま
た、コラムセレクト137〜145は３個のコラムセレクト用
ゲートに接続され、このコラムセレクト137〜145により
データ線D0、D1、D2に３個の連続するビット線のデータ
を出力する。In this example, the data line has a 3-bit configuration. The bit lines 1 to M are connected to the data lines D0 to D1 and D2 via column select gates 110 to 136, respectively. Further, the column select 137 to 145 are connected to three column select gates, and the column select 137 to 145 outputs data of three consecutive bit lines to the data lines D0, D1 and D2.
110〜136はアクセスを行うビット線を選択するための
コラムセレクト用ゲートである。例えばコラムセレクト
137がコラムデコーダによって選択されると、コラムセ
レクト用ゲート110、113、116が選択され、ビット線１
がデータ線D0に、ビット線２がデータ線D1に、ビット線
３がデータ線D2に接続される。110 to 136 are column select gates for selecting a bit line to be accessed. For example, column select
When 137 is selected by the column decoder, the column select gates 110, 113 and 116 are selected, and the bit line 1
Is connected to the data line D0, the bit line 2 is connected to the data line D1, and the bit line 3 is connected to the data line D2.
第２図は、アドレスマップを示す。第２図におけるＡ
の３ビットのアクセスを行う場合は、コラムセレクト13
7がドライブされ、コラムセレクト用ゲート110、113、1
16が選択され、ビット線１がデータ線D0に、ビット線２
がデータ線D1に、ビット線３がデータ線D2に接続され
る。尚、メモリセルのコラム（列）に関して、上記のよ
うに述べたが、メモリセルのロウ（行）に関しては、通
常通りのアドレス指定のアクセスなので省略する。以下
も同様に省略する。次に、第２図におけるＢの３ビット
のアクセスを行う場合は、コラムセレクト138がドライ
ブされ、コラムセレクト用ゲート114、117、120が選択
され、ビット線２がデータ線D0に、ビット線３がデータ
線D1に、ビット線４がデータ線D2に接続される。次に、
第２図におけるＣの３ビットのアクセスを行う場合は、
コラムセレクト139がドライブされ、コラムセレクト用
ゲート118、121、124が選択され、ビット線３がデータ
線D0に、ビット線４がデータ線D1に、ビット線５がデー
タ線D2に接続される。次に、第２図におけるＤの３ビッ
トのアクセスを行う場合は、コラムセレクト140がドラ
イブされ、コラムセレクト用ゲート119、122、125が選
択され、ビット線４がデータ線D0に、ビット線５がデー
タ線D1に、ビット線６がデータ線D2に接続される。次
に、第２図におけるＥの３ビットのアクセスを行う場合
は、コラムセレクト141がドライブされ、コラムセレク
ト用ゲート123、126、129が選択され、ビット線５がデ
ータ線D0に、ビット線６がデータ線D1に、ビット線７が
データ線D2に接続される。次に、第２図におけるＦの３
ビットのアクセスを行う場合は、コラムセレクト142が
ドライブされ、コラムセレクト用ゲート127、130、133
が選択され、ビット線６がデータ線D0に、ビット線７が
データ線D1に、ビット線８がデータ線D2に接続される。
次に、第２図におけるＧの３ビットのアクセスを行う場
合は、コラムセレクト143がドライブされ、コラムセレ
クト用ゲート128、131、134が選択され、ビット線７が
データ線D0に、ビット線８がデータ線D1に、ビット線９
がデータ線D2に接続される。FIG. 2 shows an address map. A in FIG.
If you want to access the 3 bits of
7 is driven, and column select gates 110, 113, 1
16 is selected, bit line 1 is data line D0, bit line 2 is
Is connected to the data line D1, and the bit line 3 is connected to the data line D2. Although the column of memory cells has been described above, the memory cell row is omitted because it is a normal addressing access. The following will be similarly omitted. Next, when accessing the 3 bits of B in FIG. 2, the column select 138 is driven, the column select gates 114, 117 and 120 are selected, and the bit line 2 is set to the data line D0 and the bit line 3 is set. Is connected to the data line D1, and the bit line 4 is connected to the data line D2. next,
When accessing the 3 bits of C in FIG. 2,
The column select 139 is driven, the column select gates 118, 121, 124 are selected, and the bit line 3 is connected to the data line D0, the bit line 4 is connected to the data line D1, and the bit line 5 is connected to the data line D2. Next, when accessing the 3 bits of D in FIG. 2, the column select 140 is driven, the column select gates 119, 122 and 125 are selected, and the bit line 4 is set to the data line D0 and the bit line 5 is set. Is connected to the data line D1, and the bit line 6 is connected to the data line D2. Next, in the case of accessing the 3 bits of E in FIG. 2, the column select 141 is driven, the column select gates 123, 126 and 129 are selected, and the bit line 5 is set to the data line D0 and the bit line 6 is set. Is connected to the data line D1 and the bit line 7 is connected to the data line D2. Next, 3 of F in FIG.
When accessing a bit, the column select 142 is driven and the column select gates 127, 130, 133 are driven.
Is selected, the bit line 6 is connected to the data line D0, the bit line 7 is connected to the data line D1, and the bit line 8 is connected to the data line D2.
Next, when the G 3-bit access in FIG. 2 is to be performed, the column select 143 is driven, the column select gates 128, 131, and 134 are selected, and the bit line 7 is set to the data line D0 and the bit line 8 is set. Is the data line D1 and bit line 9
Is connected to the data line D2.
以上のように、メモリ上の任意の場所の連続したデー
タをアクセスできる。As described above, it is possible to access continuous data at any location on the memory.
発明が解決しようとする課題 しかしながら、このような従来の構成ではデータ線が
Ｎビットでビット線がＭビットの場合、コラムセレクト
用ゲートがＮ×Ｍ個必要になるため、コラムセレクト用
ゲート数が増え、チップの面積が大きくなるとともに１
本のビット線に複数のコラムセレクト用ゲートが接続さ
れているのでチップのレイアウトもしにくくなるという
課題が生じていた。However, in such a conventional configuration, when the data line has N bits and the bit line has M bits, N × M column select gates are required, so that the number of column select gates is reduced. As the number of chips increases and the chip area increases,
Since a plurality of column select gates are connected to the bit lines of the book, there is a problem that the chip layout becomes difficult.
そこで、本発明はかかる上記従来のメモリの課題に鑑
みてなされたもので、少数のゲートでメモリ上の任意の
場所に連続したデータのアクセスが行えるとともに、各
ビット線にはコラムセレクト用ゲートが１個だけで済む
ために、レイアウトが簡単にできるメモリを提供するこ
とを目的としている。Therefore, the present invention has been made in view of the above-mentioned problems of the conventional memory. A small number of gates enable continuous data access to any location on the memory, and each bit line has a column select gate. It is an object of the present invention to provide a memory that can be easily laid out because only one memory is required.
課題を解決するための手段 本発明は、各々第１のゲートを有した、メモリセルの
ビット線と、そのビット線に接続された、データ線の本
数（Ｎ）の２倍のプリデータ線と、Ｎ個に連続するビッ
ト線がプリデータ線に同時に接続されるように、第１の
ゲートを制御する第１のセレクタと、２×Ｎ本のプリデ
ータ線の各々について、Ｎ本に分岐した2N2本の分岐線
と、それら分岐線にそれぞれ介在する2N2個の第２のゲ
ートと、2N2本の分岐線に、プリデータ線単位に共通し
て接続されたＮ本のデータ線と、そのデータ線が、Ｎ個
連続するビット線に接続されるよう第２のゲートを制御
する第２のセレクタとを備えたものである。Means for Solving the Problems The present invention provides a bit line of a memory cell, each having a first gate, and a pre-data line connected to the bit line and having twice the number (N) of data lines. , A first selector that controls the first gate so that N consecutive bit lines are simultaneously connected to the pre-data line and each of the 2 × N pre-data lines are branched into N lines. two branch lines 2N, and their branch lines to the second 2N 2 pieces of the intervening gates, the two branch lines 2N, and N data lines connected in common to the pre-data line basis , And a second selector for controlling the second gate so that the data line is connected to N consecutive bit lines.
作用 本発明では、上記した構成により、少数のゲートでメ
モリ上の任意の場所に連続したデータのアクセスが行わ
れるとともに、各ビット線に第１のゲートが１個だけで
済むためレイアウトが簡単に行われる。Operation According to the present invention, since the above-described configuration enables continuous data access to an arbitrary location on the memory with a small number of gates, and only one first gate is required for each bit line, the layout can be simplified. Done.
実施例 以下に本発明の一実施例を図面を参照して説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明のメモリの一実施例を示す回路図であ
る。FIG. 1 is a circuit diagram showing an embodiment of the memory of the present invention.
本実施例では、データ線ではデータ線を３ビット構成
にしている。各ビット線１〜Ｍは、（データ線の数）×
２で構成されたプリデータ線PD0、PD1、PD2、PD3、PD
4、PD5にそれぞれ、第１のゲートとしてのコラムセレク
ト用ゲート10〜21を介して接続される。また、第１のセ
レクタとしてのコラムセレクト22〜25は３個のコラムセ
レクト用ゲートに接続され、このコラムセレクトを２本
選択することにより一度にプリデータ線PD0、PD1、PD
2、PD3、PD4、PD5上に６個の連続するビット線のデータ
を出力するようになっている。プリデータ線PD0、PD1、
PD2、PD3、PD4、PD5は、データ線D0、D1、D2に、それぞ
れ、第２のゲートとしてのデータ線セレクト用ゲート26
〜43を介在させた分岐線を介して、接続されている。ま
た、第２のセレクタとしてのデータ線セレクト44〜49は
３個のデータ線セレクト用ゲートに接続され、このデー
タ線セレクトにより一度にプリデータ線D0、D1、D2上に
３個の連続するプリデータ線のデータを出力するように
なっている。In this embodiment, the data line has a 3-bit structure. Each bit line 1 to M is (number of data lines) ×
2 pre-data lines PD0, PD1, PD2, PD3, PD
4 and PD5 are respectively connected via column select gates 10 to 21 as first gates. Further, column select 22 to 25 as the first selector are connected to three column select gates, and by selecting two of these column select, pre-data lines PD0, PD1, PD
Data of 6 consecutive bit lines is output onto 2, PD3, PD4 and PD5. Pre-data lines PD0, PD1,
PD2, PD3, PD4, PD5 are connected to the data lines D0, D1, D2, respectively, and a data line select gate 26 as a second gate is provided.
~ 43 are connected via a branch line. Further, the data line select 44 to 49 as the second selector are connected to three data line select gates, and by this data line select, three continuous pre-data lines are pre-selected on the pre-data lines D0, D1 and D2. It is designed to output the data on the data line.
10〜21はアクセスを行うビット線を選択するためのコ
ラムセレクト用ゲートである。例えばコラムセレクト2
2、23がコラムデコーダによって選択されると、コラム
セレクト用ゲート10、11、12、13、14、15が選択され、
ビット線１がプリデータ線PD0に、ビット線２がプリデ
ータ線PD1に、ビット線３がプリデータ線PD2に、ビット
線４がプリデータ線PD3に、ビット線５がプリデータ線P
D4に、ビット線６がプリデータ線PD5に接続される。Columns 10 to 21 are column select gates for selecting a bit line to be accessed. For example, column select 2
When 2, 23 are selected by the column decoder, the column select gates 10, 11, 12, 13, 14, 15 are selected,
Bit line 1 to pre-data line PD0, bit line 2 to pre-data line PD1, bit line 3 to pre-data line PD2, bit line 4 to pre-data line PD3, bit line 5 to pre-data line P
The bit line 6 is connected to the pre-data line PD5 at D4.
26〜43はアクセスを行うプリデータ線を選択するため
のデータ線セレクト用ゲートである。例えばデータ線セ
レクト44がコラムデコーダによって選択されると、デー
タ線セレクト用ゲート26、27、28が選択され、プリデー
タ線PD0がデータ線D0に、プリデータ線PD1がデータ線D1
に、プリデータ線PD2がPDデータ線D2に接続される。Reference numerals 26 to 43 are data line selection gates for selecting a pre-data line to be accessed. For example, when the data line select 44 is selected by the column decoder, the data line select gates 26, 27, 28 are selected, the pre-data line PD0 is the data line D0, and the pre-data line PD1 is the data line D1.
In addition, the pre-data line PD2 is connected to the PD data line D2.
次に、本発明のメモリの一実施例の動作について説明
する。Next, the operation of one embodiment of the memory of the present invention will be described.
第２図は、アドレスマップを示す。第２図におけるＡ
の３ビットとアクセスする場合は、コラムセレクト22、
23がドライブされ、コラムセレクト用ゲート10、11、1
2、13、14、15が選択され、ビット線１がプリデータ線P
D0に、ビット線２がプリデータ線PD1に、ビット線３が
プリデータ線PD2に、ビット線４がプリデータ線PD3に、
ビット線５がプリデータ線PD4に、ビット線６がプリデ
ータ線PD5に接続される。また、データ線セレクト44が
ドライブされ、データ線セレクト用ゲート26、27、28が
選択され、プリデータ線PD0がデータ線D0に、プリデー
タ線PD1がデータ線D1に、プリデータ線PD2がデータ線D2
に接続される。すなわち、ビット線１がデータ線D0に、
ビット線２がデータ線D1に、ビット線３がデータ線D2に
接続される。尚、メモリセルのコラム（列）に関して
は、上記のように述べたが、メモリセルのロウ（行）に
関しては、公知のアドレス指定のアクセスなので省略す
る。以下も同様に省略する。FIG. 2 shows an address map. A in FIG.
To access the 3 bits of column select 22,
23 is driven, and column select gates 10, 11, 1
2, 13, 14, 15 are selected, bit line 1 is pre-data line P
D0, bit line 2 to pre-data line PD1, bit line 3 to pre-data line PD2, bit line 4 to pre-data line PD3,
Bit line 5 is connected to pre-data line PD4, and bit line 6 is connected to pre-data line PD5. Further, the data line select 44 is driven, the data line select gates 26, 27, 28 are selected, the pre-data line PD0 is the data line D0, the pre-data line PD1 is the data line D1, and the pre-data line PD2 is the data line. Line D2
Connected to. That is, the bit line 1 becomes the data line D0,
Bit line 2 is connected to data line D1, and bit line 3 is connected to data line D2. Although the column of memory cells is described above, the row of memory cells is omitted because it is a known addressing access. The following will be similarly omitted.
次に、第２図におけるＢの３ビットとアクセスする場
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト45がドライブされ、データ線セレ
クト用ゲート29、30、31が選択され、プリデータ線PD1
がデータ線D0に、プリデータ線PD2がデータ線D1に、プ
リデータ線PD3がデータ線D2に接続される。すなわち、
ビット線２がデータ線D0に、ビット線３がデータ線D1
に、ビット線４がデータ線D2に接続される。Next, when accessing the 3 bits of B in FIG. 2, the column select 22, 23 is driven, the column select gates 10, 11, 12, 13, 14, 15 are selected, and the bit line 1 is pre-selected. Data line PD0, bit line 2 to pre-data line PD1, bit line 3 to pre-data line PD2, bit line 4 to pre-data line PD3, bit line 5 to pre-data line PD4
Then, the bit line 6 is connected to the pre-data line PD5. Further, the data line select 45 is driven, the data line select gates 29, 30, 31 are selected, and the pre-data line PD1
Is connected to the data line D0, the pre-data line PD2 is connected to the data line D1, and the pre-data line PD3 is connected to the data line D2. That is,
Bit line 2 is data line D0, bit line 3 is data line D1
Then, the bit line 4 is connected to the data line D2.
次に、第２図におけるＣの３ビットとアクセスする場
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト46がドライブされ、データ線セレ
クト用ゲート32、33、34が選択され、プリデータ線PD2
がデータ線D0に、プリデータ線PD3がデータ線D1に、プ
リデータ線PD4がデータ線D2に接続される。すなわち、
ビット線３がデータ線D0に、ビット線４がデータ線D1
に、ビット線５がデータ線D2に接続される。Next, when accessing the 3 bits of C in FIG. 2, the column select 22, 23 is driven, the column select gates 10, 11, 12, 13, 14, 15 are selected, and the bit line 1 is pre-selected. Data line PD0, bit line 2 to pre-data line PD1, bit line 3 to pre-data line PD2, bit line 4 to pre-data line PD3, bit line 5 to pre-data line PD4
Then, the bit line 6 is connected to the pre-data line PD5. Further, the data line select 46 is driven, the data line select gates 32, 33, 34 are selected, and the pre-data line PD2
Is connected to the data line D0, the pre-data line PD3 is connected to the data line D1, and the pre-data line PD4 is connected to the data line D2. That is,
Bit line 3 is data line D0, bit line 4 is data line D1
Then, the bit line 5 is connected to the data line D2.
次に、第２図におけるＤの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６プリデータ線PD5に、ビット線７
がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト47がドライブされ、データ線セレ
クト用ゲート35、36、37が選択され、プリデータ線PD3
がデータ線D0に、プリデータ線PD4がデータ線D1に、プ
リデータ線PD5がデータ線D2に接続される。すなわち、
ビット線４がデータ線D0に、ビット線５がデータ線D1
に、ビット線６がデータ線D2に接続される。Next, when accessing the 3 bits of D in FIG. 2, the column select 23, 24 is driven, the column select gates 13, 14, 15, 16, 17, 18 are selected, and the bit line 4 is pre-selected. The data line PD3, the bit line 5 to the pre-data line PD4, the bit line 6 to the pre-data line PD5, the bit line 7
Is the pre-data line PD0 and the bit line 8 is the pre-data line PD1
Then, the bit line 9 is connected to the pre-data line PD2. Further, the data line select 47 is driven, the data line select gates 35, 36, 37 are selected, and the pre-data line PD3
Is connected to the data line D0, the pre-data line PD4 is connected to the data line D1, and the pre-data line PD5 is connected to the data line D2. That is,
Bit line 4 is data line D0 and bit line 5 is data line D1
Then, the bit line 6 is connected to the data line D2.
次に、第２図におけるＥの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６がプリデータ線PD5に、ビット線
７がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト48がドライブされ、データ線セレ
クト用ゲート38、39、40が選択され、プリデータ線PD4
がデータ線D0に、プリデータ線PD5がデータ線D1に、プ
リデータ線PD0がデータ線D2に接続される。すなわち、
ビット線５がデータ線D0に、ビット線６がデータ線D1
に、ビット線７がデータ線D2に接続される。Next, when accessing the 3 bits of E in FIG. 2, the column select 23, 24 is driven, the column select gates 13, 14, 15, 16, 17, 18 are selected, and the bit line 4 is pre-selected. Data line PD3, bit line 5 to pre-data line PD4, bit line 6 to pre-data line PD5, bit line 7 to pre-data line PD0, bit line 8 to pre-data line PD1
Then, the bit line 9 is connected to the pre-data line PD2. Further, the data line select 48 is driven, the data line select gates 38, 39, 40 are selected, and the pre-data line PD4
Is connected to the data line D0, the pre-data line PD5 is connected to the data line D1, and the pre-data line PD0 is connected to the data line D2. That is,
Bit line 5 is data line D0, bit line 6 is data line D1
Then, the bit line 7 is connected to the data line D2.
次に、第２図におけるＦの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、１、８が選択さ
れ、ビット線４がプリデータ線PD3に、ビット線５がプ
リデータPD4に、ビット線６がプリデータ線PD5に、ビッ
ト線７がプリデータ線PD0に、ビット線８がプリデータ
線PD1に、ビット線９がプリデータ線PD2に接続される。
また、データ線セレクト49がドライブされ、データ線セ
レクト用ゲート41、42、43が選択され、プリデータ線PD
5がデータ線D0に、プリデータ線PD0がデータ線D1に、プ
リデータ線PD1がデータ線D2に接続される。すなわち、
ビット線６がデータ線D0に、ビット線７がデータ線D1
に、ビット線８がデータ線D2に接続される。Next, when accessing the 3 bits of F in FIG. 2, the column select 23, 24 is driven, the column select gate 13, 14, 15, 16, 17, 1, 8 is selected, and the bit line 4 To the pre-data line PD3, the bit line 5 to the pre-data PD4, the bit line 6 to the pre-data line PD5, the bit line 7 to the pre-data line PD0, the bit line 8 to the pre-data line PD1 and the bit line 9 for Connected to pre-data line PD2.
Further, the data line select 49 is driven, the data line select gates 41, 42, 43 are selected, and the pre-data line PD
5 is connected to the data line D0, the pre-data line PD0 is connected to the data line D1, and the pre-data line PD1 is connected to the data line D2. That is,
Bit line 6 is data line D0, bit line 7 is data line D1
Then, the bit line 8 is connected to the data line D2.
次に、第２図におけるＧの３ビットとアクセスする場
合は、コラムセレクト24、25がドライブされ、コラムセ
レクト用ゲート16、17、18、19、20、21が選択され、ビ
ット線７がプリデータ線PD0に、ビット線８がプリデー
タ線PD1に、ビット線９がプリデータ線PD2に、ビット線
10がプリデータ線PD3に、ビット線11がプリデータ線PD4
に、ビット線12がプリデータ線PD5に接続される。ま
た、データ線セレクト44がドライブされ、データ線セレ
クト用ゲート26、27、28が選択され、プリデータ線PD0
がデータ線D0に、プリデータ線PD1がデータ線D1に、プ
リデータ線PD2がデータ線D2に接続される。すなわち、
ビット線７がデータ線D0に、ビット線８がデータ線D1
に、ビット線９がデータ線D2に接続される。Next, when accessing the 3 bits of G in FIG. 2, the column select 24, 25 is driven, the column select gates 16, 17, 18, 19, 20, 21 are selected, and the bit line 7 is preselected. Data line PD0, bit line 8 to pre-data line PD1, bit line 9 to pre-data line PD2, bit line
10 is the pre-data line PD3, bit line 11 is the pre-data line PD4
In addition, the bit line 12 is connected to the pre-data line PD5. Further, the data line select 44 is driven, the data line select gates 26, 27, 28 are selected, and the pre-data line PD0
Is connected to the data line D0, the pre-data line PD1 is connected to the data line D1, and the pre-data line PD2 is connected to the data line D2. That is,
Bit line 7 is data line D0, bit line 8 is data line D1
Then, the bit line 9 is connected to the data line D2.
以上のように、本実施例によれば、18個（（データ線
の数）×２×（データ線の数））のデータ線セレクト用
ゲート26〜43を用いることにより、各ビット線にはコラ
ムセレクト用ゲートが１個だけで済み、全体として少数
のゲートでメモリ上の任意の場所の連続したデータをア
クセスできるメモリを実現できる。As described above, according to this embodiment, by using 18 ((number of data lines) × 2 × (number of data lines)) data line select gates 26 to 43, each bit line is Since only one column select gate is required, it is possible to realize a memory in which a small number of gates can access continuous data at any location on the memory as a whole.
なお、本実施例ではデータ線が３ビットの場合を示し
たが、データ数Ｎビットの場合は、各ビット線は、Ｎ×
２本のプリデータ線は、１本づつ１個のコラムセレクト
用ゲートを介して接続され、コラムセレクトはＮ個のコ
ラムセレクト用ゲートに接続され、一度に２本のコラム
セレクトを選択することによりプリデータ線上に連続す
るＮ×２ビットのデータが出力されるようにするととも
に、各プリデータ線はＮ本のデータ線に各々データ線セ
レクト用ゲートを介して接続され、データ線セレクトは
Ｎ個のデータ線セレクト用ゲートに接続され、一度にデ
ータ線上に連続するＮビットデータが出力されるように
すれば同様の効果が得られる。In the present embodiment, the case where the data line has 3 bits is shown, but when the data number is N bits, each bit line has N ×
The two pre-data lines are connected one by one via the column select gates, and the column select is connected to the N column select gates. By selecting two column select at a time, Continuous N × 2 bits of data are output on the pre-data line, and each pre-data line is connected to N data lines through a data line select gate, and N data line select The same effect can be obtained by connecting to the data line select gate of and outputting continuous N-bit data on the data line at a time.
又、通常、データ線Ｎ本に比べて、ビット線Ｍ本の方
が、膨大な数となり、上記のように全体として少数のゲ
ートでメモリ上の任意の場所の連続したデータをアクセ
スできるメモリを実現できるのであるが、しかしここ
で、例外的な場合を考える。従来のゲート数Ｎ×Ｍに対
して、本発明の第１、第２のゲート数の合計は、Ｍ＋2N
2となり、本発明の方のゲート数が従来のゲート数より
少ない場合は、関数ｆ（Ｎ、Ｍ）を考えると、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−2N2 ・・・（１） として、この（１）式のｆ（Ｎ、Ｍ）が、 ｆ（Ｎ、Ｍ）＞０の場合である。In addition, the number of M bit lines is usually enormous compared with N data lines, and as described above, a memory that can access continuous data at any location on the memory with a small number of gates as a whole is used. It can be done, but here we consider an exceptional case. The total number of the first and second gates of the present invention is M + 2N in comparison with the conventional number of gates N × M.
2 , and when the number of gates of the present invention is smaller than the number of conventional gates, considering the function f (N, M), f (N, M) = N × M−M−2N 2 ... ( 1) is a case where f (N, M) in the equation (1) is f (N, M)> 0.
よって、ビット数の本数Ｍ、データ数の本数Ｎは、ｆ
（Ｎ、Ｍ）＞０を満足する必要がある。Therefore, the number M of bits and the number N of data are f
It is necessary to satisfy (N, M)> 0.
発明の効果 以上説明したように本発明によれば、メモリ上の任意
の場所に連続したデータのアクセスが、少数のゲート
で、しかも、簡単なレイアウトで実現できる。EFFECTS OF THE INVENTION As described above, according to the present invention, continuous data access to an arbitrary location on a memory can be realized with a small number of gates and with a simple layout.
第１図は本発明のメモリの一実施例を示す回路図、第２
図はアドレスマップ図、第３図は従来のメモリの回路図
である。 １〜Ｍ……ビット線、10〜21……コラムセレクト用ゲー
ト（第１のゲート）、22〜25……コラムセレクト（第１
のセレクト）、26〜43……データ線セレクト用ゲート
（第２のゲート）、44〜49……データ線セレクト（第２
のセレクト）、50……メモリセル、PD0〜PD5……プリデ
ータ線、D0〜D2……データ線。FIG. 1 is a circuit diagram showing one embodiment of the memory of the present invention, and FIG.
FIG. 3 is an address map diagram, and FIG. 3 is a circuit diagram of a conventional memory. 1 to M ... bit line, 10 to 21 ... column select gate (first gate), 22 to 25 ... column select (first
Select), 26-43 ... Data line select gate (second gate), 44-49 ... Data line select (second)
Select), 50 ... Memory cell, PD0-PD5 ... Pre-data line, D0-D2 ... Data line.
Claims (2)
ビット線と、そのビット線に接続された、データ線の本
数（Ｎ）の２倍のプリデータ線と、Ｎ個の連続するビッ
ト線が前記プリデータ線に同時に接続されるように、前
記第１のゲートを制御する第１のセレクタと、前記２×
Ｎ本のプリデータ線の各々について、Ｎ本に分岐した2N
2本の分岐線と、それら分岐線にそれぞれ介在する2N2個
の第２のゲートと、前記2N2本の分岐線に、前記プリデ
ータ線単位に共通して接続されたＮ本のデータ線と、そ
のデータ線が、Ｎ個連続する前記ビット線に接続される
よう前記第２のゲートを制御する第２のセレクタとを備
えたことを特徴とするメモリ。1. A bit line of a memory cell, each having a first gate, a pre-data line connected to the bit line and having twice the number (N) of data lines, and N consecutive data lines. A first selector controlling the first gate so that a bit line is simultaneously connected to the pre-data line;
2N branched into N lines for each of the N pre-data lines
Two branch lines, 2N 2 second gates respectively interposed between the branch lines, and N data lines commonly connected to the 2N 2 branch lines in the pre-data line unit. And a second selector that controls the second gate so that the data line is connected to the N consecutive bit lines.
の本数（Ｍ）とする場合、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−2N2 ・・・（１） として、ｆ（Ｎ、Ｍ）＞０が満足されることを特徴とす
る請求項１記載のメモリ。2. When the number (M) of bit lines is set to the number (N) of data lines, f (N, M) = N × M−M−2N 2 (1) The memory according to claim 1, wherein f (N, M)> 0 is satisfied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (en) | 1990-09-20 | 1990-09-20 | memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (en) | 1990-09-20 | 1990-09-20 | memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132076A JPH04132076A (en) | 1992-05-06 |
| JPH0831271B2 true JPH0831271B2 (en) | 1996-03-27 |
Family
ID=17218524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25115790A Expired - Fee Related JPH0831271B2 (en) | 1990-09-20 | 1990-09-20 | memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831271B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825401B2 (en) * | 1992-08-28 | 1998-11-18 | 株式会社東芝 | Semiconductor storage device |
-
1990
- 1990-09-20 JP JP25115790A patent/JPH0831271B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132076A (en) | 1992-05-06 |
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