JPH0829454A - 半導体チップのテストカード及び半導体チップの試験方法 - Google Patents
半導体チップのテストカード及び半導体チップの試験方法Info
- Publication number
- JPH0829454A JPH0829454A JP6163587A JP16358794A JPH0829454A JP H0829454 A JPH0829454 A JP H0829454A JP 6163587 A JP6163587 A JP 6163587A JP 16358794 A JP16358794 A JP 16358794A JP H0829454 A JPH0829454 A JP H0829454A
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- JP
- Japan
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- test card
- test
- semiconductor chip
- bump
- chip
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- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 試験時にはんだバンプとのコンタクトを確実
にし且つ試験後に半導体チップからのバンプ剥離を防止
する。 【構成】 １）表面に外部導出端子としてバンプが形成
された半導体チップを搭載して試験を行うテストカード
であって，該テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，１つのバ
ンプとの接触部に複数個のランドが形成されてなる半導
体チップのテストカード， ２）表面に外部導出端子としてバンプが形成された半導
体チップを，テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，該バンプ
との接触部に複数個のランドが形成されてなる該テスト
カードに接続して試験を行う半導体チップの試験方法。
にし且つ試験後に半導体チップからのバンプ剥離を防止
する。 【構成】 １）表面に外部導出端子としてバンプが形成
された半導体チップを搭載して試験を行うテストカード
であって，該テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，１つのバ
ンプとの接触部に複数個のランドが形成されてなる半導
体チップのテストカード， ２）表面に外部導出端子としてバンプが形成された半導
体チップを，テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，該バンプ
との接触部に複数個のランドが形成されてなる該テスト
カードに接続して試験を行う半導体チップの試験方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップのテストカ
ード及び半導体チップの試験方法に係り, 特にはんだバ
ンプを有するLSI チップのテストカードと試験方法に関
する。
ード及び半導体チップの試験方法に係り, 特にはんだバ
ンプを有するLSI チップのテストカードと試験方法に関
する。
【０００２】複数のLSI を搭載してシステムの高速化,
高機能化を図るマルチチップモジュール(MCM) 技術にお
いては, 製造歩留の向上と信頼性の確保のために，半導
体チップの個別のバーンイン試験 (通電加速試験により
不良チップを初期に除外する試験) が必要となってきて
いる。本発明はチップの外部導出端子がはんだパンプで
形成された半導体チップ, 特に, はんだバンプがチップ
上全面にわたって形成されたエリアバンプと呼ばれる半
導体チップ用のテストカードとして利用することができ
る。
高機能化を図るマルチチップモジュール(MCM) 技術にお
いては, 製造歩留の向上と信頼性の確保のために，半導
体チップの個別のバーンイン試験 (通電加速試験により
不良チップを初期に除外する試験) が必要となってきて
いる。本発明はチップの外部導出端子がはんだパンプで
形成された半導体チップ, 特に, はんだバンプがチップ
上全面にわたって形成されたエリアバンプと呼ばれる半
導体チップ用のテストカードとして利用することができ
る。
【０００３】
【従来の技術】テストカードはバーンイン試験時には電
気的コンタクトが確保され，且つ所定試験後にはMCM の
マザーボードに実装されるため，半導体チップはテスト
カードから容易に剥離されなければならない。
気的コンタクトが確保され，且つ所定試験後にはMCM の
マザーボードに実装されるため，半導体チップはテスト
カードから容易に剥離されなければならない。
【０００４】従来のテストカードは, 図３，４に示され
るように半導体チップ上の各ハンダバンプに対応して,
テストカード側電極上に形成されたハンダバンプ受け電
極がランド１個のみ形成されている。
るように半導体チップ上の各ハンダバンプに対応して,
テストカード側電極上に形成されたハンダバンプ受け電
極がランド１個のみ形成されている。
【０００５】図３は従来例の説明図である。図におい
て， 1はテストカード, 2はテストカード側電極， 3は
はんだバンプ受け電極で微小ランド, 4は半導体チッ
プ, 5はチップ側電極, 6ははんだバンプである。
て， 1はテストカード, 2はテストカード側電極， 3は
はんだバンプ受け電極で微小ランド, 4は半導体チッ
プ, 5はチップ側電極, 6ははんだバンプである。
【０００６】図４はバンプ接触時の拡大断面図である。
はんだバンプ受け電極 3はテストカード側電極 2上に例
えば50μｍφの微小ランド１個で構成される。はんだバ
ンプの剥離性を良くするため，このテストカード上の微
小ランドは，実装基板（マザーボード）のボンディング
パッドあるいはテストカード側電極 2より面積を小さく
形成されている。
はんだバンプ受け電極 3はテストカード側電極 2上に例
えば50μｍφの微小ランド１個で構成される。はんだバ
ンプの剥離性を良くするため，このテストカード上の微
小ランドは，実装基板（マザーボード）のボンディング
パッドあるいはテストカード側電極 2より面積を小さく
形成されている。
【０００７】
【発明が解決しようとする課題】半導体チップのバンプ
の数とその密度が増えてくると，半導体チップをテスト
カードに搭載する際に位置ずれを生じやすいため，バー
ンイン試験時にはんだバンプを過度に潰さなければなら
ない場合がある。
の数とその密度が増えてくると，半導体チップをテスト
カードに搭載する際に位置ずれを生じやすいため，バー
ンイン試験時にはんだバンプを過度に潰さなければなら
ない場合がある。
【０００８】このようにはんだバンプを過度に潰した場
合に，従来例のテストカードを使うと，はんだバンプの
テストカードからの剥離性が劣り，はんだバンプがテス
トカード側に付着してチップ側から剥離してしまうとい
う問題が生じてきている。
合に，従来例のテストカードを使うと，はんだバンプの
テストカードからの剥離性が劣り，はんだバンプがテス
トカード側に付着してチップ側から剥離してしまうとい
う問題が生じてきている。
【０００９】本発明は, 試験時にはんだバンプとのコン
タクトを確実にし且つ試験後に半導体チップからのバン
プ剥離を防止したテストカード及びこのテストカードを
用いた試験方法の提供を目的とする。
タクトを確実にし且つ試験後に半導体チップからのバン
プ剥離を防止したテストカード及びこのテストカードを
用いた試験方法の提供を目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は， １）表面に外部導出端子としてバンプが形成された半導
体チップを搭載して試験を行うテストカードであって，
該テストカード上に形成され且つ該バンプと接続する複
数のテストカード側電極の各々が，１つのバンプとの接
触部に複数個のランドが形成されてなる半導体チップの
テストカード，あるいは ２）表面に外部導出端子としてバンプが形成された半導
体チップを，テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，該バンプ
との接触部に複数個のランドが形成されてなる該テスト
カードに接続して試験を行う半導体チップの試験方法に
より達成される。
体チップを搭載して試験を行うテストカードであって，
該テストカード上に形成され且つ該バンプと接続する複
数のテストカード側電極の各々が，１つのバンプとの接
触部に複数個のランドが形成されてなる半導体チップの
テストカード，あるいは ２）表面に外部導出端子としてバンプが形成された半導
体チップを，テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，該バンプ
との接触部に複数個のランドが形成されてなる該テスト
カードに接続して試験を行う半導体チップの試験方法に
より達成される。
【００１１】
【作用】図１は本発明の原理説明図である。図におい
て， 1はテストカード, 2はテストカード側電極， 3は
はんだバンプ受け電極で微小ランド, 4は半導体チッ
プ, 5はチップ側電極, 6ははんだバンプである。
て， 1はテストカード, 2はテストカード側電極， 3は
はんだバンプ受け電極で微小ランド, 4は半導体チッ
プ, 5はチップ側電極, 6ははんだバンプである。
【００１２】この図では，はんだバンプ受け電極 3はテ
ストカード側電極 2上に, はんだバンプ受け電極として
例えば25μｍφの微小ランド３個で構成される。本発明
では，テストカード側のバンプ受け電極であるランドの
径を従来例より小さくし，複数個とすることによりはん
だバンプと接触する実質面積を増やし，テストカードに
半導体チップを搭載する時に位置ずれが生じても，いず
れかのパッドにより電気的コンタクトをとることができ
る。
ストカード側電極 2上に, はんだバンプ受け電極として
例えば25μｍφの微小ランド３個で構成される。本発明
では，テストカード側のバンプ受け電極であるランドの
径を従来例より小さくし，複数個とすることによりはん
だバンプと接触する実質面積を増やし，テストカードに
半導体チップを搭載する時に位置ずれが生じても，いず
れかのパッドにより電気的コンタクトをとることができ
る。
【００１３】このため，従来のように位置ずれを吸収す
るためにはんだバンプを潰す必要がなく，バンプがテス
トカード側に取り去られるれることはない。
るためにはんだバンプを潰す必要がなく，バンプがテス
トカード側に取り去られるれることはない。
【００１４】
【実施例】図２(A),(B) は本発明の実施例の説明図であ
る。図２(A) はテストカード 1上に半導体チップ 4を搭
載したときの状態を示す断面図である。
る。図２(A) はテストカード 1上に半導体チップ 4を搭
載したときの状態を示す断面図である。
【００１５】図２(B) はテストカード 1の平面図を示
し, 100μｍφのテストカード側電極2上に, はんだバ
ンプ受け電極 3として, 図１に示されるように25μｍφ
の微小ランドがそれぞれ37μｍの間隔で３個形成されて
いる。
し, 100μｍφのテストカード側電極2上に, はんだバ
ンプ受け電極 3として, 図１に示されるように25μｍφ
の微小ランドがそれぞれ37μｍの間隔で３個形成されて
いる。
【００１６】テストカード側電極 2は試験用引き出し電
極 7に導出される。テストカード上のテストカード側電
極 2及びバンプ受け電極 3は次のように形成される。例
えばガラス基板上に, テストカード側電極 2として厚さ
約 5μｍのCr/Cu/Cr積層膜を形成しパターニングして 1
00μｍφのランドを形成し，その上にはんだバンプ受け
電極 3としてメッキにより厚さ約 2μｍで25μｍφのNi
のランドを３個形成する。
極 7に導出される。テストカード上のテストカード側電
極 2及びバンプ受け電極 3は次のように形成される。例
えばガラス基板上に, テストカード側電極 2として厚さ
約 5μｍのCr/Cu/Cr積層膜を形成しパターニングして 1
00μｍφのランドを形成し，その上にはんだバンプ受け
電極 3としてメッキにより厚さ約 2μｍで25μｍφのNi
のランドを３個形成する。
【００１７】次に, このテストカードを用いた半導体チ
ップのバーンイン試験の一例を説明する。用いた半導体
チップ 4は, 100 μｍφのチップ側電極 5上に直径約 1
50μｍの球状のはんだバンプ 6が形成されている。この
半導体チップを図１の状態になるよう位置合わせしてテ
ストカード 1上に載せ，試験用引き出し電極 7から半導
体チップ 4に通電してバーンイン試験を行う。
ップのバーンイン試験の一例を説明する。用いた半導体
チップ 4は, 100 μｍφのチップ側電極 5上に直径約 1
50μｍの球状のはんだバンプ 6が形成されている。この
半導体チップを図１の状態になるよう位置合わせしてテ
ストカード 1上に載せ，試験用引き出し電極 7から半導
体チップ 4に通電してバーンイン試験を行う。
【００１８】
【発明の効果】本発明によれば, はんだバンプとテスト
カードの位置ずれを吸収して両者のコンタクトを確実に
でき, 且つ試験時終了後に半導体チップをテストカード
より外す際に半導体チップからのバンプ剥離を防止でき
る。
カードの位置ずれを吸収して両者のコンタクトを確実に
でき, 且つ試験時終了後に半導体チップをテストカード
より外す際に半導体チップからのバンプ剥離を防止でき
る。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図
【図３】 従来例の説明図
【図４】 従来例の拡大図
1 テストカード 2 テストカード側電極 3 はんだバンプ受け電極で微小ランド 4 半導体チップ 5 チップ側電極 6 はんだバンプ 7 試験用引き出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｄ 7514−4Ｍ
Claims (2)
- 【請求項１】 表面に外部導出端子としてバンプが形成
された半導体チップを搭載して試験を行うテストカード
であって，該テストカード上に形成され且つ該バンプと
接続する複数のテストカード側電極の各々が，１つのバ
ンプとの接触部に複数個のランドが形成されてなること
を特徴とする半導体チップのテストカード。 - 【請求項２】 表面に外部導出端子としてバンプが形成
された半導体チップを，テストカード上に形成され且つ
該バンプと接続する複数のテストカード側電極の各々
が，該バンプとの接触部に複数個のランドが形成されて
なる該テストカードに接続して試験を行うことを特徴と
する半導体チップの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163587A JPH0829454A (ja) | 1994-07-15 | 1994-07-15 | 半導体チップのテストカード及び半導体チップの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163587A JPH0829454A (ja) | 1994-07-15 | 1994-07-15 | 半導体チップのテストカード及び半導体チップの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829454A true JPH0829454A (ja) | 1996-02-02 |
Family
ID=15776756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163587A Withdrawn JPH0829454A (ja) | 1994-07-15 | 1994-07-15 | 半導体チップのテストカード及び半導体チップの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999015908A1 (en) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| US6288346B1 (en) * | 1997-07-16 | 2001-09-11 | Sharp Kabushiki Kaisha | System and method for easily inspecting a bonded state of a BGA/CSP type electronic part to a board |
| US6900646B2 (en) | 1998-04-03 | 2005-05-31 | Hitachi, Ltd. | Probing device and manufacturing method thereof, as well as testing apparatus and manufacturing method of semiconductor with use thereof |
-
1994
- 1994-07-15 JP JP6163587A patent/JPH0829454A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288346B1 (en) * | 1997-07-16 | 2001-09-11 | Sharp Kabushiki Kaisha | System and method for easily inspecting a bonded state of a BGA/CSP type electronic part to a board |
| WO1999015908A1 (en) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| US6900646B2 (en) | 1998-04-03 | 2005-05-31 | Hitachi, Ltd. | Probing device and manufacturing method thereof, as well as testing apparatus and manufacturing method of semiconductor with use thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |