JPH08288396A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH08288396A
JPH08288396A JP7092563A JP9256395A JPH08288396A JP H08288396 A JPH08288396 A JP H08288396A JP 7092563 A JP7092563 A JP 7092563A JP 9256395 A JP9256395 A JP 9256395A JP H08288396 A JPH08288396 A JP H08288396A
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JP
Japan
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wiring
cell
measurement
pad
integrated circuit
Prior art date
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JP7092563A
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Japanese (ja)
Inventor
Takashi Kumao
孝 熊王
Takeshi Kashiwagi
豪 柏木
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

PURPOSE: To realize a semiconductor integrated circuit enabling reliable and easy retrieval of a pad for measurement and prevention of an increase in area. CONSTITUTION: A pad 15 for electrical measurement is formed in a feedthrough cell region for wiring between wiring regions, on a wiring 14 of a feedthrough cell concretely, and the pad 15 for measurement and the feedthrough wiring 14 are connected electrically. According to this constitution, no increase in an area is brought about, the position of the pad for measurement is distinct and thus reliable and easy retrieval can be executed at the time of measurement.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト設計に係り、特に階層的にマスクパターンを形成
するためのセルの構造に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout design of a semiconductor integrated circuit, and more particularly to a cell structure for hierarchically forming a mask pattern.

【0002】[0002]

【従来の技術】半導体集積回路の製造後、電気的な測定
を行う際、測定装置の測定端子のいわゆる針立てを容易
にするために、半導体集積回路の設計段階で針立て部に
測定用パッドを配置しておくのが一般的である。なお、
この測定用パッドは、通常測定する配線と同一材質で形
成される。
2. Description of the Related Art In order to facilitate so-called needle stand of a measuring terminal of a measuring device when performing electrical measurement after manufacturing a semiconductor integrated circuit, a measuring pad is provided on a needle stand at a design stage of the semiconductor integrated circuit. Is generally placed. In addition,
This measurement pad is formed of the same material as the wiring that is normally measured.

【0003】一般に、半導体集積回路のレイアウト設計
においては、配線領域(チャネル)間を配線するための
セル(以下、フィードスルーセル)を配置し、セル列を
貫いて配線することで、面積の増大および配線長の増大
を抑えている。
Generally, in the layout design of a semiconductor integrated circuit, a cell (hereinafter referred to as a feedthrough cell) for wiring between wiring regions (channels) is arranged and wiring is carried out through a cell row to increase the area. Also, the increase in wiring length is suppressed.

【0004】図9は、このフィードスルーセルの構成例
を示している。図9に示すように、半導体基板1の互い
に対向する両側部に、隣接するセルと接続するためのメ
タル配線である電源配線2および接地配線3が形成さ
れ、上部および下部に位置する配線領域の同電位配線と
接続するためのメタル配線であるフィードスルー配線4
が形成されて、フィードスルーセルが構成されている。
FIG. 9 shows an example of the structure of this feedthrough cell. As shown in FIG. 9, a power supply wiring 2 and a ground wiring 3, which are metal wirings for connecting to adjacent cells, are formed on both sides of the semiconductor substrate 1, which are opposed to each other. Feedthrough wiring 4 which is a metal wiring for connecting to the same potential wiring
Are formed to form a feedthrough cell.

【0005】また、自動配線において、無駄な配線領域
を作らないために、セル列の長さを揃える目的でセル間
にフィードスルーセルを配置することもある。そして、
配線終了後、空き領域を利用したり、新たに領域を確保
して測定用パッドの配置を行ったり、あるいは測定用パ
ッドを集めた専用セルをセル列の一部とすることも行わ
れている。
Further, in automatic wiring, feed-through cells may be arranged between the cells in order to make the lengths of the cell rows uniform in order to prevent unnecessary wiring areas from being created. And
After wiring is completed, an empty area is used, a new area is secured and measurement pads are arranged, or a dedicated cell in which measurement pads are collected is made a part of a cell row. .

【0006】[0006]

【発明が解決しようとする課題】しかしながら、配線領
域の空き領域に測定用パッドを配置すると、測定用パッ
ドが散在することになることから、測定時の検索が困難
となるという欠点がある。また、空き領域が十分確保で
きない場合、測定用パッドを設けることができないとい
う問題が生じる。さらに、パッドを集めた専用セルを使
用したり、新たに測定用パッドを配置する領域を確保す
ると集積回路の面積が増大するという欠点がある。
However, when the measurement pads are arranged in the empty area of the wiring area, the measurement pads are scattered, which makes it difficult to perform a search during measurement. In addition, when the empty area cannot be sufficiently secured, there arises a problem that the measurement pad cannot be provided. Further, there is a drawback that the area of the integrated circuit increases if a dedicated cell in which pads are collected is used or a region for newly disposing a measurement pad is secured.

【0007】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、確実かつ容易に測定用パッドを
検索でき、また、面積の増大を防止できる半導体集積回
路を提供することにある。
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor integrated circuit capable of reliably and easily retrieving a measurement pad and preventing an increase in area. .

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、電気的な測定を行うための測定用パッド
を備えた半導体集積回路であって、上記測定用パッド
が、配線領域間を配線するためのセル領域に形成されて
いる。また、上記測定用パッドが上記セル配線上に形成
され、かつ測定用パッドとセル配線とが電気的に接続さ
れている。
In order to achieve the above object, the present invention is a semiconductor integrated circuit provided with a measurement pad for performing electrical measurement, wherein the measurement pad is provided between wiring regions. Is formed in the cell region for wiring. Further, the measurement pad is formed on the cell wiring, and the measurement pad and the cell wiring are electrically connected.

【0009】[0009]

【作用】本発明の半導体集積回路によれば、測定用パッ
ドが、電源や接地用配線領域ではなく、従来より配線領
域間に、面積の増大および配線長の増大を抑える、ある
いはセル列の長さを揃える目的等のために設けられてい
るセルの配線上に形成されるので、面積の増大が防止さ
れる。また、測定用パッドの位置が明確で、測定時に確
実かつ容易に検索できる。なお、配線領域間のセルの機
能は従来と同様に保持される。
According to the semiconductor integrated circuit of the present invention, the measurement pad is not located in the wiring region for power supply or ground, but between the wiring regions as compared with the conventional case, the increase of the area and the increase of the wiring length are suppressed, or the length of the cell row is reduced. Since it is formed on the wiring of the cells provided for the purpose of equalizing the height, the area is prevented from increasing. In addition, the position of the measurement pad is clear, and it is possible to search reliably and easily during measurement. The function of the cell between the wiring regions is maintained as in the conventional case.

【0010】[0010]

【実施例】図1は、本発明に係る半導体集積回路の一実
施例を示すセル構造を示す図であって、同図(a)は平
面図、(b)は(a)のX−X線における断面図、
(c)は(a)のY−Y線における断面図である。
1 is a diagram showing a cell structure showing an embodiment of a semiconductor integrated circuit according to the present invention, in which FIG. 1 (a) is a plan view and FIG. 1 (b) is XX of FIG. Sectional view on the line,
(C) is sectional drawing in the YY line of (a).

【0011】本セルは、図1に示すように、半導体基板
11の上部(表面)側近傍で、互いに対向する両側部
に、隣接するセルと接続するためのメタル配線である電
源配線12および接地配線13が形成されている。さら
に、電源配線12および接地配線13より下層(裏面)
側に、上部および下部に位置する配線領域の同電位配線
と接続するためのメタル配線であるフィードスルー配線
14が形成されて、フィードスルーセルが構成されてい
る。そして、フィードスルー配線14より上層(本実施
例では、配線12,13と同層)に矩形状の測定用パッ
ド15が形成され、測定用パッド15の下面側とフィー
ドスルー配線14の上面側とがコンタクト15aを介し
て電気的に接続されている。測定用パッド15の上面1
5b側の基板11には、開口部(パッド窓抜き)11a
が形成され、製造後の電気的測定時に図示しない測定装
置の測定端子が直接接触できるように構成されている。
As shown in FIG. 1, the present cell has a power supply wiring 12 and a ground, which are metal wirings for connecting adjacent cells, on both sides of the semiconductor substrate 11 in the vicinity of the upper (front surface) side, which face each other. The wiring 13 is formed. Furthermore, a layer below the power supply wiring 12 and the ground wiring 13 (back surface)
The feedthrough cell is formed by forming the feedthrough wiring 14, which is a metal wiring for connecting to the same potential wiring in the wiring regions located on the upper side and the lower side, on the side. Then, a rectangular measurement pad 15 is formed in a layer above the feed-through wiring 14 (the same layer as the wirings 12 and 13 in the present embodiment), and the measurement pad 15 has a lower surface side and an upper surface side of the feed-through wiring 14. Are electrically connected via the contact 15a. Upper surface 1 of measurement pad 15
The substrate 11 on the 5b side has an opening 11a (without a pad window).
Is formed so that the measuring terminal of a measuring device (not shown) can be directly contacted during electrical measurement after manufacturing.

【0012】このように、本実施例に係る測定用パッド
15は、電源や接地用配線領域ではなく、従来より両配
線領域間に、面積の増大および配線長の増大を抑える、
あるいはセル列の長さを揃える目的等のために設けられ
ているフィードスルーセルの配線14上に形成されてい
ることから、面積の増大を招くことがなく、また、その
位置が明確で、測定時に確実かつ容易に測定用パッドを
検索でき、かつフィードスルーセルの機能は従来と同様
に保持される。
As described above, the measuring pad 15 according to the present embodiment suppresses an increase in area and an increase in wiring length between the two wiring regions rather than the wiring regions for power supply and ground as compared with the conventional case.
Alternatively, since it is formed on the wiring 14 of the feed-through cell provided for the purpose of aligning the lengths of the cell rows, the area is not increased, and the position is clear, and the measurement is performed. Sometimes the measuring pad can be retrieved reliably and easily and the function of the feedthrough cell is retained as before.

【0013】なお、図1に示すセルにおいては、測定用
パッド15とフィードスルー配線14との電気的な接続
をコンタクト15aを介して行う場合を例に説明した
が、両者が直接接触するように構成しても勿論良い。ま
た、本実施例においては、電源配線12、接地配線13
と測定用パッド15が同一層の場合を例に示している
が、これに限定されるものではなく、たとえば図2また
は図3に示すように、測定用パッド15を最上層とし
て、測定用パッド15とフィードスルー配線14との間
の層として電源配線12または接地配線13を介在させ
て、測定用パッド15とフィードスルー配線14とを接
続するように構成することも可能である。
In the cell shown in FIG. 1, the measurement pad 15 and the feed-through wiring 14 are electrically connected via the contact 15a as an example. However, the measurement pad 15 and the feed-through wiring 14 are directly contacted with each other. Of course, it may be configured. Further, in the present embodiment, the power supply wiring 12 and the ground wiring 13
Although the case where the measurement pad 15 and the measurement pad 15 are in the same layer is shown as an example, the present invention is not limited to this. For example, as shown in FIG. 2 or FIG. It is also possible to connect the measurement pad 15 and the feedthrough wiring 14 by interposing the power supply wiring 12 or the ground wiring 13 as a layer between 15 and the feedthrough wiring 14.

【0014】また、図1〜図3に示すセルにおいては、
測定用パッド15の上面15b側に開口部(パッド窓抜
き)11aを設けた構成となっているが、図4に示すよ
うに、パッド窓抜きを必ずしも設ける必要はない。
Further, in the cells shown in FIGS. 1 to 3,
Although the opening portion (pad window opening) 11a is provided on the upper surface 15b side of the measurement pad 15, the pad window opening is not necessarily provided as shown in FIG.

【0015】さらに、セル構造としては種々の態様が可
能であり、たとえば以下に示す構造を実現できる。すな
わち、図5に示すようにフィードスルー部を複数にした
セル、図6に示すように測定用パッドセルにフィードス
ルー部を設けたセル、フィードスルー配線に複数の測定
用パッドを備えたセル、フィードスルー配線が直線のみ
ではなく折れ曲がった配線を有するセル、配線幅が一定
ではなく途中で変更されているセル、測定用パッドが矩
形以外の形状、たとえば円形や三角形状に形成されたセ
ル、あるいは、セル階層を別にしてフィードスルーセル
上に測定用パッドを付加したセル等、種々の態様が可能
である。
Further, various cell structures are possible, for example, the following structure can be realized. That is, a cell having a plurality of feedthrough portions as shown in FIG. 5, a cell having a feedthrough portion provided on a measurement pad cell as shown in FIG. 6, a cell having a plurality of measurement pads on feedthrough wiring, and a feed The through wiring is not only a straight line but a cell having a bent wiring, a cell in which the wiring width is not constant and is changed midway, a measurement pad having a shape other than rectangular, for example, a cell formed in a circular shape or a triangular shape, or Various modes are possible, such as a cell in which a measurement pad is added on the feed-through cell separately from the cell hierarchy.

【0016】次に、上述したセル構造を有する半導体集
積回路のレイアウト設計について、図面を参照しつつ順
を追って説明する。
Next, the layout design of the semiconductor integrated circuit having the above-mentioned cell structure will be described step by step with reference to the drawings.

【0017】図7は、本発明に係る半導体集積回路のレ
イアウト設計システムを示すブロック図である。本シス
テムは、図7に示すように、中央演算処理装置(以下、
CPUという)21に、マスクパターンを表示するため
のグラフィックディスプレイ装置22、各種の命令を入
力するためのキーボード装置23、グラフィック上で命
令を入力するためのマウス装置24、CPU21の情報
を記憶するための主記憶装置25、およびマスタデータ
を格納するための磁気ディスク装置26がそれぞれ接続
されている。
FIG. 7 is a block diagram showing a layout design system for a semiconductor integrated circuit according to the present invention. This system, as shown in FIG. 7, has a central processing unit (hereinafter,
In order to store the information of the graphic display device 22 for displaying the mask pattern, the keyboard device 23 for inputting various commands, the mouse device 24 for inputting commands on the graphic, and the CPU 21. A main storage device 25 and a magnetic disk device 26 for storing master data are connected to each other.

【0018】このような構成において、マスクパターン
は、通常いくつかのまとまった単位毎に区切ったセルを
用いて設計され、階層構造をなすデータが磁気ディスク
装置26に格納されている。格納されたマスクパターン
データは、CPU21から呼び出され、主記憶装置25
に読み込まれ、グラフィックディスプレイ装置22に表
示されたマスクパターン図を見ながら、キーボード装置
23およびマウス装置24より命令を入力してレイアウ
ト設計を完成させる。
In such a structure, the mask pattern is usually designed by using cells divided into some unit, and data having a hierarchical structure is stored in the magnetic disk device 26. The stored mask pattern data is called by the CPU 21 and stored in the main storage device 25.
The layout design is completed by inputting a command from the keyboard device 23 and the mouse device 24 while looking at the mask pattern diagram that is read in and displayed on the graphic display device 22.

【0019】以下に、自動配置・配線手法を用いたレイ
アウト設計手順について、図8のフローチャートを参照
しつつ説明する。まず、マスクパターンデータと同様
に、磁気ディスク装置26に格納されている回路図から
電気的なセル接続情報を取り込み、マスクパターン構成
に必要なセルを発生させる(ステップS1)。次いで、
セル間の配線の接続状態や電気的な特性を予想してセル
の配置位置を決定するフロアプランニングを行う(ステ
ップS2)。
A layout design procedure using the automatic placement / wiring method will be described below with reference to the flowchart of FIG. First, similar to the mask pattern data, electrical cell connection information is fetched from the circuit diagram stored in the magnetic disk device 26, and cells necessary for the mask pattern configuration are generated (step S1). Then
Floor planning is performed to determine the arrangement position of the cells by predicting the connection state of the wiring between the cells and the electrical characteristics (step S2).

【0020】次に、フロアプランニングの結果からセル
配置条件の入力を行い(ステップS3)、セル配置命令
を指示すると配置条件を考慮しながら自動セル配置処理
を行う(ステップS4)。配置結果は、いくつかのセル
が1列に配列されたもの(以下、セル列という)が数段
配置された構成であり、上下、左右のセル列間が配線領
域となる。
Next, cell placement conditions are input from the floorplanning result (step S3), and when a cell placement instruction is given, automatic cell placement processing is performed in consideration of the placement conditions (step S4). The arrangement result is a configuration in which several cells are arranged in one row (hereinafter referred to as cell row) and are arranged in several stages, and the wiring areas are provided between the upper and lower cell rows and the left and right cell rows.

【0021】次に、配線領域間の配線が必要な場合、図
9に示すようなフィードスルーセルをセル列に挿入する
ことで、後のステップでセル列を貫いて配線可能となる
(ステップS5)。そして、セル配置結果が満足のいく
状態か否かを確認する(ステップS6)。配置条件を満
足していなければステップS3の処理に戻り再配置を行
う。
Next, when wiring between wiring regions is required, a feedthrough cell as shown in FIG. 9 is inserted into the cell row so that wiring can be performed through the cell row in a later step (step S5). ). Then, it is confirmed whether or not the cell placement result is in a satisfactory state (step S6). If the arrangement conditions are not satisfied, the process returns to step S3 to perform the rearrangement.

【0022】配置条件を満足している場合には、セルの
配置結果から配線条件の入力を行い(ステップS7)、
自動配線命令を指示すると、配線条件を考慮しながら自
動配線処理を行う(ステップS8)。自動配線の結果
は、所定の配線領域を使い、セル同士の配線を行う。そ
して、自動配線結果が満足のいく状態か否かを確認する
(ステップS9)。配線条件を満足している場合には処
理を終了し、配線条件を満足していなければ、ステップ
S7の処理に戻り、再配線を行う。
If the arrangement conditions are satisfied, the wiring conditions are input from the cell arrangement result (step S7),
When the automatic wiring instruction is given, the automatic wiring process is performed in consideration of the wiring condition (step S8). As a result of automatic wiring, cells are wired using a predetermined wiring area. Then, it is confirmed whether or not the automatic wiring result is satisfactory (step S9). If the wiring condition is satisfied, the process is ended, and if the wiring condition is not satisfied, the process returns to the process of step S7 to perform the rewiring.

【0023】以上のステップにより、数段のセル列が配
置され、セル列間に設けられた配線領域にてセル間配線
が行われれてマスクパターンが完成する。配線領域間の
配線の接続は、ステップS5において、セル列中に配置
したフィードスルーセルを利用して行われる。
By the above steps, cell rows of several stages are arranged, inter-cell wiring is performed in the wiring region provided between the cell rows, and the mask pattern is completed. The connection of the wiring between the wiring regions is performed in step S5 by using the feedthrough cell arranged in the cell row.

【0024】以上説明したように、本実施例によれば、
電気的な測定を行うための測定用パッドを、配線領域間
を配線するためのフィードスルーセル領域、具体的に
は、フィードスルーセル上、あるいはフィードスルーセ
ル内に形成するので、面積の増大を招くことがなく、ま
た、測定用パッド15の位置が明確で、測定時に確実か
つ容易に検索でき、かつ、フィードスルーセルの機能は
従来と同様に保持できる。また、数種の標準セルとして
本セルを準備すると、測定用パッドの形状変更や削除作
業がセル入れ換えにて行え容易になる等の利点がある。
As described above, according to this embodiment,
Since the measurement pads for electrical measurement are formed on the feed-through cell region for wiring between the wiring regions, specifically, on or within the feed-through cell, the area is increased. In addition, the position of the measurement pad 15 is clear, the search can be performed reliably and easily at the time of measurement, and the function of the feedthrough cell can be maintained as in the conventional case. Further, when this cell is prepared as several kinds of standard cells, there is an advantage that the shape change and the deletion work of the measurement pad can be easily performed by exchanging the cells.

【0025】なお、上述のレイアウト設計の説明では、
自動配置・配線手法を用いた場合を例に説明したが、人
手配置手法および人手配線手法で任意セルを使用した場
合においても、本発明を適用可能である。
In the above description of layout design,
The case where the automatic placement / wiring method is used has been described as an example, but the present invention is also applicable to the case where an arbitrary cell is used in the manual placement method and the manual wiring method.

【0026】[0026]

【発明の効果】以上説明したように、本発明によれば、
フィードスルーセルの機能は従来と同様に保持しつつ、
面積の増大を防止できる。また、測定用パッドの位置が
明確で、測定時に確実かつ容易に検索できる利点があ
る。
As described above, according to the present invention,
While maintaining the function of the feedthrough cell as before,
The area can be prevented from increasing. In addition, the position of the measurement pad is clear, and there is an advantage that the search can be performed reliably and easily during measurement.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る半導体集積回路の一実施例のセル
構造を示す図であって、同図(a)は平面図、(b)は
(a)のX−X線における断面図、(c)は(a)のY
−Y線における断面図である。
1A and 1B are diagrams showing a cell structure of an embodiment of a semiconductor integrated circuit according to the present invention, wherein FIG. 1A is a plan view, FIG. 1B is a sectional view taken along line XX of FIG. (C) is Y of (a)
It is sectional drawing in the -Y line.

【図2】本発明に係る半導体集積回路の他の構成例を示
す図で、測定用パッドとフィードスルー配線との間に電
源配線または接地配線を介在させた構成を示す図であ
る。
FIG. 2 is a diagram showing another configuration example of the semiconductor integrated circuit according to the present invention, showing a configuration in which a power supply wiring or a ground wiring is interposed between a measurement pad and a feedthrough wiring.

【図3】本発明に係る半導体集積回路の他の構成例を示
す図で、測定用パッドとフィードスルー配線との間の層
に電源配線または接地配線を介在させた構成を示す図で
ある。
FIG. 3 is a diagram showing another configuration example of the semiconductor integrated circuit according to the present invention, showing a configuration in which a power supply wiring or a ground wiring is interposed in a layer between a measurement pad and a feedthrough wiring.

【図4】本発明に係る半導体集積回路の他の構成例を示
す図で、パッド窓抜きが形成されていない例を示す図で
ある。
FIG. 4 is a diagram showing another configuration example of the semiconductor integrated circuit according to the present invention, showing an example in which a pad window is not formed.

【図5】本発明に係る半導体集積回路の他の構成例を示
す図で、フィードスルー部を複数にしたセル構造を示す
図である。
FIG. 5 is a diagram showing another configuration example of the semiconductor integrated circuit according to the present invention, which is a diagram showing a cell structure having a plurality of feedthrough portions.

【図6】本発明に係る半導体集積回路の他の構成例を示
す図で、測定用パッドセルにフィードスルー部を設けた
セル構造を示す図である。
FIG. 6 is a diagram showing another configuration example of the semiconductor integrated circuit according to the present invention, which is a diagram showing a cell structure in which a feedthrough portion is provided in a measurement pad cell.

【図7】本発明に係る半導体集積回路のレイアウト設計
システムを示すブロック図である。
FIG. 7 is a block diagram showing a layout design system for a semiconductor integrated circuit according to the present invention.

【図8】本発明に係る自動配置・配線手法を用いたレイ
アウト設計手順を説明するためのフローチャートであ
る。
FIG. 8 is a flowchart for explaining a layout design procedure using the automatic placement / wiring method according to the present invention.

【図9】フィードスルーセルの構成例を示す図である。FIG. 9 is a diagram showing a configuration example of a feedthrough cell.

【符号の説明】[Explanation of symbols]

11…半導体基板 11a…開口部(パッド窓抜き) 12…電源配線 13…接地配線 14,14A〜14C…フィードスルー配線 15,15A〜15C…測定用パッド 21…中央演算処理装置(CPU) 22…グラフィックディスプレイ装置 23…キーボード装置 24…マウス装置 25…主記憶装置 26…磁気ディスク装置 DESCRIPTION OF SYMBOLS 11 ... Semiconductor substrate 11a ... Opening (pad window opening) 12 ... Power supply wiring 13 ... Ground wiring 14, 14A-14C ... Feedthrough wiring 15, 15A-15C ... Measurement pad 21 ... Central processing unit (CPU) 22 ... Graphic display device 23 ... Keyboard device 24 ... Mouse device 25 ... Main memory device 26 ... Magnetic disk device

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 電気的な測定を行うための測定用パッド
を備えた半導体集積回路であって、 上記測定用パッドが、配線領域間を配線するためのセル
領域に形成されている半導体集積回路。
1. A semiconductor integrated circuit having a measuring pad for performing electrical measurement, wherein the measuring pad is formed in a cell region for wiring between wiring regions. .
【請求項2】 上記測定用パッドが上記セル配線上に形
成され、かつ測定用パッドとセル配線とが電気的に接続
されている請求項1記載の半導体集積回路。
2. The semiconductor integrated circuit according to claim 1, wherein the measurement pad is formed on the cell wiring, and the measurement pad and the cell wiring are electrically connected.
JP7092563A 1995-04-18 1995-04-18 Semiconductor integrated circuit Pending JPH08288396A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7092563A JPH08288396A (en) 1995-04-18 1995-04-18 Semiconductor integrated circuit

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JP7092563A JPH08288396A (en) 1995-04-18 1995-04-18 Semiconductor integrated circuit

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JP (1) JPH08288396A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924042B2 (en) 2002-11-01 2011-04-12 Umc Japan Semiconductor device, and design method, inspection method, and design program therefor

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