JPH08288390A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH08288390A JPH08288390A JP11105595A JP11105595A JPH08288390A JP H08288390 A JPH08288390 A JP H08288390A JP 11105595 A JP11105595 A JP 11105595A JP 11105595 A JP11105595 A JP 11105595A JP H08288390 A JPH08288390 A JP H08288390A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に、タングステンによって充填された
コンタクトホール（またはスルーホール）、すなわちに
タングステンプラグを有する半導体装置とその製造方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a contact hole (or a through hole) filled with tungsten, that is, a tungsten plug, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年の半導体装置の高集積化に伴い、コ
ンタクトホールの微細化も進みしかもアスペクト比が益
々高くなってきているため、コンタクトホール内部での
配線層のステップカバレッジの低下が問題化している。
この問題を解決する微細コンタクト接続技術の一つにタ
ングステンプラグコンタクト法がある。図５は、従来技
術によって形成されたタングステンプラグの断面図であ
る。2. Description of the Related Art As semiconductor devices have been highly integrated in recent years, contact holes have been miniaturized and the aspect ratio has been further increased. ing.
There is a tungsten plug contact method as one of fine contact connection techniques for solving this problem. FIG. 5 is a cross-sectional view of a tungsten plug formed by the conventional technique.
【０００３】同図において、Ａは製品形成領域の状態
を、またＢはウェハ周辺領域の状態を示す。シリコン基
板１上にフィールド酸化膜２および拡散層領域３を形成
した後、第１の層間絶縁膜４として例えば二酸化シリコ
ン膜をＣＶＤ法を用いて形成する。その後、ＢＰＳＧ膜
をＣＶＤ法を用いて堆積した後、熱処理を施してリフロ
ーさせ、第２の層間絶縁膜５を形成する。続いて、フォ
トリソグラフィ技術およびドライエッチング法を用いて
拡散層領域３の表面を露出させるコンタクトホールを開
口する。次に、スパッタ法を用いてチタン膜９および窒
化チタン膜１０を順次堆積する。In the figure, A shows the state of the product forming area, and B shows the state of the wafer peripheral area. After forming the field oxide film 2 and the diffusion layer region 3 on the silicon substrate 1, a silicon dioxide film, for example, is formed as the first interlayer insulating film 4 by the CVD method. After that, a BPSG film is deposited by the CVD method, and then heat treatment is performed to cause reflow to form the second interlayer insulating film 5. Subsequently, a contact hole exposing the surface of the diffusion layer region 3 is opened by using a photolithography technique and a dry etching method. Next, the titanium film 9 and the titanium nitride film 10 are sequentially deposited by using the sputtering method.
【０００４】このときウェハ周辺領域Ｂにおいて、スパ
ッタ装置のウェハース位置合わせ精度の不足のために、
窒化チタン膜に被覆されないチタン膜露出領域Ｃが形成
される。その後、タングステン膜１０をＣＶＤ法を用い
て全面に形成した後、エッチバックを施してコンタクト
ホール内のみにタングステン膜を残すことによりタング
ステンプラグを形成する。次に、スパッタ法を用いてＡ
ｌ膜１１を堆積した後、フォトリソグラフィ技術および
ドライエッチング法を用いて所望のパターンに加工すれ
ば、図５に示す半導体装置が得られる。At this time, in the peripheral area B of the wafer, due to the lack of the wafer alignment accuracy of the sputtering apparatus,
A titanium film exposed region C that is not covered with the titanium nitride film is formed. After that, the tungsten film 10 is formed on the entire surface by the CVD method, and then etched back to leave the tungsten film only in the contact hole to form a tungsten plug. Next, using the sputtering method,
After the I film 11 is deposited, the semiconductor device shown in FIG. 5 is obtained by processing it into a desired pattern using the photolithography technique and the dry etching method.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来技術によ
り形成したタングステンプラグでは、ウェハ周辺領域Ｂ
においてチタン膜露出部が形成されてしまう。このチタ
ン膜は、下地のＢＰＳＧ膜に対する密着性が高くなくか
つ反応性が高いため、タングステン膜をＣＶＤ法によっ
て形成する際に、ソースガスであるＷＦ6 とチタン膜が
反応し、第２の層間絶縁膜から簡単に剥離してしまう。
その結果、パーティクルが発生し、歩留りが低下すると
いう問題が生じていた。In the tungsten plug formed by the above-mentioned conventional technique, the wafer peripheral region B is formed.
At, the titanium film exposed portion is formed. Since this titanium film does not have high adhesion to the underlying BPSG film and has high reactivity, when the tungsten film is formed by the CVD method, WF 6 which is the source gas reacts with the titanium film and the second interlayer It easily peels off from the insulating film.
As a result, there is a problem that particles are generated and the yield is reduced.
【０００６】したがって、本発明の目的は、チタン膜の
反応を抑制するとともにチタン膜の密着性を高めて、Ｃ
ＶＤ法によるタングステン膜の形成時に、チタン膜の剥
離を防止しうるようにすることであり、このことにより
製造歩留りの向上を果たそうとするものである。Therefore, an object of the present invention is to suppress the reaction of the titanium film and to enhance the adhesion of the titanium film to improve the C
This is to prevent the titanium film from peeling off when the tungsten film is formed by the VD method, and this is intended to improve the manufacturing yield.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板（１）上または下層配
線上に設けられた絶縁膜（４、５）に半導体基板表面に
形成された拡散層（３）または前記下層配線の表面を露
出させる開口（６）が設けられ、該開口内に形成された
チタン膜（８）、窒化チタン膜（９）およびタングステ
ン膜（１０）を含む導電層を介して前記拡散層（３）ま
たは前記下層配線が上層配線（１１）と接続されている
半導体装置において、前記チタン膜とその下地層との間
には少なくとも前記絶縁膜上において多結晶シリコン膜
（７）が形成されていることを特徴とする半導体装置、
が提供される。In order to achieve the above object, according to the present invention, an insulating film (4, 5) provided on a semiconductor substrate (1) or on lower wiring is formed on the surface of the semiconductor substrate. An opening (6) for exposing the surface of the diffused layer (3) or the lower wiring is provided, and the titanium film (8), the titanium nitride film (9) and the tungsten film (10) formed in the opening are removed. In a semiconductor device in which the diffusion layer (3) or the lower layer wiring is connected to the upper layer wiring (11) through a conductive layer including the titanium film and a base layer thereof, at least on the insulating film. A semiconductor device having a crystalline silicon film (7) formed thereon;
Will be provided.
【０００８】また、本発明によれば、 半導体基板上または半導体基板上に形成された下層
配線上に絶縁膜（または絶縁膜および多結晶シリコン
膜）を形成する工程と、 前記絶縁膜（または絶縁膜および多結晶シリコン
膜）を選択的に除去して半導体基板表面に形成された拡
散層または前記下層配線の表面を露出させる開口を形成
する工程と、 前記開口内を含む全面に多結晶シリコン膜、チタン
膜および窒化チタン膜（またはチタン膜および窒化チタ
ン膜）をこの順に堆積する工程と、 窒素雰囲気中にて熱処理を行って露出しているチタ
ン膜の表面を窒化する工程と、 ＣＶＤ法によりタングステンを堆積しエッチバック
を行って前記開口内をタングステンにより充填する工程
と、を有する半導体装置の製造方法、が提供される。Further, according to the present invention, a step of forming an insulating film (or an insulating film and a polycrystalline silicon film) on a semiconductor substrate or a lower wiring formed on the semiconductor substrate; A film and a polycrystal silicon film) to form an opening exposing the surface of the diffusion layer formed on the surface of the semiconductor substrate or the surface of the lower layer wiring, and a polycrystal silicon film over the entire surface including the inside of the opening. , A titanium film and a titanium nitride film (or a titanium film and a titanium nitride film) are deposited in this order, a heat treatment is performed in a nitrogen atmosphere to nitride the exposed surface of the titanium film, and a CVD method is used. And a step of depositing tungsten and performing etch back to fill the inside of the opening with tungsten.
【０００９】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例により形成
された半導体装置の断面図であり、図２（ａ）〜（ｃ）
は、本発明の第１の実施例の製造方法を工程順に示した
工程断面図である。図１に示す本実施例の半導体装置の
構造はその製造方法を説明することにより明らかになる
ので、以下、図２を参照してその製造方法について説明
する。まず、シリコン基板１の表面にＬＯＣＯＳ法によ
りフィールド酸化膜２を形成し、このフィールド酸化膜
によって区画された活性領域内に拡散層領域３を形成す
る。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device formed according to the first embodiment of the present invention, and FIGS.
[FIG. 4A] is a process sectional view showing the manufacturing method of the first embodiment of the present invention in the order of processes. The structure of the semiconductor device of the present embodiment shown in FIG. 1 will be clarified by explaining the manufacturing method thereof, and therefore the manufacturing method will be described below with reference to FIG. First, the field oxide film 2 is formed on the surface of the silicon substrate 1 by the LOCOS method, and the diffusion layer region 3 is formed in the active region partitioned by the field oxide film.
【００１０】次いで、シリコン基板表面に、ＣＶＤ法に
より例えば二酸化シリコン膜を堆積して第１の層間絶縁
膜４を形成し、さらに、第１の層間絶縁膜４上にＣＶＤ
法によりＢＰＳＧ膜からなる第２の層間絶縁膜５を形成
する。リフロー処理により第２の層間絶縁膜５の表面を
平坦化した後、フォトリソグラフィ技術および異方性ド
ライエッチング法を用いてコンタクトホール６を開口す
る。続いて、コンタクトホール６内部および第２の層間
絶縁膜５上にＣＶＤ法を用いて多結晶シリコン膜７を約
５００Å程度の膜厚に堆積する。その後、拡散層領域３
が例えばｎ型拡散層の場合、全面にリンを注入して多結
晶シリコン膜７を低抵抗化する〔図２（ａ）〕。Next, for example, a silicon dioxide film is deposited on the surface of the silicon substrate by a CVD method to form a first interlayer insulating film 4, and further, a CVD is formed on the first interlayer insulating film 4.
The second interlayer insulating film 5 made of a BPSG film is formed by the method. After the surface of the second interlayer insulating film 5 is flattened by the reflow process, the contact hole 6 is opened by using the photolithography technique and the anisotropic dry etching method. Then, a polycrystalline silicon film 7 is deposited on the inside of the contact hole 6 and on the second interlayer insulating film 5 by the CVD method to a film thickness of about 500 Å. Then, the diffusion layer region 3
If, for example, is an n-type diffusion layer, phosphorus is implanted into the entire surface to reduce the resistance of the polycrystalline silicon film 7 [FIG. 2 (a)].
【００１１】その後、スパッタ法によりチタン膜８を６
００Å程度の膜厚に、窒化チタン膜９を１０００Å程度
の膜厚に順次堆積する。この際、スパッタ装置のウェハ
ース位置合わせ精度の不足により、ウェハ周辺領域Ｂに
おいてチタン膜が窒化チタン膜に被覆されないチタン膜
露出領域Ｃが形成されてしまう〔図２（ｂ）〕。その
後、窒素ガス雰囲気中でランプアニーラにより７００℃
〜８００℃で１分程度の急速加熱を行う窒化処理を施
す。これにより、チタン膜８とその下層の多結晶シリコ
ン膜７との間には、両者の反応によってチタンシリサイ
ド層の密着層が形成され、また、窒化チタン膜に被覆さ
れないチタン膜露出領域Ｃの表面には、約２００〜３０
０Åの窒化チタン層が形成される。Thereafter, the titanium film 8 is formed to a thickness of 6 by sputtering.
The titanium nitride film 9 is sequentially deposited to a film thickness of about 1000Å to a film thickness of about 00Å. At this time, due to insufficient wafer alignment accuracy of the sputtering apparatus, a titanium film exposed region C in which the titanium film is not covered with the titanium nitride film is formed in the wafer peripheral region B [FIG. 2 (b)]. Then, 700 ° C by a lamp annealer in a nitrogen gas atmosphere.
A nitriding treatment is performed by performing rapid heating at about 800 ° C. for about 1 minute. As a result, an adhesion layer of a titanium silicide layer is formed between the titanium film 8 and the underlying polycrystalline silicon film 7 by the reaction of the two, and the surface of the titanium film exposed region C not covered with the titanium nitride film. About 200 to 30
A 0Å titanium nitride layer is formed.
【００１２】その後、ウェハ全面にＣＶＤ法を用いてタ
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残して
タングステンプラグを形成する〔図２（ｃ）〕。上記の
タングステン膜の成膜工程において、チタン膜表面が窒
化されていることにより、ＷＦ6 ガスとチタン膜との反
応が抑制されており、また仮にチタン膜がＷＦ6 と反応
することがあっても、チタン膜８と多結晶シリコン膜７
とのとの間にはチタンシリサイド層からなる密着層が形
成されているため、ＢＰＳＧ膜５からのチタン膜８の剥
がれは防止される。その後、全面にＡｌ膜１１を形成
し、フォトリソグラフィ技術およびドライエッチング法
を用いてパターニングしてＡｌ配線を形成すれば、図１
に示す半導体装置が得られる。After that, the tungsten film 10 is grown on the entire surface of the wafer by the CVD method and etched back to form a tungsten plug leaving the tungsten film 10 only inside the contact hole [FIG. 2 (c)]. In the above-mentioned tungsten film forming step, the reaction between the WF 6 gas and the titanium film is suppressed by nitriding the titanium film surface, and the titanium film may react with WF 6 temporarily. , Titanium film 8 and polycrystalline silicon film 7
Since an adhesion layer made of a titanium silicide layer is formed between and, the peeling of the titanium film 8 from the BPSG film 5 is prevented. After that, an Al film 11 is formed on the entire surface and is patterned by using a photolithography technique and a dry etching method to form an Al wiring.
The semiconductor device shown in is obtained.
【００１３】次に、本発明の第２の実施例を図３および
図４を参照して説明する。図３は、本発明の第２の実施
例により形成された半導体装置の断面図であり、図４
（ａ）〜（ｃ）は、本発明の第２の実施例の製造方法を
工程順に示した工程断面図である。以下、図４を参照し
てその製造方法について説明する。第１の実施例で説明
した方法と同様な方法を用いて、シリコン基板表面にフ
ィールド酸化膜２、拡散層領域３を形成した後、二酸化
シリコンおよびＢＰＳＧを堆積して、第１および第２の
層間絶縁膜４、５を形成する。しかる後、第２の層間絶
縁膜５上にＣＶＤ法により多結晶シリコン膜７を５００
Å程度の膜厚に堆積する。Next, a second embodiment of the present invention will be described with reference to FIGS. 3 and 4. FIG. 3 is a sectional view of a semiconductor device formed according to the second embodiment of the present invention.
(A)-(c) is process sectional drawing which showed the manufacturing method of the 2nd Example of this invention in process order. Hereinafter, the manufacturing method will be described with reference to FIG. A field oxide film 2 and a diffusion layer region 3 are formed on the surface of the silicon substrate by using the same method as that described in the first embodiment, and then silicon dioxide and BPSG are deposited to form the first and second layers. Interlayer insulating films 4 and 5 are formed. Then, a polycrystalline silicon film 7 is formed on the second interlayer insulating film 5 by the CVD method to a thickness of 500.
Deposit to a film thickness of about Å.
【００１４】続いて、フォトリソグラフィ技術およびド
ライエッチング技術を用いて多結晶シリコン膜７、第
２、第１の層間絶縁膜を選択的に順次エッチング除去し
て、コンタクトホール６を形成する〔図４（ａ）〕。Subsequently, the polycrystal silicon film 7, the second and first interlayer insulating films are selectively and sequentially etched away by using a photolithography technique and a dry etching technique to form a contact hole 6 [FIG. 4]. (A)].
【００１５】その後、スパッタ法により、膜厚約６００
Åのチタン膜８と膜厚約１０００Åの窒化チタン膜９を
順次堆積する〔図４（ｂ）〕。そして、第１の実施例の
場合と同様に、７００℃〜８００℃の範囲の急速熱窒化
処理を施し、チタン膜露出領域Ｃのチタン膜表面を窒化
して、後のタングステン膜成膜時のＷＦ6 ガスとの反応
を抑制しうるようにするとともに、チタン膜８と多結晶
シリコン膜７とを反応させて両膜間にチタンシリサイド
からなる密着層を形成する。Thereafter, a film thickness of about 600 is formed by the sputtering method.
A titanium film 8 of Å and a titanium nitride film 9 of about 1000 Å are sequentially deposited [FIG. 4 (b)]. Then, similarly to the case of the first embodiment, a rapid thermal nitriding treatment in the range of 700 ° C. to 800 ° C. is performed to nitride the titanium film surface in the titanium film exposed region C, and the tungsten film is formed later. In addition to suppressing the reaction with the WF 6 gas, the titanium film 8 and the polycrystalline silicon film 7 are reacted with each other to form an adhesion layer made of titanium silicide between the two films.
【００１６】その後、ウェハ全面にＣＶＤ法を用いてタ
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残す
〔図４（ｃ）〕。その後、全面にＡｌ膜１１を形成し、
フォトリソグラフィ技術およびドライエッチング法を用
いてパターニングして上層のＡｌ配線を形成すれば、図
３に示す第２の実施例の半導体装置が得られる。After that, the tungsten film 10 is grown on the entire surface of the wafer by the CVD method and etched back to leave the tungsten film 10 only inside the contact holes [FIG. 4 (c)]. After that, an Al film 11 is formed on the entire surface,
By patterning using the photolithography technique and the dry etching method to form the upper Al wiring, the semiconductor device of the second embodiment shown in FIG. 3 is obtained.
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば実施例では、層間絶縁膜を二酸
化シリコン膜やＢＰＳＧ膜によって形成していたが、そ
れらの少なくとも一方をＰＳＧ膜によって置き換えるこ
とができる。また、実施例では、拡散層上にコンタクト
ホールを形成する場合の例について説明したが、本発明
は配線層間のスルーホールにも適用が可能なものであ
る。The preferred embodiment has been described above.
The present invention is not limited to these examples, and appropriate modifications can be made within the scope of the claims. For example, in the embodiment, the interlayer insulating film is formed by the silicon dioxide film or the BPSG film, but at least one of them can be replaced by the PSG film. Further, in the embodiment, the example in which the contact hole is formed on the diffusion layer has been described, but the present invention can be applied to the through hole between the wiring layers.
【００１８】[0018]
【発明の効果】以上説明したように、本発明は、チタン
膜と窒化チタン膜からなるバリア層を介して形成された
タングステンプラグを有する半導体装置において、チタ
ン膜の下層に多結晶シリコン膜を設け、バリア層形成後
に熱窒化処理を施すことによって、露出しているチタン
膜の表面に窒化チタン膜を形成するとともに、チタン膜
と多結晶シリコン膜との間にチタンシリサイド膜を形成
するものであるので、本発明によれば、ＣＶＤ法による
タングステン膜の成膜時にＷＦ6 ガスとチタン膜との反
応を抑制することができる。また、仮に薄い窒化チタン
膜を通してチタン膜がＷＦ6 と反応することがあって
も、チタン膜と多結晶シリコン膜との間に密着層が形成
されているため、チタン膜の下層絶縁膜からの剥がれを
防止することができる。したがって、本発明によれば、
従来生じていたパーティクルの発生を防止することがで
き、歩留りを向上させることができる。As described above, according to the present invention, in a semiconductor device having a tungsten plug formed through a barrier layer composed of a titanium film and a titanium nitride film, a polycrystalline silicon film is provided below the titanium film. By forming a barrier layer and then performing thermal nitriding treatment, a titanium nitride film is formed on the surface of the exposed titanium film, and a titanium silicide film is formed between the titanium film and the polycrystalline silicon film. Therefore, according to the present invention, it is possible to suppress the reaction between the WF 6 gas and the titanium film when forming the tungsten film by the CVD method. Even if the titanium film may react with WF 6 through the thin titanium nitride film, since the adhesion layer is formed between the titanium film and the polycrystalline silicon film, the titanium film may be separated from the lower insulating film of the titanium film. Peeling can be prevented. Therefore, according to the present invention,
It is possible to prevent the generation of particles, which has conventionally occurred, and improve the yield.
【図１】本発明の第１の実施例の半導体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例の半導体装置の製造方法
を説明するための工程順断面図。2A to 2D are sectional views in order of the steps, for explaining the method for manufacturing the semiconductor device according to the first embodiment of the invention.
【図３】本発明の第２の実施例の半導体装置の断面図。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図４】本発明の第２の実施例の半導体装置の製造方法
を説明するための工程順断面図。4A to 4D are cross-sectional views in order of the processes, for illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図５】従来法により形成された半導体装置の断面図。FIG. 5 is a cross-sectional view of a semiconductor device formed by a conventional method.
１ シリコン基板 ２ フィールド酸化膜 ３ 拡散層領域 ４ 第１の層間絶縁膜 ５ 第２の層間絶縁膜 ６ コンタクトホール ７ 多結晶シリコン膜 ８ チタン膜 ９ 窒化チタン膜 １０ タングステン膜 １１ Ａｌ膜 Ａ 製品形成領域 Ｂ ウェハ周辺領域 Ｃ チタン膜露出領域 1 Silicon Substrate 2 Field Oxide Film 3 Diffusion Layer Region 4 First Interlayer Insulating Film 5 Second Interlayer Insulating Film 6 Contact Hole 7 Polycrystalline Silicon Film 8 Titanium Film 9 Titanium Nitride Film 10 Tungsten Film 11 Al Film A Product Forming Area B Wafer peripheral area C Titanium film exposed area
Claims (4)
れた絶縁膜に半導体基板表面に形成された拡散層または
前記下層配線の表面を露出させる開口が設けられ、該開
口内に形成されたチタン膜、窒化チタン膜およびタング
ステン膜を含む導電層を介して前記拡散層または前記下
層配線が上層配線と接続されている半導体装置におい
て、前記チタン膜とその下地層との間には少なくとも前
記絶縁膜上において多結晶シリコン膜が形成されている
ことを特徴とする半導体装置。1. An insulating film provided on a semiconductor substrate or a lower layer wiring is provided with an opening for exposing a diffusion layer formed on the surface of the semiconductor substrate or the surface of the lower layer wiring, and titanium formed in the opening. In a semiconductor device in which the diffusion layer or the lower wiring is connected to an upper wiring through a conductive layer including a film, a titanium nitride film, and a tungsten film, at least the insulating film is provided between the titanium film and its underlying layer. A semiconductor device having a polycrystalline silicon film formed thereon.
に形成された下層配線上に絶縁膜を形成する工程と、 （２）前記絶縁膜を選択的に除去して半導体基板表面に
形成された拡散層または前記下層配線の表面を露出させ
る開口を形成する工程と、 （３）前記開口内を含む全面に多結晶シリコン膜、チタ
ン膜および窒化チタン膜をこの順に堆積する工程と、 （４）窒素雰囲気中にて熱処理を行って露出しているチ
タン膜の表面を窒化する工程と、 （５）ＣＶＤ法によりタングステンを堆積しエッチバッ
クを行って前記開口内をタングステンにより充填する工
程と、を含むことを特徴とする半導体装置の製造方法。2. A step of (1) forming an insulating film on a semiconductor substrate or a lower wiring formed on the semiconductor substrate; and (2) forming an insulating film on the surface of the semiconductor substrate by selectively removing the insulating film. And (3) depositing a polycrystalline silicon film, a titanium film and a titanium nitride film in this order on the entire surface including the inside of the opening, and (4) ) A step of performing a heat treatment in a nitrogen atmosphere to nitride the exposed surface of the titanium film; and (5) a step of depositing tungsten by a CVD method and performing an etch back to fill the inside of the opening with tungsten. A method of manufacturing a semiconductor device, comprising:
に形成された下層配線上に絶縁膜および多結晶シリコン
膜を形成する工程と、 （２）前記多結晶シリコン膜および前記絶縁膜を選択的
に除去して半導体基板表面に形成された拡散層または前
記下層配線の表面を露出させる開口を形成する工程と、 （３）前記開口内を含む全面にチタン膜および窒化チタ
ン膜をこの順に堆積する工程と、 （４）窒素雰囲気中にて熱処理を行って露出しているチ
タン膜の表面を窒化する工程と、 （５）ＣＶＤ法によりタングステンを堆積しエッチバッ
クを行って前記開口内をタングステンにより充填する工
程と、を含むことを特徴とする半導体装置の製造方法。3. A step of (1) forming an insulating film and a polycrystalline silicon film on a semiconductor substrate or a lower layer wiring formed on the semiconductor substrate, and (2) selecting the polycrystalline silicon film and the insulating film. And removing the diffusion layer formed on the surface of the semiconductor substrate to form an opening exposing the surface of the lower wiring, and (3) depositing a titanium film and a titanium nitride film in this order on the entire surface including the inside of the opening. And (4) performing a heat treatment in a nitrogen atmosphere to nitrid the exposed surface of the titanium film, and (5) depositing tungsten by a CVD method and performing etch back to make tungsten in the opening. The method of manufacturing a semiconductor device according to claim 1, further comprising:
ランプアニーラを用いた急速加熱により行うことを特徴
とする請求項２または３記載の半導体装置の製造方法。4. The heat treatment in the fourth step,
4. The method of manufacturing a semiconductor device according to claim 2, wherein the heating is performed by rapid heating using a lamp annealer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111055A JP2768304B2 (en) | 1995-04-13 | 1995-04-13 | Method for manufacturing semiconductor device |
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| JP7111055A JP2768304B2 (en) | 1995-04-13 | 1995-04-13 | Method for manufacturing semiconductor device |
Publications (2)
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| JPH08288390A true JPH08288390A (en) | 1996-11-01 |
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| JP7111055A Expired - Fee Related JP2768304B2 (en) | 1995-04-13 | 1995-04-13 | Method for manufacturing semiconductor device |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005291A (en) * | 1997-08-22 | 1999-12-21 | Nec Corporation | Semiconductor device and process for production thereof |
| JP2000114247A (en) * | 1998-09-28 | 2000-04-21 | Stmicroelectronics Srl | Method of processing in etching dielectric layer |
| KR100289653B1 (en) * | 1998-06-30 | 2001-05-02 | 박종섭 | Wiring Structure of Semiconductor Device and Formation Method |
| US6265305B1 (en) * | 1999-10-01 | 2001-07-24 | United Microelectronics Corp. | Method of preventing corrosion of a titanium layer in a semiconductor wafer |
| KR100315963B1 (en) * | 1998-12-16 | 2001-12-20 | 클라크 3세 존 엠. | Low contact resistance and low junction leakage metal interconnect contact structure and method for its manufacture |
| US6451691B2 (en) * | 2000-06-28 | 2002-09-17 | Samsung Electronics Co., Ltd. | Methods of manufacturing a metal pattern of a semiconductor device which include forming nitride layer at exposed sidewalls of Ti layer of the pattern |
| US6541864B1 (en) | 1998-10-27 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
| KR100400248B1 (en) * | 2001-04-06 | 2003-10-01 | 주식회사 하이닉스반도체 | Method for forming the line in semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629241A (en) * | 1992-07-10 | 1994-02-04 | Sony Corp | Manufacture of semiconductor device |
| JPH06342766A (en) * | 1993-04-06 | 1994-12-13 | Sony Corp | Semiconductor device and manufacture thereof |
-
1995
- 1995-04-13 JP JP7111055A patent/JP2768304B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629241A (en) * | 1992-07-10 | 1994-02-04 | Sony Corp | Manufacture of semiconductor device |
| JPH06342766A (en) * | 1993-04-06 | 1994-12-13 | Sony Corp | Semiconductor device and manufacture thereof |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005291A (en) * | 1997-08-22 | 1999-12-21 | Nec Corporation | Semiconductor device and process for production thereof |
| KR100289653B1 (en) * | 1998-06-30 | 2001-05-02 | 박종섭 | Wiring Structure of Semiconductor Device and Formation Method |
| JP2000114247A (en) * | 1998-09-28 | 2000-04-21 | Stmicroelectronics Srl | Method of processing in etching dielectric layer |
| US6541864B1 (en) | 1998-10-27 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
| US6936924B2 (en) | 1998-10-27 | 2005-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
| US7001839B2 (en) | 1998-10-27 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
| KR100315963B1 (en) * | 1998-12-16 | 2001-12-20 | 클라크 3세 존 엠. | Low contact resistance and low junction leakage metal interconnect contact structure and method for its manufacture |
| US6265305B1 (en) * | 1999-10-01 | 2001-07-24 | United Microelectronics Corp. | Method of preventing corrosion of a titanium layer in a semiconductor wafer |
| US6451691B2 (en) * | 2000-06-28 | 2002-09-17 | Samsung Electronics Co., Ltd. | Methods of manufacturing a metal pattern of a semiconductor device which include forming nitride layer at exposed sidewalls of Ti layer of the pattern |
| KR100400248B1 (en) * | 2001-04-06 | 2003-10-01 | 주식회사 하이닉스반도체 | Method for forming the line in semiconductor device |
Also Published As
| Publication number | Publication date |
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