JPH08274315A - Manufacture of semiconductor - Google Patents

Manufacture of semiconductor

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JPH08274315A
JPH08274315A JP7293095A JP7293095A JPH08274315A JP H08274315 A JPH08274315 A JP H08274315A JP 7293095 A JP7293095 A JP 7293095A JP 7293095 A JP7293095 A JP 7293095A JP H08274315 A JPH08274315 A JP H08274315A
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篤樹 小野
Takashi Ishigami
隆司 石上
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義久 松原
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  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE: To promote ultrahigh integration, high-density and high-speed for semiconductor device by making salicide easily for a semiconductor element by covering a thin film of a metal having a high melting point on the surfaces of a semiconductor substrate and a semiconductor element, giving heat treatment, and removing compounds formed other than a silicide layer by means of etching. CONSTITUTION: An element separating insulation film 2 and a gate insulating film 3 are formed in a predetermined region on a silicon substrate 1. Next, polysilicon film is formed, a gate electrode 4 is formed by patterning to a desired shape, and a spacer 5 is formed on the side surface of the gate electrode 4. Next, ion implantation is performed and a diffusion layer 6 is formed by heat treatment. Next, a titanium film 7 is fully formed on the whole surface by a sputtering method or the like, heat treatment is carried out, and a C49 construction silicide layer 8 of a crystal construction having a high electrical resistivity is formed. On the other hand, a nitrogen titanium layer 9 and an unreacted titanium layer 10 remain. Next, a titanium nitride layer 9 is removed by dry etching.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、絶縁ゲート電界効果トランジスタ(以
下、MOSトランジスタと呼称する)の拡散層上やゲー
ト電極上に自己整合的に高融点金属のシリサイド層を形
成する方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a refractory metal in a self-aligned manner on a diffusion layer of an insulated gate field effect transistor (hereinafter referred to as a MOS transistor) or a gate electrode. The present invention relates to a method of forming a silicide layer.

【0002】[0002]

【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では0.15〜
0.25μmの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。
2. Description of the Related Art Miniaturization and densification of semiconductor elements are still vigorously pursued, and at present, 0.15-
An ultra-highly integrated semiconductor device such as a memory device or a logic device designed on the basis of a dimension of 0.25 μm has been developed and prototyped. With the high integration of such semiconductor devices, it is particularly important to reduce the width of the gate electrode and the width of the diffusion layer and the thickness of the material forming the semiconductor element.

【0003】このなかで、ゲート電極あるいはゲート電
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属を用いたサリサイド(self−alig
ned−silicide)化技術は、微細なMOSト
ランジスタにとり必須となる。
Among these, reduction of the width of the gate electrode or wiring of the gate electrode and reduction of the film thickness of the gate electrode material are
Inevitably, the wiring resistance increases, and the delay in circuit operation is greatly affected. Therefore, in the miniaturized semiconductor element, a technique for reducing the resistance of the refractory metal silicide used as a part of the gate electrode material is regarded as an indispensable technique. In particular, salicide using titanium metal as the refractory metal (self-alig)
The technique of making a need-silicone is indispensable for a fine MOS transistor.

【0004】さらに、このような構造のMOSトランジ
スタにおいて上述の半導体デバイスの高集積化の傾向に
沿って、拡散層を形成する不純物の拡散を抑制して、ト
ランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層も高集積化に伴い浅接合化さ
れる。しかしながら、拡散層の接合面がシリサイド領域
層と接するようになると、結晶欠陥性のリーク電流が増
加しトランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド層の薄膜化が必須になってくる。
Further, in the MOS transistor having such a structure, diffusion of impurities forming a diffusion layer must be suppressed to suppress the short channel effect of the transistor in accordance with the above tendency of higher integration of semiconductor devices. I won't. As a result, the diffusion layer also becomes shallower with higher integration. However, if the junction surface of the diffusion layer comes into contact with the silicide region layer, the crystal defect leak current increases and the switching operation of the transistor becomes impossible. Therefore, it is necessary to reduce the thickness of the silicide layer with the shallow junction of the diffusion layer.

【0005】ここで、従来のサリサイド構造を有するM
OSトランジスタの製造方法について、図7に基づいて
説明する。図7はサリサイドの形成方法を示す工程順の
断面図である。
Here, M having a conventional salicide structure
A method for manufacturing an OS transistor will be described with reference to FIGS. 7A to 7C are cross-sectional views in the order of steps showing a method of forming salicide.

【0006】図7(a)に示すように、シリコン基板1
01上の所定の領域に公知のLOCOS法で素子分離絶
縁膜102が形成される。次に、チャネルストッパ用の
不純物のイオン注入が施され、熱酸化法でゲート絶縁膜
103が形成される。
As shown in FIG. 7A, the silicon substrate 1
An element isolation insulating film 102 is formed in a predetermined region on the device 01 by a known LOCOS method. Next, ion implantation of impurities for a channel stopper is performed, and the gate insulating film 103 is formed by a thermal oxidation method.

【0007】次に、CVD(化学気相成長)法により全
面に膜厚150nm程度のポリシリコン膜が成膜され、
リン等の不純物がドープされる。その後、フォトリソグ
ラフィ技術とドライエッチング技術により所望の形状に
パターニングされゲート電極104が形成される。次
に、CVD法でシリコン酸化膜が全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極10
4の側面にスペーサ105が形成される。
Next, a polysilicon film having a film thickness of about 150 nm is formed on the entire surface by a CVD (chemical vapor deposition) method.
Impurities such as phosphorus are doped. After that, the gate electrode 104 is formed by patterning into a desired shape by the photolithography technique and the dry etching technique. Next, a silicon oxide film is deposited on the entire surface by the CVD method, and then anisotropic dry etching is performed to form the gate electrode 10.
The spacer 105 is formed on the side surface of the No. 4.

【0008】次にヒ素、ボロン等の不純物のイオン注入
が行われ、熱処理によって拡散層106が形成される。
ここで、MOSトンランジスタがNチャネル型の場合に
は、ヒ素を含む拡散層が形成され、Pチャネル型の場合
にはボロンを含む拡散層が形成され、それぞれトランジ
スタのソース・ドレイン領域となる。
Then, ion implantation of impurities such as arsenic and boron is performed, and a diffusion layer 106 is formed by heat treatment.
Here, when the MOS transistor is an N channel type, a diffusion layer containing arsenic is formed, and when the MOS transistor is a P channel type, a diffusion layer containing boron is formed, and each becomes a source / drain region of a transistor.

【0009】次に、図7(b)に示すように、金属のス
パッタ法などにより50nm程度の膜厚のチタン膜10
7が全面に成膜される。そして、常圧のN2 (窒素)雰
囲気中で30〜60秒間熱処理が行われる。ここで、熱
処理装置は通常はランプアニール装置であり、処理温度
は600〜700℃に設定される。このようにして、チ
タンのシリサイド化が行われる。
Next, as shown in FIG. 7B, a titanium film 10 having a thickness of about 50 nm is formed by a metal sputtering method or the like.
7 is formed on the entire surface. Then, heat treatment is performed for 30 to 60 seconds in a normal pressure N 2 (nitrogen) atmosphere. Here, the heat treatment apparatus is usually a lamp annealing apparatus, and the treatment temperature is set to 600 to 700 ° C. In this way, the silicidation of titanium is performed.

【0010】ここで、ゲート電極104の露出した表面
と拡散層106の表面には、図7(c)に示すようにシ
リサイド層108が形成され、さらに窒化チタン層10
9が形成される。これに対し、シリコン酸化膜で形成さ
れた素子分離絶縁膜102上およびスペーサ105上に
は、窒化チタン層109と未反応チタン層110が形成
される。
A silicide layer 108 is formed on the exposed surface of the gate electrode 104 and the surface of the diffusion layer 106, as shown in FIG. 7C, and the titanium nitride layer 10 is further formed.
9 is formed. On the other hand, the titanium nitride layer 109 and the unreacted titanium layer 110 are formed on the element isolation insulating film 102 and the spacer 105 formed of the silicon oxide film.

【0011】次に、アンモニア水溶液、純水および過酸
化水素水の混合した化学薬液で前述の未反応チタン層1
10がエッチング除去される。このエッチングで、この
未反応チタン層110上の窒化チタン層109はリフト
オフされて除去されるようになる。
Next, the above-mentioned unreacted titanium layer 1 is treated with a chemical solution in which an aqueous ammonia solution, pure water and hydrogen peroxide solution are mixed.
10 is etched away. By this etching, the titanium nitride layer 109 on the unreacted titanium layer 110 is lifted off and removed.

【0012】このようにして、図7(d)に示すよう
に、ゲート電極104上およびソース・ドレイン領域を
形成する拡散層106上にのみ自己整合的にシリサイド
層108とが形成されるようになる。
Thus, as shown in FIG. 7D, the silicide layer 108 is formed in a self-aligned manner only on the gate electrode 104 and the diffusion layer 106 forming the source / drain regions. Become.

【0013】[0013]

【発明が解決しようとする課題】このような先述した従
来のサリサイド形成の技術では、先述したように半導体
素子の微細化によりシリサイド膜厚が薄くなってくる
と、以下のような薄膜化固有の問題点が顕在化する。す
なわち、特に薄膜のチタン膜を用いてシリサイドを形成
する場合に、ゲート電極とソース・ドレイン領域との間
のリーク電流が増加する。これは、シリコン酸化膜のス
ペーサ上あるいは素子分離絶縁膜上に形成される窒化チ
タン層あるいはチタン酸化膜の除去が困難になるためで
ある。以下にこれらの技術的な問題点について詳細に説
明する。
In the above-mentioned conventional salicide formation technology, as described above, when the thickness of the silicide becomes thin due to the miniaturization of the semiconductor element as described above, the following inherent characteristics of thinning are required. The problem becomes obvious. That is, particularly when a thin titanium film is used to form silicide, the leak current between the gate electrode and the source / drain regions increases. This is because it becomes difficult to remove the titanium nitride layer or the titanium oxide film formed on the spacer of the silicon oxide film or the element isolation insulating film. These technical problems will be described in detail below.

【0014】サリサイド形成においては、シリサイド層
がゲート電極上と拡散層上にのみに選択的に形成される
必要がある。先述した通常のシリサイド形成では、チタ
ン等の高融点金属層にシリコン原子が拡散で供給されて
シリサイド反応が進む。そして、シリコン酸化膜で構成
されるスペーサ上あるいは素子分離絶縁膜上でのシリサ
イド化も拡散層あるいはポリシリコン膜のシリコン原子
がスペーサ上あるいは素子分離絶縁膜上に拡散する場合
には、これらの領域にシリサイド層が形成され(以下、
オーバーグロースと呼称する)前述した選択的なシリサ
イド形成が困難になる。そこで、このオーバーグロース
を防止するためには、先述した熱処理温度を低下させる
ことが必要になる。
In salicide formation, a silicide layer needs to be selectively formed only on a gate electrode and a diffusion layer. In the normal silicide formation described above, silicon atoms are supplied by diffusion to a high melting point metal layer such as titanium, and the silicide reaction proceeds. When the silicon atoms of the diffusion layer or the polysilicon film are diffused on the spacer or the element isolation insulating film, the silicidation on the spacer made of the silicon oxide film or the element isolation insulating film is also performed. A silicide layer is formed on the
This is referred to as overgrowth.) It becomes difficult to selectively form the silicide described above. Therefore, in order to prevent this overgrowth, it is necessary to lower the above-mentioned heat treatment temperature.

【0015】このような温度の下では、先述したように
チタンの窒化反応速度の方がシリサイド化反応速度より
はるかに大きくなり、窒化チタン層が形成され易くな
る。あるいはランプアニールの熱処理中にチタン酸化物
が形成される。
At such a temperature, the nitriding reaction rate of titanium becomes much higher than the silicidation reaction rate as described above, and the titanium nitride layer is easily formed. Alternatively, titanium oxide is formed during the heat treatment of lamp annealing.

【0016】先述したように、シリコン酸化膜で構成さ
れるスペーサ上あるいは素子分離絶縁膜上には、窒化チ
タン層が形成される。そして、チタン膜の膜厚が薄くな
ると熱処理後にはチタン膜は全て窒化チタン層に変わ
り、残存する未反応チタン層はなくなる。そして、先述
した化学薬液によるリフトオフではスペーサ上あるいは
素子分離絶縁膜上の窒化チタン層の完全除去ができなく
なる。このために、窒化チタンによるゲート電極と拡散
層間の電流通路ができてしまい、先述したゲート電極と
ソース・ドレイン領域との間のリーク電流が増加するよ
うになる。ここで、上記の化学薬液により完全に窒化チ
タン層を取り除くのに必要なだけの長時間のエッチング
が行われるとゲート電極上あるいは拡散層上のシリサイ
ド層も同時に除去されてしまい電気抵抗の上昇をまね
く。
As described above, the titanium nitride layer is formed on the spacer formed of the silicon oxide film or the element isolation insulating film. When the thickness of the titanium film is reduced, the entire titanium film is changed to a titanium nitride layer after the heat treatment, and the remaining unreacted titanium layer disappears. Then, the lift-off with the chemical solution described above cannot completely remove the titanium nitride layer on the spacer or the element isolation insulating film. As a result, a current path is formed between the gate electrode and the diffusion layer by titanium nitride, and the leak current between the gate electrode and the source / drain region increases. If the chemical solution described above is used for etching for a long time necessary to completely remove the titanium nitride layer, the silicide layer on the gate electrode or the diffusion layer is also removed at the same time, and the electrical resistance increases. Inspire.

【0017】本発明は、これらの問題点を解決し微細化
されるMOSトランジスタ等の半導体素子のサリサイド
化を容易にし、半導体装置の超高集積化、高密度化およ
び高速化を促進にするものである。
The present invention solves these problems and facilitates salicization of miniaturized semiconductor elements such as MOS transistors, and promotes ultra-high integration, high density and high speed of semiconductor devices. Is.

【0018】[0018]

【課題を解決するための手段】このために本発明では、
半導体基板上に形成される半導体素子の所定領域への高
融点金属のシリサイド層形成において、前記高融点金属
の薄膜が前記半導体基板と前記半導体素子の表面に被着
される工程と、前記半導体基板、前記半導体素子および
前記高融点金属の薄膜に対する熱処理が窒素原子含有の
ガス雰囲気中で施される工程と、前記熱処理で形成され
る高融点金属のシリサイド層以外の高融点金属の化合物
が、反応ガス中でのドライエッチング処理と化学薬液中
でのエッチング処理とで除去される工程と、を含む。
To this end, in the present invention,
Forming a silicide layer of a refractory metal in a predetermined region of a semiconductor element formed on a semiconductor substrate, depositing a thin film of the refractory metal on the surfaces of the semiconductor substrate and the semiconductor element, and the semiconductor substrate A step of performing heat treatment on the semiconductor element and the thin film of the refractory metal in a gas atmosphere containing nitrogen atoms, and a compound of the refractory metal other than the silicide layer of the refractory metal formed by the heat treatment reacts with each other. And a step of removing by a dry etching treatment in a gas and an etching treatment in a chemical solution.

【0019】ここで、前記高融点金属の薄膜がチタンで
あり、前記反応ガスはCHF3 、CF4 あるいはBCl
3 を含む。
Here, the thin film of the high melting point metal is titanium, and the reaction gas is CHF 3 , CF 4 or BCl.
Including 3 .

【0020】または、半導体基板上に形成される半導体
素子の所定領域への高融点金属のシリサイド層形成にお
いて、前記高融点金属の薄膜が前記半導体基板と前記半
導体素子の表面に被着される工程と、前記半導体基板、
前記半導体素子および前記高融点金属の薄膜に対する第
1の熱処理が窒素原子含有のガス雰囲気中で施される工
程と、前記第1の熱処理で形成される高融点金属のシリ
サイド層以外の高融点金属の化合物に対して第2の熱処
理が還元ガス雰囲気中で施される工程と、前記第2の熱
処理により還元された高融点金属の前記化合物が化学薬
液中でのエッチング処理で除去される工程と、を含む。
Alternatively, in forming a silicide layer of a high melting point metal on a predetermined region of a semiconductor element formed on a semiconductor substrate, a step of depositing the thin film of the high melting point metal on the semiconductor substrate and the surface of the semiconductor element. And the semiconductor substrate,
A step of performing a first heat treatment on the semiconductor element and the thin film of the high melting point metal in a gas atmosphere containing a nitrogen atom; and a high melting point metal other than a silicide layer of the high melting point metal formed by the first heat treatment. Performing a second heat treatment on the compound in a reducing gas atmosphere; and removing the compound of the refractory metal reduced by the second heat treatment by etching in a chemical solution. ,including.

【0021】ここで、前記高融点金属がチタンであり、
前記還元ガスがH2 、Si2 6 あるいはGeH4 ガス
あるいはこれらの混合ガスである。
Here, the refractory metal is titanium,
The reducing gas is H 2 , Si 2 H 6, GeH 4 gas or a mixed gas thereof.

【0022】そして、前記化学薬液として、アンモニア
水溶液と過酸化水素水の混合液あるいは硫酸と過酸化水
素水の混合液が用いられる。
As the chemical liquid, a mixed solution of aqueous ammonia solution and hydrogen peroxide solution or a mixed solution of sulfuric acid and hydrogen peroxide solution is used.

【0023】そして、前記半導体素子がMOSトランジ
スタであり、前記MOSトランジスタのゲート電極とソ
ース・ドレイン領域との表面に前記シリサイド層が選択
的に形成される。
The semiconductor element is a MOS transistor, and the silicide layer is selectively formed on a surface of a gate electrode and a source / drain region of the MOS transistor.

【0024】なお、本発明は、シリサイド化のためチタ
ン膜をN2 雰囲気中で熱処理する場合、この処理条件に
よっては窒化チタン層あるいはチタン酸化物層が形成さ
れるという発明者の得た新知見に基づくものである。
The present invention is based on a new finding obtained by the inventor that when a titanium film is heat-treated in an N 2 atmosphere for silicidation, a titanium nitride layer or a titanium oxide layer is formed depending on the processing conditions. It is based on.

【0025】[0025]

【実施例】次に、図面を参照して本発明を詳細に説明す
る。図1と図2は本発明のサリサイド形成を示す工程順
の断面図である。ここで、サリサイド形成はMOSトラ
ンジスタに対して適用される。
The present invention will be described in detail with reference to the drawings. 1 and 2 are cross-sectional views in the order of steps showing the salicide formation of the present invention. Here, salicide formation is applied to MOS transistors.

【0026】図1(a)に示すように、シリコン基板1
上の所定の領域に公知のLOCOS法で膜厚が400n
mの素子分離絶縁膜2が形成される。次に、チャネルス
トッパ用の不純物等のイオン注入がされる。次に、O2
(酸素)とN2 O(亜酸化窒素)ガスを含む雰囲気での
熱酸化法で、膜厚8nm程度のゲート絶縁膜3が形成さ
れる。このようにして、このゲート絶縁膜3は窒素原子
を含有するシリコン酸化膜で構成されるようになる。
As shown in FIG. 1A, a silicon substrate 1
The thickness of the upper predetermined area is 400 n by a known LOCOS method.
m element isolation insulating film 2 is formed. Next, ions such as impurities for channel stopper are implanted. Next, O 2
A gate insulating film 3 having a thickness of about 8 nm is formed by a thermal oxidation method in an atmosphere containing (oxygen) and N 2 O (nitrous oxide) gas. In this way, the gate insulating film 3 is composed of a silicon oxide film containing nitrogen atoms.

【0027】次に、CVD法により全面に膜厚150n
m程度のポリシリコン膜が成膜され、リンあるいはボロ
ン等の不純物がドープされる。その後、フォトリソグラ
フィ技術とドライエッチング技術により所望の形状にパ
ターニングされゲート電極4が形成される。次に、CV
D法でシリコン酸化膜が100nm程度の膜厚で全面に
堆積され、続いて異方性のドライエッチングが行われ、
ゲート電極4の側面にスペーサ5が形成される。
Next, a film thickness of 150 n is formed on the entire surface by the CVD method.
A polysilicon film having a thickness of about m is formed, and an impurity such as phosphorus or boron is doped. After that, the gate electrode 4 is formed by patterning into a desired shape by the photolithography technique and the dry etching technique. Next, CV
A silicon oxide film having a thickness of about 100 nm is deposited on the entire surface by the D method, and then anisotropic dry etching is performed.
A spacer 5 is formed on a side surface of the gate electrode 4.

【0028】次にヒ素あるいはボロン不純物のイオン注
入が行われ、800〜1000℃程度の熱処理によって
拡散層6が形成される。ここで、ヒ素あるいはボロンイ
オン注入のドーズ量は1〜5×1015イオン/cm2
度に設定される。このようにして、MOSトランジスタ
のソース・ドレイン領域が形成される。ここで、Nチャ
ンネル型MOSトランジスタの場合にはヒ素不純物が、
Pチャネル型MOSトランジスタの場合にはボロン不純
物が注入される。
Next, ions of arsenic or boron impurities are implanted, and a diffusion layer 6 is formed by a heat treatment at about 800 to 1000 ° C. Here, the dose of arsenic or boron ion implantation is set to about 1 to 5 × 10 15 ions / cm 2 . In this way, the source / drain regions of the MOS transistor are formed. Here, in the case of an N-channel type MOS transistor, arsenic impurities are
In the case of a P-channel MOS transistor, boron impurities are implanted.

【0029】次に、図1(b)に示すように、チタンの
スパッタ法などにより40nm程度の膜厚のチタン膜7
が全面に成膜される。
Next, as shown in FIG. 1B, a titanium film 7 having a thickness of about 40 nm is formed by a titanium sputtering method or the like.
Is deposited on the entire surface.

【0030】次に、N2 ガス雰囲気で30秒程度の第1
の熱処理が施される。この第1の熱処理はランプアニー
ル装置で行われその処理温度は600〜700℃程度に
設定される。
Next, the first process is performed for about 30 seconds in an N 2 gas atmosphere.
Is heat treated. This first heat treatment is performed by a lamp annealing apparatus, and the processing temperature is set to about 600 to 700 ° C.

【0031】このような熱処理により、ゲート電極4の
露出した表面と拡散層6の表面には、図1(c)に示す
ように電気抵抗率の高い結晶構造のC49構造シリサイ
ド層8が形成される。これに対し、シリコン酸化膜であ
る素子分離絶縁膜2上およびスペーサ5上には、前述し
た窒素チタン層9が形成される。あるいは、未反応チタ
ン層10がわずかに残存する。
By such heat treatment, a C49 structure silicide layer 8 having a crystal structure having a high electric resistivity is formed on the exposed surface of the gate electrode 4 and the surface of the diffusion layer 6 as shown in FIG. You. On the other hand, the nitrogen titanium layer 9 described above is formed on the element isolation insulating film 2 which is a silicon oxide film and the spacer 5. Alternatively, the unreacted titanium layer 10 slightly remains.

【0032】前述したように、この窒化チタン層9は、
アンモニア水溶液、純水および過酸化水素水の混合した
化学薬液には溶けない。そこで、CHF3 を反応ガスと
するドライエッチングにより、この窒化チタン層9が除
去される。ここで、このCHF3 を用いたドライエッチ
ングの場合、窒化チタン層9とC49構造シリサイド層
8のエッチング速度比は大きく、これらのエッチングの
選択性は向上する。このために、窒化チタン層9の選択
的エッチングの制御が容易になる。
As described above, this titanium nitride layer 9
It does not dissolve in chemicals mixed with aqueous ammonia, pure water and hydrogen peroxide. Therefore, the titanium nitride layer 9 is removed by dry etching using CHF 3 as a reaction gas. Here, in the case of dry etching using CHF 3 , the etching rate ratio between the titanium nitride layer 9 and the C49 structure silicide layer 8 is large, and the selectivity of these etchings is improved. This facilitates the control of the selective etching of the titanium nitride layer 9.

【0033】図3に、このドライエッチング後のチタン
シリサイド層の層抵抗とエッチング時間の関係を示す。
ここで、チタンシリサイド層はその幅が0.5μmのN
+ 拡散層上に形成されている。図3から判るように、オ
ーバーエッチングの時間が30秒でもシリサイド層の層
抵抗の上昇は10%以下であり、サリサイド形成におい
ては問題は生じない。
FIG. 3 shows the relationship between the layer resistance of the titanium silicide layer after the dry etching and the etching time.
Here, the titanium silicide layer has an N width of 0.5 μm.
+ Formed on the diffusion layer. As can be seen from FIG. 3, even when the over-etching time is 30 seconds, the increase in the layer resistance of the silicide layer is 10% or less, and there is no problem in salicide formation.

【0034】次に、アンモニア水溶液、純水および過酸
化水素水の混合した化学薬液で、図2(a)に示す未反
応チタン層10が除去される。ここで、この未反応チタ
ン層10は上記の化学薬液に溶けて除去される。あるい
は、この未反応チタン層10は、硫酸、過酸化水素水お
よび純水の混合した化学薬液でエッチング除去してもよ
い。
Next, the unreacted titanium layer 10 shown in FIG. 2A is removed with a chemical solution in which an aqueous ammonia solution, pure water and hydrogen peroxide solution are mixed. Here, this unreacted titanium layer 10 is dissolved and removed in the above-mentioned chemical solution. Alternatively, the unreacted titanium layer 10 may be removed by etching with a chemical solution in which sulfuric acid, hydrogen peroxide and pure water are mixed.

【0035】以上のような工程により、ゲート電極4上
およびソース・ドレイン領域を形成する拡散層6上にの
み自己整合的にC49構造シリサイド8が形成される。
ここで、このC49構造シリサイド層の電気抵抗率は6
0μΩ・cmである。
Through the above steps, the C49 silicide 8 is formed in a self-aligned manner only on the gate electrode 4 and the diffusion layer 6 forming the source / drain regions.
Here, the electric resistivity of the C49 structure silicide layer is 6
It is 0 μΩ · cm.

【0036】次に、常圧のAr(アルゴン)囲気中で
30秒程度の第2の熱処理が行われる。ここで、熱処理
装置は先述したランプアニール装置であり、処理温度は
750℃程度に設定される。この処理により、図2
(b)に示すように、前述したC49構造シリサイド層
8は、電気抵抗率の低い結晶構造のC54構造シリサイ
ド層11に変わる。ここで、このC54構造シリサイド
層の電気抵抗率は15μΩ・cm程度である。
Next, second heat treatment at about 30 seconds in atmospheric pressure Ar (argon) atmosphere is performed. Here, the heat treatment apparatus is the above-described lamp annealing apparatus, and the treatment temperature is set to about 750 ° C. By this process,
As shown in (b), the above-described silicide layer 8 having the C49 structure is changed to the silicide layer 11 having the crystal structure having a low electric resistivity. Here, the electrical resistivity of the C54 structure silicide layer is about 15 μΩ · cm.

【0037】以上のようにして、ゲート電極4の表面と
拡散層6の表面に選択的に形成されるシリサイド層を有
するMOSトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。
As described above, a MOS transistor having a silicide layer selectively formed on the surface of gate electrode 4 and the surface of diffusion layer 6 is completed. Then, the electric resistances of the gate electrode and the source / drain regions are reduced.

【0038】またこのようにして、先述したゲート電極
とソース・ドレイン領域との間のリーク電流の生じない
MOSトランジスタが得られるようになる。このことに
ついて、図4に基づいて説明する。図4は、MOSトラ
ンジスタの前述のリーク不良率と前述のドライエッチン
グ時間の関係を示す。ここで、ゲート電極とソース・ド
レイン領域間のリーク電流は、2万個のMOSトランジ
スタのアレイ全体で測定され、その全体の値が10-7
ンペア以上の場合をリーク不良とした。そして、不良率
は上記のアレイ母体が45個での発生の割合である。図
3から判るように、前記のドライエッチングが30秒間
以上行われるとリーク電流による不良は全くなくなる。
Further, in this manner, a MOS transistor in which a leak current does not occur between the gate electrode and the source / drain regions described above can be obtained. This will be described with reference to FIG. FIG. 4 shows the relationship between the above-mentioned leak defect rate of the MOS transistor and the above-mentioned dry etching time. Here, the leak current between the gate electrode and the source / drain region was measured for the entire array of 20,000 MOS transistors, and a case where the total value was 10 −7 amperes or more was regarded as a leak failure. The failure rate is the rate of occurrence when the number of array mother bodies is 45. As can be seen from FIG. 3, when the dry etching is performed for 30 seconds or more, the defect due to the leak current disappears at all.

【0039】この実施例では、ドライエッチングの反応
ガスとしてCF4 あるいはBCl3を混合した場合でも
同様の効果がある。この場合には、シリコン酸化膜との
選択比が向上するため、未反応チタン層の形成が少ない
場合に特に有効である。
In this embodiment, the same effect can be obtained even when CF 4 or BCl 3 is mixed as the reaction gas for dry etching. In this case, since the selectivity with the silicon oxide film is improved, it is particularly effective when the formation of the unreacted titanium layer is small.

【0040】次に、図1(a)、図1(b)と図5に基
づいて本発明の第2の実施例を説明する。この実施例で
は、先述した第1の熱処理の工程で形成されるチタン酸
化物を除去する場合について説明する。そして、ここで
はNチャネル型のMOSトランジスタでのサリサイド化
の場合について説明される。図5はこのようなサリサイ
ド形成の後半工程の断面図である。図中で第1の実施例
と同一ものは同じ符号が用いられる。
Next, a second embodiment of the present invention will be described with reference to FIGS. 1 (a), 1 (b) and 5. In this embodiment, a case where titanium oxide formed in the above-described first heat treatment step is removed will be described. Here, a case of salicidation using an N-channel MOS transistor will be described. FIG. 5 is a cross-sectional view of the latter half step of forming such salicide. In the figure, the same components as those in the first embodiment are designated by the same reference numerals.

【0041】図1(a)に示すように、P導電型あるい
はPウェルの形成されたシリコン基板1上の所定の領域
に公知のLOCOS法で膜厚が300nmの素子分離絶
縁膜2が形成される。次に、チャネルストッパ用のボロ
ン不純物のイオン注入が行われ、熱酸化法で膜厚8nm
程度のゲート絶縁膜3が形成される。
As shown in FIG. 1A, an element isolation insulating film 2 having a thickness of 300 nm is formed by a known LOCOS method on a predetermined region of a silicon substrate 1 having a P conductivity type or a P well. You. Next, ion implantation of boron impurities for channel stopper is performed, and a film thickness of 8 nm is formed by a thermal oxidation method.
About a gate insulating film 3 is formed.

【0042】次に、CVD法により全面に膜厚100n
m程度のポリシリコン膜が成膜され、リン等の不純物が
ドープされる。その後、フォトリソグラフィ技術とドラ
イエッチング技術により所望の形状にパターニングされ
ゲート電極4が形成される。次に、CVD法でシリコン
酸化膜が100nm程度の膜厚で全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極4の
側面にスペーサ5が形成される。
Next, a film thickness of 100 n is formed on the entire surface by the CVD method.
A polysilicon film of about m is formed and doped with impurities such as phosphorus. After that, the gate electrode 4 is formed by patterning into a desired shape by the photolithography technique and the dry etching technique. Next, a silicon oxide film with a film thickness of about 100 nm is deposited on the entire surface by the CVD method, and then anisotropic dry etching is performed to form spacers 5 on the side surfaces of the gate electrode 4.

【0043】次にヒ素不純物のイオン注入が行われ、9
00℃程度の熱処理によって拡散層6が形成される。こ
こで、ヒ素イオン注入のドーズ量は1×1015イオン/
cm2 程度に設定される。このようにして、MOSトラ
ンジスタのソース・ドレイン領域が形成される。
Next, ion implantation of arsenic impurities is performed,
The diffusion layer 6 is formed by heat treatment at about 00 ° C. Here, the dose of arsenic ion implantation is 1 × 10 15 ions /
cm 2 is set. In this way, the source / drain regions of the MOS transistor are formed.

【0044】次に、図1(b)に示すように、チタンの
スパッタ法などにより20nm程度の膜厚のチタン膜7
が全面に成膜される。
Next, as shown in FIG. 1B, a titanium film 7 having a thickness of about 20 nm is formed by a titanium sputtering method or the like.
Is deposited on the entire surface.

【0045】次に、減圧のN2 ガス雰囲気中で30秒程
度の第1の熱処理が施される。この第1の熱処理はラン
プアニール装置で行われその処理温度は750℃程度に
設定されて行われる。
Next, a first heat treatment is performed for about 30 seconds in a reduced pressure N 2 gas atmosphere. This first heat treatment is performed in a lamp annealing apparatus, and the processing temperature is set to about 750 ° C.

【0046】このような熱処理により、ゲート電極4の
露出した表面と拡散層6の表面には、図5(a)に示す
ように電気抵抗率の高い結晶構造のC49構造シリサイ
ド層8が形成される。これに対し、シリコン酸化膜であ
る素子分離絶縁膜2上およびスペーサ5上には、窒素含
有チタン層12とチタン酸化物層13とが形成されるよ
うになる。
By such a heat treatment, a C49 structure silicide layer 8 having a crystal structure with a high electric resistivity is formed on the exposed surface of the gate electrode 4 and the surface of the diffusion layer 6 as shown in FIG. You. On the other hand, a nitrogen-containing titanium layer 12 and a titanium oxide layer 13 are formed on the element isolation insulating film 2 and the spacer 5 which are silicon oxide films.

【0047】この窒素含有チタン層12中では、窒素原
子は10〜20at%含まれシリコン原子の拡散を抑制
する働きがある。そして、先述したシリサイドのオーバ
ーグロースが抑制されるようになる。このために、この
第1の熱処理温度を先述した従来の技術より高く設定で
きるようになる。
In the nitrogen-containing titanium layer 12, nitrogen atoms are contained in an amount of 10 to 20 at% and have a function of suppressing the diffusion of silicon atoms. Then, the above-mentioned overgrowth of the silicide is suppressed. Therefore, the temperature of the first heat treatment can be set higher than that of the conventional technique described above.

【0048】しかし、このオーバーグロースの抑制力は
チタン膜の膜厚が厚くなると低下する。これは、膜厚が
厚くなると窒素原子を含有しないチタン層が深い領域に
形成され、この領域でシリコン原子の熱拡散が生じるた
めである。
However, this overgrowth suppressing power decreases as the thickness of the titanium film increases. This is because when the film thickness is increased, a titanium layer containing no nitrogen atoms is formed in a deep region, and thermal diffusion of silicon atoms occurs in this region.

【0049】次に、還元性の雰囲気ガス、例えば、H2
ガス中での熱処理が加えられる。この時の熱処理温度は
400〜600℃に設定され、処理時間は10〜20分
間である。この熱処理で、前述した窒素含有チタン層1
2およびチタン酸化物層13は還元され、図5(b)に
示すように、元の高融点金属すなわち残存チタン膜14
になる。
Next, a reducing atmosphere gas, for example, H 2
A heat treatment in gas is applied. The heat treatment temperature at this time is set to 400 to 600 ° C., and the treatment time is 10 to 20 minutes. By this heat treatment, the nitrogen-containing titanium layer 1
2 and the titanium oxide layer 13 are reduced, and as shown in FIG. 5B, the original refractory metal, that is, the residual titanium film 14 is formed.
become.

【0050】次に、図5(c)に示すように、アンモニ
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の残存チタン膜14が除去される。ここで、この
残存チタン膜14は上記の化学薬液に溶けて除去され
る。あるいは、この残存チタン膜14は、硫酸、過酸化
水素水および純水の混合した化学薬液でエッチング除去
される。
Next, as shown in FIG. 5C, the above-mentioned residual titanium film 14 is removed with a chemical solution in which an aqueous ammonia solution, pure water and hydrogen peroxide solution are mixed. Here, the remaining titanium film 14 is dissolved in the above chemical solution and removed. Alternatively, the remaining titanium film 14 is removed by etching with a chemical solution in which sulfuric acid, hydrogen peroxide and pure water are mixed.

【0051】以上のような工程により、ゲート電極4上
およびソース・ドレイン領域を形成する拡散層6上にの
み自己整合的にC49構造シリサイド8が形成される。
ここで、このC49構造シリサイド層の電気抵抗率は5
0μΩ・cmである。
Through the above steps, the C49 structure silicide 8 is formed in a self-aligned manner only on the gate electrode 4 and the diffusion layer 6 forming the source / drain regions.
Here, the electrical resistivity of the C49 structure silicide layer is 5
It is 0 μΩ · cm.

【0052】次に、場合によっては第1の実施例で説明
したように、常圧のN2 雰囲気中で30秒程度の第2の
熱処理が行われる。ここで、熱処理装置は先述したラン
プアニール装置であり、処理温度は800℃程度に設定
される。この処理により、第1の実施例で説明した図2
(b)に示すように、前述したC49構造シリサイド層
8は、電気抵抗率の低い結晶構造のC54構造シリサイ
ド層11に変わる。ここで、このC54構造シリサイド
層の電気抵抗率は15μΩ・cmである。
Next, in some cases, as described in the first embodiment, a second heat treatment is performed for about 30 seconds in a normal pressure N 2 atmosphere. Here, the heat treatment apparatus is the lamp annealing apparatus described above, and the treatment temperature is set to about 800 ° C. By this processing, the processing shown in FIG.
As shown in (b), the above-described silicide layer 8 having the C49 structure is changed to the silicide layer 11 having the crystal structure having a low electric resistivity. Here, the electric resistivity of the C54 structure silicide layer is 15 μΩ · cm.

【0053】以上のようにして、ゲート電極4の表面と
拡散層6の表面に選択的に形成されるシリサイド層を有
するMOSトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。
As described above, a MOS transistor having a silicide layer selectively formed on the surface of gate electrode 4 and the surface of diffusion layer 6 is completed. Then, the electric resistances of the gate electrode and the source / drain regions are reduced.

【0054】本実施例のサリサイドの形成方法では、熱
処理温度を高めに設定しても窒素含有のチタン層は形成
されるが窒化チタン層は形成されない。しかし、チタン
酸化物層が形成される。本実施例の場合は、このような
窒素含有チタン層あるいはチタン酸化物膜を除去するの
に適している。
In the salicide forming method of this embodiment, a nitrogen-containing titanium layer is formed but a titanium nitride layer is not formed even when the heat treatment temperature is set to be higher. However, a titanium oxide layer is formed. The present embodiment is suitable for removing such a nitrogen-containing titanium layer or a titanium oxide film.

【0055】また、この場合のチタン酸化物膜の還元
は、Si2 6 あるいはGeH4 ガス雰囲気で行っても
同様の効果がある。このような還元ガスの場合には、処
理温度は600℃程度に、さらにそのガス圧力は10-4
Torr程度に設定される。
In this case, the same effect can be obtained by reducing the titanium oxide film in a Si 2 H 6 or GeH 4 gas atmosphere. In the case of such a reducing gas, the processing temperature is about 600 ° C., and the gas pressure is 10 −4.
It is set to about Torr.

【0056】このようにして、先述したゲート電極とソ
ース・ドレイン領域との間のリーク電流の生じないMO
Sトランジスタオが得られるようになる。このことにつ
いて、図6に基づいて説明する。図6は、MOSトラン
ジスタ良品率を従来の技術と比較して示したものであ
る。ここで、ゲート電極とソース・ドレイン領域間のリ
ーク電流が10-11 アンペア以下のMOSトランジスタ
を良品とした。図6から判るように、本発明により前述
の良品率は100%近くになり大幅に改善される。な
お、従来の技術の場合では、上記の良品率は70%程度
である。
As described above, the MO having no leakage current between the gate electrode and the source / drain region described above is formed.
An S transistor can be obtained. This will be described with reference to FIG. FIG. 6 shows the rate of non-defective MOS transistors in comparison with the conventional technique. Here was as good a following MOS transistor leakage current 10-11 amperes between the gate electrode and the source and drain regions. As can be seen from FIG. 6, according to the present invention, the above-mentioned non-defective rate is close to 100%, which is greatly improved. In the case of the conventional technique, the above non-defective rate is about 70%.

【0057】[0057]

【発明の効果】以上に説明したように本発明の方法によ
れば、サリサイド形成の工程において、先述したシリコ
ン酸化膜のスペーサ上あるいは素子分離絶縁膜上に形成
される窒化チタン層あるいはチタン酸化物膜をドライエ
ッチングで除去したりあるいは還元したりした後に、化
学薬液で除去する。
As described above, according to the method of the present invention, in the step of forming a salicide, a titanium nitride layer or a titanium oxide layer formed on the spacer of the silicon oxide film or the element isolation insulating film described above. After the film is removed by dry etching or reduced, the film is removed by a chemical solution.

【0058】このために、MOSトランジスタのゲート
電極とソース・ドレイン領域間のリーク電流は大幅に低
減され、ゲート電極およびソース・ドレイン領域は安定
して形成できるようになる。このようにして、信頼性の
高い半導体装置の製造が保証されるようになる。
As a result, the leakage current between the gate electrode and the source / drain region of the MOS transistor is greatly reduced, and the gate electrode and the source / drain region can be formed stably. In this way, the manufacture of a highly reliable semiconductor device is guaranteed.

【0059】そして、本発明はMOSトランジスタ等の
半導体素子のサリサイド化を容易にし、半導体装置の高
集積化、高密度化および高速化を促進する。
The present invention facilitates salicide of semiconductor elements such as MOS transistors and promotes high integration, high density and high speed of semiconductor devices.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を説明するための工程順
の断面図である。
1A to 1D are cross-sectional views in order of processes for explaining a first embodiment of the present invention.

【図2】本発明の第1の実施例を説明するための工程順
の断面図である。
2A to 2D are cross-sectional views in order of processes for explaining the first embodiment of the present invention.

【図3】本発明の第1の実施例でのドライエッチングの
影響を示すグラフである。
FIG. 3 is a graph showing the influence of dry etching in the first embodiment of the present invention.

【図4】本発明の第1の実施例の効果を示すグラフであ
る。
FIG. 4 is a graph showing the effect of the first embodiment of the present invention.

【図5】本発明の第2の実施例を説明するための工程順
の断面図である。
5A to 5D are cross-sectional views in order of the steps, for explaining the second embodiment of the present invention.

【図6】本発明の第2の実施例の効果を示すグラフであ
る。
FIG. 6 is a graph showing the effect of the second embodiment of the present invention.

【図7】従来の技術を説明する工程順の断面図である。7A to 7C are cross-sectional views in order of processes, illustrating a conventional technique.

【符号の説明】[Explanation of symbols]

1,101 シリコン基板 2,102 素子分離絶縁膜 3,103 ゲート絶縁膜 4,104 ゲート電極 5,105 スペーサ 6,106 拡散層 7,107 チタン膜 8,108 C49構造シリサイド層 9,109 窒化チタン層 10,110 未反応チタン層 11 C54構造シリサイド層 12 窒素含有チタン層 13 チタン酸化物層 14 残存チタン膜 DESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,102 Element isolation insulating film 3,103 Gate insulating film 4,104 Gate electrode 5,105 Spacer 6,106 Diffusion layer 7,107 Titanium film 8,108 C49 structure silicide layer 9,109 Titanium nitride layer 10,110 unreacted titanium layer 11 C54 structure silicide layer 12 nitrogen-containing titanium layer 13 titanium oxide layer 14 residual titanium film

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に形成される半導体素子の
所定領域への高融点金属のシリサイド層形成において、
前記高融点金属の薄膜が前記半導体基板と前記半導体素
子の表面に被着される工程と、前記半導体基板、前記半
導体素子および前記高融点金属の薄膜に対する熱処理が
窒素原子含有のガス雰囲気中で施される工程と、前記熱
処理で形成される高融点金属のシリサイド層以外の高融
点金属の化合物が、反応ガス中でのドライエッチング処
理と化学薬液中でのエッチング処理とで除去される工程
と、を含むことを特徴とする半導体装置の製造方法。
1. In forming a silicide layer of a refractory metal in a predetermined region of a semiconductor element formed on a semiconductor substrate,
The step of depositing the thin film of the refractory metal on the surfaces of the semiconductor substrate and the semiconductor element and the heat treatment of the semiconductor substrate, the semiconductor element and the thin film of the refractory metal are performed in a gas atmosphere containing a nitrogen atom. And a step of removing the compound of the high melting point metal other than the silicide layer of the high melting point metal formed by the heat treatment, by dry etching in a reaction gas and etching in a chemical solution, A method for manufacturing a semiconductor device, comprising:
【請求項2】 前記高融点金属の薄膜がチタンであるこ
とを特徴とする請求項1記載の半導体装置の製造方法。
2. The method according to claim 1, wherein the thin film of the refractory metal is titanium.
【請求項3】 前記反応ガスがCHF3 、CF4 あるい
はBCl3 を含むことを特徴とする請求項1または請求
項2記載の半導体装置の製造方法。
3. The method according to claim 1, wherein the reaction gas contains CHF 3 , CF 4, or BCl 3 .
【請求項4】 半導体基板上に形成される半導体素子の
所定領域への高融点金属のシリサイド層形成において、
前記高融点金属の薄膜が前記半導体基板と前記半導体素
子の表面に被着される工程と、前記半導体基板、前記半
導体素子および前記高融点金属の薄膜に対する第1の熱
処理が窒素原子含有のガス雰囲気中で施される工程と、
前記第1の熱処理で形成される高融点金属のシリサイド
層以外の高融点金属の化合物に対して第2の熱処理が還
元ガス雰囲気中で施される工程と、前記第2の熱処理に
より還元された高融点金属の前記化合物が化学薬液中で
のエッチング処理で除去される工程と、を含むことを特
徴とする半導体装置の製造方法。
4. In forming a silicide layer of a refractory metal in a predetermined region of a semiconductor element formed on a semiconductor substrate,
A step of depositing a thin film of the refractory metal on the surfaces of the semiconductor substrate and the semiconductor element, and a first heat treatment for the semiconductor substrate, the semiconductor element and the thin film of the refractory metal, a nitrogen atom-containing gas atmosphere The process performed in
A step of subjecting a compound of a high melting point metal other than the silicide layer of the high melting point metal formed by the first heat treatment to a second heat treatment in a reducing gas atmosphere; and a step of reducing the compound by the second heat treatment. Removing the compound of the refractory metal by etching in a chemical solution.
【請求項5】 前記還元ガスがH2 、Si2 6 あるい
はGeH4 ガスあるいはこれらの混合ガスであることを
特徴とする請求項4記載の半導体装置の製造方法。
5. The method of manufacturing a semiconductor device according to claim 4, wherein the reducing gas is H 2 , Si 2 H 6 or GeH 4 gas or a mixed gas thereof.
【請求項6】 前記化学薬液がアンモニア水溶液と過酸
化水素水の混合液あるいは硫酸と過酸化水素水の混合液
であることを特徴とする請求項3、請求項4または請求
項5記載の半導体装置の製造方法。
6. The semiconductor according to claim 3, wherein the chemical solution is a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution or a mixed solution of sulfuric acid and a hydrogen peroxide solution. Device manufacturing method.
【請求項7】 前記半導体素子が絶縁ゲート電界効果ト
ランジスタであり、前記絶縁ゲート電界効果トランジス
タのゲート電極とソース・ドレイン領域との表面に前記
シリサイド層が選択的に形成されることを特徴とする請
求項1、請求項2、請求項3、請求項4、請求項5また
は請求項6記載の半導体装置の製造方法。
7. The semiconductor device is an insulated gate field effect transistor, and the silicide layer is selectively formed on a surface of a gate electrode and a source / drain region of the insulated gate field effect transistor. 7. The method of manufacturing a semiconductor device according to claim 1, 2, 3, 4, 5, or 6.
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