JPH08272703A

JPH08272703A - バス制御システム

Info

Publication number: JPH08272703A
Application number: JP7075562A
Authority: JP
Inventors: Shigeaki Iwasa; 繁明岩佐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】僅かな冗長性を付加するだけで、一点故障に絶
える耐故障性を有し、縮退運転時にバンド幅が縮小しな
いようにする。【構成】パリティ信号の生成の単位であるデータ線Ｄ０
０〜Ｄ７０、パリティ線Ｐ０に対して、１本の代替信号
線Ｓ０を設ける。線路に故障が発生した場合に、故障が
発生した線路によって伝送すべき信号を、送信側のパリ
ティ生成代替制御回路１２０を介して代替信号線Ｓ０に
よって伝送させ、受信側のパリティ検査代替回路２００
によって本来の線路に戻すことによって、代替信号線に
よって故障線路を代替させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機の構成要素
を接続するバスに好適なバス制御システムに関する。

【０００２】

【従来の技術】通常、ハードウェアが故障しても処理を
継続して実行できる信頼性の高い電子計算機を構成する
場合、故障したハードウェアの代わりをする機能を予め
設けておくことが一般的である。

【０００３】例えば、マルチプロセッサシステムは、Ｃ
ＰＵを複数持っており、１つのＣＰＵが故障しても、故
障したＣＰＵをシステムから切り離して、残りの正常な
ＣＰＵに処理を引き継ぐことで、処理を継続して実行す
ることができる。また、メモリも複数のモジュールに分
かれており、あるメモリモジュールが故障した場合に
は、故障したメモリモジュールを切り離して再構成する
ことにより、処理を継続することができる。

【０００４】しかし、ＣＰＵやメモリとは異なり、これ
ら電子計算機の構成要素を接続するシステムバス（バッ
クプレーンバス）は、通常、システムに唯一の構成要素
である。従って、断線、短絡、あるいは駆動素子の固定
障害などの故障が発生するとシステムは停止せざるを得
ず、故障箇所の修理または交換が行なわれるまで処理を
再開することができない。

【０００５】バス自体は単純な線路であり、故障するこ
とは稀であるが、バスドライバの駆動トランジスタが、
電源、グランドと短絡した場合、電気的に切り離すこと
ができないため、結局、バスの故障として取り扱われ
る。

【０００６】こうしたバスの故障に対処可能な構成を持
つ計算機がある。例えば、第１の計算機システムでは、
バスを２重化しておき、正常時では一方のバスのみを使
用し、一方のバスが故障した場合に、他方のバスで運転
を継続することができるように構成されている。また、
第２の計算機では、バスを複数本敷設し、通常時は全て
のバスを並列に使用してバンド幅を大きくして伝送効率
を向上させ、バスの故障後の縮退時には正常なバスのみ
を使用して処理を継続するように構成されている。

【０００７】

【発明が解決しようとする課題】このように従来の計算
機の構成では、第１の計算機であれば、通常では一方の
バスのみを使用しているため、待機しているバスが常に
使用されておらず使用効率が悪かった。また、第１の計
算機では、使用していない代替側の構成要素が故障して
いると、バスの故障のため代替側のバスに切り替えた
際、正常に処理を継続することができなくなってしまう
ため、待機しているバスを定期的に診断することによっ
て故障を未然に検出するための定期診断処理が実行され
ている。定期診断処理は、通常の処理を中断して、ある
いは通常処理の時間の一部を割いて実行されるため、本
来実行すべき処理に対する性能低下を招いていた。

【０００８】また、第２の計算機であれば、第１の計算
機におけるバスの使用効率と定期診断の無駄を省くこと
ができるが、複数のバスにトランザクションを振り分け
る機能が必要となってしまう。アドレス情報の一部を用
いてバスを振り分ける方法であれば容易に実現すること
ができるが、アクセスの局所性（アドレス分布の偏り）
のために、必ずしも均等に振り分けることができず効率
の面で劣る。また、空いているバスを順次選択して振り
分ける方法もあるが、この方法では均等にトランザクシ
ョンを振り分けることができ効率が良いが、使用するバ
スが動的に決定されるために、例えば各ＣＰＵに対応し
てキャッシュメモリが設けられているシステムでは、各
キャッシュメモリ間の一貫性を保持するためのスヌープ
処理が複雑となったり、複数のバス間の順序制御が必要
となり、新たな制御回路が必要となってしまう。

【０００９】また、システムバスを構成する信号線は、
データ線以外にアドレス線や制御線が多数あり、２本の
バスを敷設するためには非常に多くの信号線が必要とな
ってしまう。例えば、ＩＥＥＥ８９６で規定されるFutu
rebus+では、６４ビットのデータ線に対して８本のパリ
ティ線と６０本の制御線があり、合計１３２本が必要と
なる。２倍のデータ幅を持つバスを敷設した場合には、
１２８ビットのデータ線に１６本のパリティ線と６０本
の制御線があり合計２０４本で済むのに対して、前述し
たデータ線が６４ビットのシステムバスを２本敷設した
場合には、２６４本の信号線を必要とし、約３割の増加
となってしまう。さらに、故障時ではバスの伝送バンド
幅が縮小してしまう。

【００１０】本発明は前記のような事情を考慮してなさ
れたもので、僅かな冗長性を付加するだけで、一点故障
に絶える耐故障性を有し、縮退運転時にバンド幅が縮小
しない高信頼なシステムバスを提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明は、複数の線路か
ら構成されるシステムバスと、代替信号線と、前記シス
テムバス中の線路に故障が発生した場合に、故障が発生
した線路によって送信端から受信端へ伝送すべき信号を
前記代替信号線によって代替させる制御手段と、を具備
したことを特徴とする。

【００１２】また、前記代替信号線は、バックプレーン
に敷設されることを特徴とする。また、正常時に、前記
代替信号線によって伝送された任意の信号線の反転信号
をもとに、受信端で前記代替信号線の故障の有無を検出
する故障検出回路を具備したことを特徴とする。

【００１３】また、正常時に、前記代替信号線を伝送さ
れる信号がパリティ検査信号の反転信号であることを特
徴とする。また、前記代替信号線によって信号の伝送を
代替する線路の範囲を、パリティ検査信号の生成単位と
同一にしたことを特徴とする。

【００１４】

【作用】このような構成によれば、送信端と受信端との
間でシステムバス、すなわちデータ線、パリティ線、制
御線等に故障が発生した場合に、故障した線路を伝送す
べき信号を受信端から代替信号線を介して受信端に伝送
することで耐故障性が実現され、その際、信号の伝送を
代替するので縮退運転時でもバンド幅が減少しない。

【００１５】また、バックプレーンに代替信号線を敷設
することにより、計算機の構成要素を接続するための唯
一の構成要素であるバックプレーンバスに故障が発生し
た場合であっても耐故障性が得られる。

【００１６】また、正常時において、ある任意の信号線
の反転信号を代替信号線によって伝送して故障の有無を
検出することにより、代替信号線のための定期診断等の
処理が不要となり、また常時、故障の有無を検出してい
ることで、故障発生時の代替時の動作が保証される。

【００１７】また、正常時に代替信号線を伝送する信号
を、パリティ検査用の信号とすることにより、パリティ
検査用信号と代替信号線を伝送される信号とを比較する
ことで、両方の線路の故障の発生を検出できる。

【００１８】また、僅かな冗長性の付加のみ、すなわち
代替信号線をパリティ検査信号の生成単位に対応づける
だけでシステムバスの信頼性を向上させており、線路の
総数を不用意に増加させることがない。

【００１９】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本実施例に係わるバス制御システムの一
部構成（パリティ生成の単位の１つのみ）を示す図であ
り、図２はバス制御システム全体の概略構成を示す図で
ある。本実施例では、システムバス（各線路）に対して
送信側と受信側とに別けて説明する。

【００２０】本実施例のバス制御システムは、計算機の
構成要素を接続するためのもので（バックプレーンバ
ス）、信号を伝送するための線路（システムバス）と、
線路を伝送される信号を制御する回路から構成される。

【００２１】本実施例では、システムバスを構成する線
路として、データ線が６４ビット（Ｄｉｊ（ｉ，ｊ＝０
〜７）、図１中ではパリティ生成の単位内の８ビットの
データ線（Ｄ００〜Ｄ７０のみを示す）であり、全デー
タ線に対して故障検出用の８ビットのパリティ線Ｐ（Ｐ
０〜Ｐ７）、すなわち図１に示すように８本のデータ線
に対して１本のパリティ線Ｐ０が設けられているものと
する。さらに、このパリティ生成の単位毎に、故障検出
用のパリティ線（Ｐ０〜Ｐ７）と同数の代替信号線Ｓ
（Ｓ０〜Ｓ７）、すなわち図１では１本の代替信号線Ｓ
０が設けられている。なお、アドレス線、他の制御線は
省略している。

【００２２】代替信号線Ｓは、各データ線Ｄｉｊ及びパ
リティ線Ｐと共に、バックプレーン１０上に敷設されて
いる。バックプレーン１０には、計算機の構成要素であ
るボードが、電気的及び物理的に接合するためのピン
（図示せず）を介して実装される。ボードには、システ
ムバスを制御するための回路の他、データ線、アドレス
線、制御線と接続されたＣＰＵ、メモリ等の各種モジュ
ールが実装される（図示せず）。

【００２３】各線路は、バスドライバによって駆動され
る。本実施例では、図２に示すように、データ線の８ビ
ット毎にバスドライバが１チップの駆動ＩＣとして構成
されている。ただし、図２に示すように、パリティ生成
とは直交する方向に８ビット毎に分割している。すなわ
ち、パリティ生成の単位中のデータ線は、それぞれ異な
る駆動ＩＣによって駆動される。１つの駆動ＩＣは、複
数のデータ線を駆動するが、パリティ生成の単位中では
２本以上含まない。

【００２４】また、送信側には、パリティ生成代替制御
回路１２ｊ（ｊ＝０〜７）がパリティの生成の単位毎に
設けられる。パリティ生成代替制御回路１２ｊは、図１
に示すように（パリティ生成代替制御回路１２０）、デ
ータセレクタＤＳ１，ＤＳ２、パリティ生成回路ＸＯＲ
１、及び反転回路ＩＮＶが設けられている。

【００２５】データセレクタＤＳ１は、代替信号線への
信号の出力を制御するもので、２つの信号を入力して一
方の信号を代替信号線に出力する。データセレクタＤＳ
１は、データセレクタＤＳ２の出力信号、及び反転回路
ＩＮＶの出力信号を入力し、例えばＣＰＵからの制御信
号に応じて何れか一方を出力する。正常時には反転回路
ＩＮＶからの信号（パリティ信号の反転信号）を出力し
（制御信号“０”）、故障発生時には、データセレクタ
ＤＳ２の出力信号が出力（制御信号“１”）されるよう
に制御される。

【００２６】データセレクタＤＳ２は、障害発生時に、
障害のあった信号線を選択するもので、複数の信号を入
力して何れか１つの信号をデータセレクタＤＳ１に出力
する。データセレクタＤＳ２は、パリティ生成の単位の
各データ線の信号、及びパリティ生成回路ＸＯＲ１の出
力信号を入力し、例えばＣＰＵからの制御信号に応じて
何れか１つの信号をデータセレクタＤＳ１に出力する。
データセレクタＤＳ２に対する制御信号は、例えば４ビ
ットの信号でありデータ線またはパリティ線を特定する
（例えば“０”〜“８”）。

【００２７】パリティ生成回路ＸＯＲ１は、パリティ信
号を生成するもので、例えば排他的論理和回路によって
構成され、複数の信号を入力して排他的論理和を実行す
る。パリティ生成回路ＸＯＲ１は、パリティ生成の単位
の各データ線の信号を入力し、排他的論理和によって得
られた信号をパリティ線、及び反転回路ＩＮＶに出力す
る。

【００２８】反転回路ＩＮＶは、パリティ信号の反転信
号を生成するもので、パリティ生成回路ＸＯＲ１からの
信号（パリティ信号）を入力して反転し、データセレク
タＤＳ１に出力する。

【００２９】一方、受信側ではパリティ検査代替制御回
路２０ｊ（ｊ＝０〜７）、デコーダ２２ｊが設けられ
る。パリティ検査代替制御回路２０ｊは、図１に示すよ
うに（パリティ検査代替制御回路２００）、パリティ検
査回路ＸＯＲ２、代替信号線故障検出回路ＸＯＲ３、及
びデータデマルチプレクサＤＤによって構成されてい
る。

【００３０】パリティ検査回路ＸＯＲ２は、パリティ検
査を実行するもので、例えば排他的論理和回路によって
構成され、複数の信号を入力して排他的論理和を実行す
る。パリティ検査回路ＸＯＲ２は、パリティ生成の単位
の各データ線の信号、及びパリティ線を伝送して得られ
るパリティ信号を入力してパリティ検査を実行する。パ
リティ検査回路ＸＯＲ２は、誤りを検出したらＣＰＵに
通知する。

【００３１】代替信号線故障検出回路ＸＯＲ３は、正常
時に代替信号線における故障を監視するためのもので、
例えば排他的論理和回路によって構成され、パリティ信
号と代替信号とを入力して排他的論理和を実行する。す
なわち、代替信号線故障検出回路ＸＯＲ３は、パリティ
信号と代替信号とを比較して、一致したらパリティ線と
代替信号線の何れかが故障したものとしてＣＰＵに通知
する。

【００３２】データデマルチプレクサＤＤは、故障時に
代替信号線を介して伝送された信号を受信側の複数の信
号線の何れか、すなわちＣＰＵからの制御信号に応じて
故障が発生したデータ線あるいはパリティ線の受信に側
に分岐させるもので、例えば３ステートバッファによっ
て構成される（なお、各図においてはデータデマルチプ
レクサＤＤの機能を容易に理解できようにロータリース
イッチのように記載している）。

【００３３】デコーダ２２ｊは、図１に示すように（デ
コーダ２２０）、各データ線の受信側に設けられた受信
バッファのオン／オフを、例えばＣＰＵからの制御信号
に応じて制御する。デコーダに対する制御信号は、故障
の有無を通知する第１制御信号（正常時“０”、故障時
“１”）と、例えば４ビットの信号でありデータ線また
はパリティ線を特定する（例えば“０”〜“８”）第２
制御信号を含む。デコーダ２２ｊは、データ線が正常な
場合（第１制御信号“０”）には受信バッファをオンに
して、データ線を介して伝送される信号を受信させ、デ
ータ線が故障した場合（第１制御信号“１”）にはオフ
にして、代替信号線を介して伝送された信号が受信側に
伝達されるようにする。なお、デコーダ２２ｊに対する
ＣＰＵからの第２制御信号は、データデマルチプレクサ
ＤＤにも供給される。

【００３４】なお、図２においては、パリティ線Ｐ０〜
Ｐ７、デコーダ２２０〜２２７、データ線Ｄ１ｊ〜Ｄ７
ｊ（ｊ＝０〜７）、及び、それらに関連する部分を省略
している。

【００３５】次に、本実施例のバス制御システムの動作
について、図３及び図４に示すパリティ生成の単位の１
つに注目して説明する。まず、正常動作時（線路に障害
がない場合）では図３に示すように、送信側から各デー
タ線Ｄ００〜Ｄ７０を介して信号が伝送される。パリテ
ィ生成代替制御回路１２０のパリティ生成回路ＸＯＲ１
は、各データ線Ｄ００〜Ｄ７０の信号を入力してパリテ
ィ信号を生成し、パリティ線Ｐ０を介して伝送させる。
また、データセレクタＤＳ１に対しては、反転回路ＩＮ
Ｖからの信号が出力されるように制御信号（“０”）が
与えられる。従って、パリティ信号が“０”であれば、
代替信号線Ｓ０には、反転回路ＩＮＶ、データセレクタ
ＤＳ１を介して得られた反転信号“１”が伝送される。

【００３６】受信側では、デコーダ２２０に対して第１
制御信号が正常を示す“０”が与えられて、各受信バッ
ファがオンにされ、各データ線Ｄ００〜Ｄ７０を介して
伝送された信号が受信される。また、パリティ検査回路
ＸＯＲ２は、各データ線Ｄ００〜Ｄ７０を介して受信し
た信号と、パリティ線Ｐ０を介して受信したパリティ信
号とを入力してパリティ検査を行ない、誤りがあればＣ
ＰＵに通知する。また、代替信号線故障検出回路ＸＯＲ
３は、パリティ信号と代替信号線Ｓ０を介して得られた
代替信号とを入力して比較を行ない、一致した場合に
は、パリティ線Ｐ０または代替信号線Ｓ０の何れかが故
障しているものとしてＣＰＵに通知する。

【００３７】次に、故障発生時の動作について図４を参
照しながら説明する。図４では、バックプレーン１０上
に敷設されたデータ線Ｄ２０に故障が発生したものとす
る。故障が発生したことが検出されＣＰＵに通知される
と、ＣＰＵは、例えば故障診断機能を実行して故障箇所
を同定し、バックプレーン１０に実装された各ボードに
通知する。

【００３８】故障が発生した後、送信側ではＣＰＵよ
り、データセレクタＤＳ１に対して制御信号“１”が与
えられ、データセレクタＤＳ２に対して故障したデータ
線Ｄ２０を示す制御信号“４”が与えられる。従って、
本来、データ線Ｄ２０を介して伝送される信号は、デー
タセレクタＤＳ２、ＤＳ１、代替信号線Ｓ０を介して受
信側に伝送される。

【００３９】一方、受信側ではＣＰＵより、デコーダ２
２０に対して第１制御信号“１”、第２制御信号“２”
が与えられる。デコーダ２２０は、第２制御信号“２”
に応じて、データ線Ｄ２０の受信バッファをオフする。
また、第２制御信号は、データデマルチプレクサＤＤに
も供給される。データデマルチプレクサＤＤは、代替信
号線Ｓ０を介して伝送された信号が、データ線Ｄ２０に
出力されるように動作する。

【００４０】また、パリティ検査回路ＸＯＲ２は、代替
制御線Ｓ０、データデマルチプレクサＤＤを介してデー
タ信号線Ｄ２０の信号を入力してパリティの計算を行な
う。なお、代替信号線故障検出回路ＸＯＲ３から出力さ
れる代替信号線Ｓ０についての故障検出信号は無視され
るものとする。これは、代替信号線Ｓ０を介して得られ
る信号が、パリティ検査回路ＸＯＲ２に入力されてパリ
ティ検査に用いられるため、別途、故障検出する必要が
ないためである。

【００４１】なお、パリティ線Ｐ０に故障が発生した場
合には、データセレクタＤＳ１，ＤＳ２を制御して、パ
リティ生成回路ＸＯＲ１から出力されるパリティ信号が
代替信号線Ｓ０によって伝送される。すなわち、データ
セレクタＤＳ１には、パリティ線Ｐ０を特定する制御信
号“８”が与えられ、データセレクタＤＳ２には、制御
信号“１”が与えられる。

【００４２】また、代替信号線Ｓ０が故障した場合に
は、他の線路が故障した場合と同様に故障状態に移行す
るが、他の線路（データ線、パリティ線）は正常なの
で、そのまま正常動作を継続できる。

【００４３】このようにして、代替信号線Ｓをデータ線
８本とパリティ線１本（パリティの生成の単位）に対し
て１本付加するのみ（１１．１％の信号線の増加）で、
各線路における一点故障が発生した場合に動作を継続し
て実行できる耐故障性が実現される。すなわち、代替用
のバスを敷設する場合と比較して、僅かな信号線の増加
だけで良い。また、故障時であってもバスの伝送バンド
幅が減少しない。

【００４４】また、代替信号線Ｓには、パリティ信号の
反転信号を伝送して、受信側の代替信号線故障検出回路
ＸＯＲ３によって代替信号線の故障の有無が検出される
ので、代替信号線を用いた際の動作を保証するために定
期診断を行なう必要がなく、本来実行すべき通常処理に
悪影響を与えない。

【００４５】また、送信側において、各データ信号ある
いはパリティ信号を代替信号線Ｓに変更するためのデー
タセレクタＤＳ１，ＤＳ２をパリティ生成代替制御回路
１２ｊ内に設け、また受信側において、代替信号線Ｓを
伝送された信号を所定のデータ線あるいはパリティ線Ｐ
に出力するためのデータデマルチプレクサＤＤをパリテ
ィ検査代替制御回路２０ｊ内にそれぞれ設けることによ
り、信号線の集中による配線の複雑化を防ぎ、またバッ
クプレーン１０に実装するためのピンの数の増加を防ぐ
ことができる。

【００４６】さらに、図２に示すように、複数のデータ
線を駆動する駆動ＩＣを用いる場合、パリティ生成の単
位は同じ駆動ＩＣの信号を２本以上含まない。従って、
駆動ＩＣ自体の故障をパリティ信号によって検出するこ
とができる。１つの駆動ＩＣが故障した場合であって
も、全ての信号をそれぞれのパリティ生成の単位におけ
る代替信号線を割り当てることができ、すなわちパリテ
ィ生成代替制御回路１２ｊを介して代替信号Ｓ０〜Ｓ７
を介して受信側に伝送される（図中破線で示す経路）の
で処理を継続することができる。

【００４７】

【発明の効果】以上詳述したように本発明によれば、僅
かな冗長性を付加するだけで、一点故障に絶える耐故障
性を有し、縮退運転時にバンド幅が縮小しない高信頼な
システムバスを提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるバス制御システムの
一部構成（パリティ信号生成の１つの単位のみ）を示す
図。

【図２】本実施例におけるバス制御システム全体の概略
構成を示す図。

【図３】本実施例における正常動作を説明するためのバ
ス制御システムの一部構成を示す図。

【図４】本実施例における故障発生時の動作を説明する
ためのバス制御システムの一部構成を示す図。

【符号の説明】

１０…バックプレーン、１２０…パリティ生成代替制御
回路、２２０…パリティ検査代替回路、２２０…デコー
ダ、ＤＳ１，ＤＳ２…データセレクタ、ＩＮＶ…反転回
路、ＸＯＲ１…パリティ生成回路、ＸＯＲ２…パリティ
検査回路、ＸＯＲ３…代替信号線故障検出回路。

Claims

【特許請求の範囲】

【請求項１】複数の線路から構成されるシステムバス
と、代替信号線と、前記システムバス中の線路に故障が発生した場合に、故
障が発生した線路によって送信端から受信端へ伝送すべ
き信号を前記代替信号線によって代替させる制御手段
と、を具備したことを特徴とするバス制御システム。
【請求項２】前記代替信号線は、バックプレーンに敷
設されることを特徴とする請求項１記載のバス制御シス
テム。
【請求項３】正常時に、前記代替信号線によって伝送
された任意の信号線の反転信号をもとに、受信端で前記
代替信号線の故障の有無を検出する故障検出回路を具備
したことを特徴とする請求項１記載のバス制御システ
ム。
【請求項４】正常時に、前記代替信号線を伝送される
信号がパリティ検査信号の反転信号であることを特徴と
する請求項３記載のバス制御システム。
【請求項５】前記代替信号線によって信号の伝送を代
替する線路の範囲を、パリティ検査信号の生成単位と同
一にしたことを特徴とする請求項１記載のバス制御シス
テム。