JPH08264896A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH08264896A JPH08264896A JP6248795A JP6248795A JPH08264896A JP H08264896 A JPH08264896 A JP H08264896A JP 6248795 A JP6248795 A JP 6248795A JP 6248795 A JP6248795 A JP 6248795A JP H08264896 A JPH08264896 A JP H08264896A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- plane
- crystal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体レーザ等の半導
体装置に有効な低欠陥半導体層を有する半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a low defect semiconductor layer effective for a semiconductor device such as a semiconductor laser.
【０００２】[0002]
【従来の技術】II-VI族化合物半導体の分野において、
窒素をドープしたＣｄＺｎｘＭｇ1-w-x Ｓy Ｓｅ1-y
（０≦ｗ≦１，０≦ｘ≦１，０≦（ｗ＋ｘ) ≦１，０≦
ｙ≦１）化合物を使用して、高濃度のｐ型半導体層が得
られている。このようｐ型半導体層と比較的容易に製造
できるｎ型材料および量子井戸構造とを使用することに
より、レーザが製造されてきた。2. Description of the Related Art In the field of II-VI group compound semiconductors,
CdZnxMg 1-wx S y Se 1 -y doped with nitrogen
(0≤w≤1,0≤x≤1,0≤ (w + x) ≤1,0≤
A high concentration p-type semiconductor layer has been obtained using the y ≦ 1) compound. Lasers have been manufactured using such p-type semiconductor layers and n-type materials and quantum well structures that are relatively easy to manufacture.
【０００３】しかし、今日に至るまで、１時間以上の寿
命を持つレーザの製造は、 II-VI族半導体材料における
残留欠陥密度が高いために得られていない。これらの欠
陥は主にデバイスの基板側クラッド層に存在する積層欠
陥(stacking faults) （これは III-V族基板と II-VI族
エピタキシャル構造との間に形成される）による。積層
欠陥は、ガイド層に転位を形成し、デバイスの活性領域
にダークライン欠陥（ＤＬＤ）を形成するに至らしめ
る。ＤＬＤはデバイスの劣化の主たる原因であり、寿命
を短くする。However, to date, the manufacture of lasers with lifetimes of more than one hour has not been obtained due to the high residual defect density in II-VI semiconductor materials. These defects are mainly due to stacking faults (which are formed between the III-V substrate and the II-VI epitaxial structure) existing in the substrate-side cladding layer of the device. Stacking faults lead to the formation of dislocations in the guide layer and dark line defects (DLD) in the active region of the device. DLD is a major cause of device degradation and shortens life.
【０００４】ＧａＡｓバッファ層やＺｎＳｅバッファ層
を使用しても、欠陥密度のさらなる減少は達成すること
ができていない。最近、ホモエピタキシャル成長したＬ
ＥＤが報告されている（ＺｎＳｅ基板上のＺｎＳｅ) 。
しかし、それでもなお、欠陥密度の問題が残されてい
る。適切な基板製造方法がないからである。さらに、適
切なレベルでのＺｎＳｅ基板へドーピングがいまだに達
成されていないという問題がある。Even with the use of GaAs or ZnSe buffer layers, a further reduction in defect density has not been achieved. Recently homoepitaxially grown L
ED has been reported (ZnSe on ZnSe substrate).
However, the problem of defect density still remains. This is because there is no suitable substrate manufacturing method. Further, there is a problem that doping to the ZnSe substrate at an appropriate level has not been achieved yet.
【０００５】ＳＯＩ（Silicon On Insulator）は、隣接
する半導体デバイス間のリーク電流を排除する方法とし
て研究されてきている。この目的のために、サファイア
上のＳｉ膜の成長が積極的に研究されている。しかし、
このようなＳＯＩにおいて、欠陥密度は依然として問題
である。アモルファスＳｉおよび他の技術を用いた場合
も同様である。SOI (Silicon On Insulator) has been studied as a method for eliminating a leak current between adjacent semiconductor devices. For this purpose, the growth of Si films on sapphire has been actively studied. But,
In such an SOI, defect density remains a problem. The same applies when amorphous Si and other techniques are used.
【０００６】Ｓｉ基板上に III-V族オプトエレクトロニ
クス・デバイスを製造することが望まれている。これは
ＳｉをベースにしたＩＣとオプトエレクトロニクス・デ
バイスとの集積化が容易になるからである。いろいろの
基板配向と多様な多層構造との使用により欠陥密度の減
少は図れるが、長寿命のレーザ動作には依然として多過
ぎる。It is desirable to fabricate III-V optoelectronic devices on Si substrates. This is because the Si-based IC and the optoelectronic device can be easily integrated. Although the use of different substrate orientations and a variety of multi-layer structures can reduce defect density, it is still too much for long-lived laser operation.
【０００７】（ＧａＡｓ）基板に格子整合性を有する直
接遷移材料を使用する場合、従来のIII-V族半導体デバ
イスにおいて、窒化物を除くと最も波長の短いデバイス
は、ＬＥＤでは約５５０ｎｍ以上、レーザでは６００ｎ
ｍ以上に限定されている。もし、格子整合の限定が除去
されれば、より波長の短いデバイスは製造することがで
きるであろう。しかし、この場合にも、欠陥密度の低減
が要求される。When a direct transition material having lattice matching property is used for a (GaAs) substrate, a device having the shortest wavelength excluding nitride in conventional III-V semiconductor devices is about 550 nm or more for an LED and a laser. Then 600n
Limited to m or more. If the lattice matching limitation were removed, shorter wavelength devices could be manufactured. However, also in this case, it is required to reduce the defect density.
【０００８】多くの理由のために、広い面積の基板を使
用することのできるアモルファス膜または多結晶上にデ
バイスを形成することが望まれている。しかし、そのよ
うな膜上に単結晶膜を成長させることは困難であるこ
と、ならびに欠陥が生じ易いことにより、デバイスの製
造はこれまで困難であった。For many reasons, it is desirable to form devices on amorphous films or polycrystals that can use large area substrates. However, device manufacturing has heretofore been difficult due to the difficulty of growing a single crystal film on such a film and the proneness of defects.
【０００９】[0009]
【発明が解決しようとする課題】上述の如く、従来の技
術では十分に欠陥が少ない半導体層の作成は困難である
という問題があった。本発明は、上記事情を考慮してな
されたもので、その目的とするところは、レーザ等の半
導体装置に有効な低欠陥の半導体層を有する半導体装置
を提供することにある。As described above, the conventional technique has a problem that it is difficult to form a semiconductor layer having sufficiently few defects. The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having a low-defect semiconductor layer effective for a semiconductor device such as a laser.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置（請求項１）は、基板上
に形成され、結晶構造がウルツ鉱構造、結晶面がほぼ
（０００１）面のウルツ鉱構造層からなる欠陥低減層
と、この欠陥低減層上に形成され、結晶構造が閃亜鉛鉱
構造または立方晶構造、結晶面がほぼ（１１１）面の半
導体層とを備えたことを特徴とする。In order to achieve the above object, a semiconductor device according to the present invention (claim 1) is formed on a substrate and has a wurtzite crystal structure and a crystal plane (0001). ) Plane, a defect-reducing layer composed of a wurtzite structure layer, and a semiconductor layer formed on the defect-reducing layer and having a zincblende structure or a cubic crystal structure and a crystal plane of approximately (111) plane. It is characterized by
【００１１】ここで、望ましくは、前記欠陥低減層の材
料は、望ましくは、ＣｄＳ、ＣｄＳｅ、ＣｄＳＳｅ、Ｚ
ｎＯ、ＣｄＺｎＯ、ＣｄＯＳｅ、ＣｄＺｎＳ、ＣｄＺｎ
Ｓｅ、ＣｄＭｇＳ、ＣｄＭｇＳｅ、ＺｎＭｇＯ、ＣｄＣ
ａＳ、ＣｄＣａＳｅ、ＺｎＣａＯ、ＣｄＳｅＴｅ、Ｚｎ
Ｓ、ＺｎＭｇＳ、ＺｎＣａＳ、ＣｄＨｇＳｅ、ＣｄＨｇ
Ｓもしくはこれらを組み合わせた４元以上の物質、また
はＩｎＮ、ＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、
ＡｌＮＡｓ、ＧａＮＡｓ、ＩｎＮＡｓ、ＡｌＮＰ、Ｇａ
ＮＰ、ＩｎＮＰ、ＧａＮＳｂ、ＡｌＮＳｂ、ＩｎＮＳｂ
もしくはこれらを組み合わせた４元以上の物質、または
ＳｉＣ（２Ｈ）、ＳｉＣ（４Ｈ）またはＳｉＣ（６Ｈ)
である。Here, the material of the defect reduction layer is preferably CdS, CdSe, CdSSe, Z.
nO, CdZnO, CdOSe, CdZnS, CdZn
Se, CdMgS, CdMgSe, ZnMgO, CdC
aS, CdCaSe, ZnCaO, CdSeTe, Zn
S, ZnMgS, ZnCaS, CdHgSe, CdHg
S or a quaternary or more substance combining these, or InN, GaN, AlN, InGaN, InAlN,
AlNAs, GaNAs, InNAs, AlNP, Ga
NP, InNP, GaNSb, AlNSb, InNSb
Or a quaternary or more substance combining these, or SiC (2H), SiC (4H) or SiC (6H)
Is.
【００１２】これらの中で特に有効なのは、ＣｄＳＳ
ｅ、ＣｄＺｎＳ、ＩｎＮＡｓ、ＩｎＮＰである。また、
欠陥低減層の材料として、ＺｎＣｄＭｇＳＳｅ系を用い
たときで、Ｓｅを含む混晶の場合にはＺｎの比率は４０
％を越えないように、また、Ｓを含む混晶の場合には７
０％を越えないようにする。これら両方の場合において
Ｍｇの比率が３０％を越えないようにする。これを越え
ると酸化の問題が発生する。Of these, CdSS is particularly effective.
e, CdZnS, InNAs, InNP. Also,
When a ZnCdMgSSe system is used as the material of the defect reduction layer, and in the case of a mixed crystal containing Se, the Zn ratio is 40.
%, And 7 in the case of a mixed crystal containing S.
Do not exceed 0%. In both of these cases, the proportion of Mg should not exceed 30%. Beyond this, oxidation problems occur.
【００１３】さらに、欠陥低減層の材料として、ＺｎＣ
ｄＭｇＳＳｅに少量のＴｅを加えた混晶を用いても良
い。また、欠陥低減層の材料として、ＧａＩｎＡｌＮＰ
ＡｓＳｂ系を用いたときで、ＰとＡｓを含む混晶の場合
にはＮは４０％を越え、また、Ｓｂを含む混晶の場合に
はＮは６０％を越えることが好ましい。Further, ZnC is used as a material for the defect reduction layer.
A mixed crystal obtained by adding a small amount of Te to dMgSSe may be used. Further, as a material of the defect reduction layer, GaInAlNP is used.
When using an AsSb system, it is preferable that N exceeds 40% in the case of a mixed crystal containing P and As, and that N exceeds 60% in the case of a mixed crystal containing Sb.
【００１４】[0014]
【作用】本発明者等の研究によれば、基板上に、結晶構
造がウルツ鉱構造、結晶面がほぼ（０００１）面の欠陥
低減層を介して、結晶構造が閃亜鉛鉱構造または立方晶
構造、結晶面がほぼ（１１１）面の半導体層を形成した
場合には、上記基板の種類に関係なく、上記半導体層の
欠陥を十分に低減できることが分かった。According to the research conducted by the present inventors, the crystal structure is a zinc blende structure or a cubic crystal structure on a substrate through a defect reduction layer having a wurtzite structure as a crystal structure and a (0001) crystal face as a crystal plane. It has been found that when a semiconductor layer having a structure and a crystal plane of (111) plane is formed, defects in the semiconductor layer can be sufficiently reduced regardless of the type of the substrate.
【００１５】これは上記結晶構造および結晶面を有する
欠陥低減層の場合には、基板と半導体層との格子定数が
異なっても、欠陥や転位を含むが基板と欠陥低減層との
界面に沿って平行に伝搬し、半導体層の内部にまでは侵
入しないからである。さらに、前記欠陥低減層と前記半
導体層との格子定数がほぼ等しい場合、欠陥低減層上に
前記半導体層を形成しても、格子不整合等による転位が
前記半導体層に生じないからである。This is because in the case of the defect reducing layer having the above-mentioned crystal structure and crystal face, even if the substrate and the semiconductor layer have different lattice constants, defects and dislocations are included but along the interface between the substrate and the defect reducing layer. This is because they propagate in parallel and do not penetrate into the inside of the semiconductor layer. Further, when the lattice constants of the defect reduction layer and the semiconductor layer are substantially equal to each other, even if the semiconductor layer is formed on the defect reduction layer, dislocation due to lattice mismatch or the like does not occur in the semiconductor layer.
【００１６】[0016]
【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係る
半導体レーザの素子構造を示す断面図である。Embodiments will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a sectional view showing the device structure of a semiconductor laser according to the first embodiment of the present invention.
【００１７】図中、１は結晶構造が閃亜鉛鉱(zinc blen
de）構造、結晶面が（１１１）Ａ面のｎ型ＧａＡｓ基板
を示しており、このｎ型ＧａＡｓ基板１上にはＳｎが添
加されたｎ型ＧａＡｓ層２が分子千エピタキシーＭＢＥ
法により形成されている。In the figure, 1 has a crystal structure of zinc blende (zinc blen).
de) structure, and an n-type GaAs substrate having a (111) A crystal plane is shown. On this n-type GaAs substrate 1, an n-type GaAs layer 2 containing Sn is added to the molecular thousand epitaxy MBE.
It is formed by the method.
【００１８】このｎ型ＧａＡｓ層２上にはＣｌが添加さ
れた高濃度のｎ型ＺｎＳｅ層３が形成されており、この
ｎ型ＺｎＳｅ層３上には結晶構造がウルツ鉱構造、結晶
面が（０００１）面のＣｌが添加されたｎ型ＣｄＺｎＳ
層４が形成されている。A high-concentration n-type ZnSe layer 3 containing Cl is formed on the n-type GaAs layer 2. The n-type ZnSe layer 3 has a wurtzite structure and a crystal plane. N-type CdZnS with (0001) plane added with Cl
Layer 4 has been formed.
【００１９】このｎ型ＣｄＺｎＳ層４上には結晶構造が
閃亜鉛鉱構造、結晶面が（１１１）面のＣｌが添加され
たｎ型ＺｎＳＳｅ層５を介してＣｌが添加されたｎ型Ｚ
ｎＭｇＳＳｅクラッド層６が形成されている。このｎ型
ＺｎＭｇＳＳｅクラッド層６上にはｎ型ＺｎＳＳｅ光ガ
イド層７が形成されている。On the n-type CdZnS layer 4, an n-type ZnSSe layer 5 in which the crystal structure is a zinc blende structure and the crystal plane is a (111) plane is added via an n-type ZnSSe layer 5 in which Cl is added.
The nMgSSe cladding layer 6 is formed. An n-type ZnSSe light guide layer 7 is formed on the n-type ZnMgSSe cladding layer 6.
【００２０】このｎ型ＺｎＳＳｅ光ガイド層７上には３
周期のＺｎＳＳｅ／ＣｄＺｎＳｅからなる多重量子井戸
構造の活性層８が形成され、この活性層８上にはＮが添
加されたｐ型ＺｎＳＳｅ光ガイド層９、Ｎが添加された
ｐ型ＺｎＭｇＳＳｅクラッド層１０が形成されている。3 is formed on the n-type ZnSSe optical guide layer 7.
An active layer 8 having a multiple quantum well structure made of ZnSSe / CdZnSe having a periodicity is formed, and on the active layer 8, a p-type ZnSSe optical guide layer 9 containing N and a p-type ZnMgSSe cladding layer 10 containing N are formed. Are formed.
【００２１】このｐ型ＺｎＭｇＳＳｅクラッド層１０上
には、Ｎが添加されたｐ型ＺｎＳｅ層１１、Ｎが添加さ
れたｐ型ＺｎＳｅ／ＺｎＴｅ超格子層１２、Ｎが添加さ
れたｐ型ＺｎＴｅ層１３が順次形成されている。これら
１１〜１３はコンタクト層を形成している。この積層構
造のコンタクト層およびｐ型ＺｎＭｇＳＳｅクラッド層
１０はストライプ状に形成されており、その側部は絶縁
膜１４により覆われている。On this p-type ZnMgSSe cladding layer 10, a p-type ZnSe layer 11 containing N, a p-type ZnSe / ZnTe superlattice layer 12 containing N, and a p-type ZnTe layer 13 containing N are added. Are sequentially formed. These 11 to 13 form a contact layer. The contact layer and the p-type ZnMgSSe cladding layer 10 having this laminated structure are formed in a stripe shape, and the side portions thereof are covered with the insulating film 14.
【００２２】ｐ型ＺｎＴｅ層１３にはＡｕ／Ｐｔ／Ｐｄ
積層膜からなるｐ側電極１５が設けられ、一方、ｎ型Ｇ
ａＡｓ基板１にはｎ側電極１６が設けられている。本実
施例では、ウルツ鉱構造のｎ型ＣｄＺｎＳ層４を介して
ｎ型ＺｎＳＳｅ層５を形成している。ｎ型ＧａＡｓ層２
とｎ型ＺｎＳｅ層３との界面など発生した欠陥は、ｎ型
ＣｄＺｎＳ層４では界面に平行に進行するために、ｎ型
ＺｎＳＳｅ層５内部のまでは侵入しない。さらに、ｎ型
ＺｎＳＳｅ層５とｎ型ＣｄＺｎＳ層４との格子定数はほ
ぼ等しいので、格子不整合等によりｎ型ＺｎＳＳｅ層５
内に発生する転位は十分に少なくなる。したがって、ｎ
型ＺｎＳＳｅ層５上には欠陥や転位がない良好な層が成
長され、信頼性の高いレーザが得られる。Au / Pt / Pd is used for the p-type ZnTe layer 13.
A p-side electrode 15 composed of a laminated film is provided, while n-type G
An n-side electrode 16 is provided on the aAs substrate 1. In this embodiment, the n-type ZnSSe layer 5 is formed via the n-type CdZnS layer 4 having a wurtzite structure. n-type GaAs layer 2
Since a defect such as an interface between the n-type ZnSe layer 3 and the n-type ZnSe layer 3 progresses parallel to the interface in the n-type CdZnS layer 4, it does not penetrate into the n-type ZnSSe layer 5. Furthermore, since the lattice constants of the n-type ZnSSe layer 5 and the n-type CdZnS layer 4 are almost the same, the n-type ZnSSe layer 5 is caused by lattice mismatch or the like.
The number of dislocations generated inside is sufficiently reduced. Therefore, n
A good layer without defects and dislocations is grown on the type ZnSSe layer 5, and a highly reliable laser can be obtained.
【００２３】以下、本実施例の半導体レーザについてよ
り詳細に説明する。ウルツ鉱構造の安定性を調べるため
に、（１１１）Ａ面のＧａＡｓまたはＩｎＰ基板のどち
らかに格子整合するＺｎＭｇＣｄＳＳｅ系について種々
の混晶組成について一連の実験を行なった。The semiconductor laser of this embodiment will be described in more detail below. To investigate the stability of the wurtzite structure, a series of experiments were conducted on various mixed crystal compositions for the ZnMgCdSSe system lattice-matched to either a (111) A-face GaAs or InP substrate.
【００２４】非格子整合系成長は、ミスフィット転位の
存在により、実質的に混晶層の相安定性が悪くなること
が分かったので、ここでは論じない。ＧａＡｓおよびＩ
ｎＰについて最も適切なウルツ鉱型合金は、それぞれ、
ＺｎＣｄＳおよびＣｄＳＳｅである。よって、これらを
欠陥低減層として用いられる。Non-lattice-matched system growth has been found to be substantially impaired in the phase stability of the mixed crystal layer due to the presence of misfit dislocations and will not be discussed here. GaAs and I
The most suitable wurtzite alloys for nP are:
ZnCdS and CdSSe. Therefore, these are used as a defect reduction layer.
【００２５】これら材料は、（００１）面の基板上にＭ
ＢＥ法で成長した場合、結晶構造は閃亜鉛鉱構造にな
る。しかし、（１１１）面の基板上に形成した場合に
は、ＺｎＣｄＳ、ＣｄＳＳｅなどの材料は、ウルツ鉱構
造となり、欠陥低減層として用いることができる。These materials are M on a (001) plane substrate.
When grown by the BE method, the crystal structure becomes a sphalerite structure. However, when formed on a (111) plane substrate, materials such as ZnCdS and CdSSe have a wurtzite structure and can be used as a defect reduction layer.
【００２６】これらウルツ鉱構造の層がＧａＡｓまたは
ＩｎＰ基板にほぼ格子整合しているときは結晶は高品質
であり、Ｘエックス回折や電子回折により調べたとこ
ろ、立方晶の相は混在しておらず、完全なウルツ鉱構造
となっていることが分かった。When these wurtzite structure layers are substantially lattice-matched to the GaAs or InP substrate, the crystal is of high quality, and when examined by X-ray diffraction or electron diffraction, cubic phases are mixed. It was found that the structure was completely wurtzite.
【００２７】このときの欠陥密度は、極めて低く、どち
らの基板を用いてもウルツ鉱構造の層では１×１０4 ｃ
ｍ-2未満である。これは主として積層欠陥が低減された
からであり、積層欠陥の形成に適した面がウルツ鉱構造
の層で欠如していることによる。The defect density at this time is extremely low, and it is 1 × 10 4 c in the wurtzite structure layer regardless of which substrate is used.
It is less than m -2 . This is mainly because the stacking faults were reduced, and the surface suitable for forming the stacking faults was lacking in the wurtzite structure layer.
【００２８】ウルツ鉱構造の欠陥低減層上に成長する層
において、ウルツ鉱構造と立方晶構造のどちらかが安定
であるかという相対的な関係は（１１１）Ａ面のＧａＡ
ｓ上に直接形成した場合とは変化するがあまり大きな変
化はしない。In the layer grown on the defect-reducing layer of wurtzite structure, the relative relation between which of wurtzite structure and cubic structure is stable is GaA of (111) A plane.
Although it is different from the case of directly forming on s, it does not change so much.
【００２９】ウルツ鉱構造の欠陥低減層上に成長した閃
亜鉛鉱構造またはウルツ鉱構造の層のどちらの場合にお
いても、これら層における欠陥密度はウルツ鉱構造の欠
陥低減層と同等あった。例えば、ウルツ鉱構造のＺｎＣ
ｄＳ欠陥低減層上にＧａＡｓに対して格子整合するＺｎ
ＳＳｅ層を成長させた場合には、ＺｎＳＳｅは閃亜鉛鉱
構造に戻るにもかかわらず、欠陥密度は１×１０4 ｃｍ
−２未満となることが分かった。In both the sphalerite structure and wurtzite structure layers grown on the wurtzite defect reduction layer, the defect densities in these layers were comparable to those of the wurtzite structure. For example, ZnC with wurtzite structure
Zn that is lattice-matched to GaAs on the dS defect reduction layer
When the SSe layer was grown, ZnSSe returned to the zinc blende structure, but the defect density was 1 × 10 4 cm 2.
It was found to be less than -2.
【００３０】半導体レーザの寿命に対する欠陥低減層の
効果を調べるために、図１に示す構造を成長させた。こ
の構造は（１１１）Ａ面のｎ型ＧａＡｓ基板上に成長さ
せた。その上にｎ型ＧａＡｓ：Ｓｎ層２のＭＢＥ成長し
た。このｎ型ＧａＡｓ：Ｓｎ層２はベース欠陥密度の減
少と、 III-V族化合物半導体層と II-VI族化合物半導体
層との界面における電気的接触の改善に役立つ。In order to investigate the effect of the defect reduction layer on the lifetime of the semiconductor laser, the structure shown in FIG. 1 was grown. This structure was grown on an (111) A plane n-type GaAs substrate. An n-type GaAs: Sn layer 2 was MBE-grown on it. The n-type GaAs: Sn layer 2 serves to reduce the base defect density and improve the electrical contact at the interface between the III-V compound semiconductor layer and the II-VI compound semiconductor layer.
【００３１】このｎ型ＧａＡｓ：Ｓｎ層２上に２００ｎ
ｍの高濃度のｎ型ＺｎＳｅ：Ｃｌ層３が成長される。こ
の層はＳが直接ＧａＡｓ基板に付着し、欠陥を発生させ
るのを防ぐために設ける。この上にはＧａＡｓに格子整
合する厚さ２μｍのｎ型ＣｄＺｎＳ：Ｃｌ層４がある。
このｎ型ＣｄＺｎＳ：Ｃｌ層４はウルツ構造であり、Ｘ
線回折の半分幅は２０秒以下、欠陥密度は１×１０4 ｃ
ｍ-2未満であることが分かった。On the n-type GaAs: Sn layer 2, 200 n is formed.
A high concentration n-type ZnSe: Cl layer 3 of m is grown. This layer is provided to prevent S from directly adhering to the GaAs substrate and causing defects. An n-type CdZnS: Cl layer 4 having a thickness of 2 μm and lattice-matched to GaAs is formed on this.
The n-type CdZnS: Cl layer 4 has a wurtz structure, and X
Half-width of line diffraction is 20 seconds or less, defect density is 1 × 10 4 c
It was found to be less than m -2 .
【００３２】次に格子整合するｎ型ＺｎＳＳｅ：Ｃｌ層
５を成長し、その上にはｎ型ＺｎＭｇＳＳｅ：Ｃｌ層６
を形成した、これらはともには閃亜鉛鉱構造であった。
ウルツ鉱構造の欠陥低減層から閃亜鉛鉱構造への相（結
晶構造）の変化にもかかわらず、欠陥密度は１×１０4
ｃｍ-2未満に保たれていることが明らかになった。この
後、ｎ型ＺｎＳＳｅ光ガイド層７、３周期のＺｎＳＳｅ
／ＣｄＺｎＳｅからなる量子井戸構造を有する活性層８
が順次形成される。Next, a lattice-matching n-type ZnSSe: Cl layer 5 is grown, and an n-type ZnMgSSe: Cl layer 6 is grown thereon.
, Both of which had a sphalerite structure.
Despite the change in the phase (crystal structure) from the wurtzite structure defect reduction layer to the sphalerite structure, the defect density is 1 × 10 4
It was revealed that it was kept below cm -2 . After this, the n-type ZnSSe light guide layer 7 and ZnSSe of 3 cycles are formed.
/ CdZnSe active layer 8 having a quantum well structure
Are sequentially formed.
【００３３】ｐ型ＺｎＳＳｅ：Ｎ層９およびｐ型ＭｇＺ
ｎＳＳｅ：Ｎ層１０は、それぞれ、上部の光ガイド層お
よびクラッド層である。さらに、ｐ型ＺｎＳｅ：Ｎ層１
１、ｐ型ＺｎＳｅ：Ｎ／ｐ型ＺｎＴｅ：Ｎ超格子層１
２、ｐ型ＺｎＴｅ：Ｎ層１３からなるｐ型コンタクト層
構造を成長した。P-type ZnSSe: N layer 9 and p-type MgZ
The nSSe: N layer 10 is an upper optical guide layer and a cladding layer, respectively. Furthermore, p-type ZnSe: N layer 1
1. p-type ZnSe: N / p-type ZnTe: N superlattice layer 1
2. A p-type contact layer structure composed of the p-type ZnTe: N layer 13 was grown.
【００３４】反応室から取り出し後、ＺｎＭｇＳＳｅ：
Ｎ層１０の途中まで層１３，１２，１１，１０を順次エ
ッチングしてこれらをストライプ状に加工することによ
り、ストライプコンタクトを形成した。このストライプ
幅は典型的には２０μｍである。劈開により５００μｍ
の共振器を形成した。After taking out from the reaction chamber, ZnMgSSe:
Stripe contacts were formed by sequentially etching the layers 13, 12, 11, and 10 up to the middle of the N layer 10 and processing these into stripes. This stripe width is typically 20 μm. 500 μm due to cleavage
Formed a resonator.
【００３５】このような半導体レーザでは、室温でＣＷ
発振が観察され、また、活性層に欠陥がほとんど存在し
ないので、１０００時間を越える連続動作が達成され
た。さらに、ストライプ幅を５μｍとすることにより、
キャリアの閉じ込めが改善されて、１００００時間を越
える連続動作を達成することができた。 （第２の実施例）図２は、本発明の第２の実施例に係る
半導体レーザの素子構造を示す断面図である。In such a semiconductor laser, CW is performed at room temperature.
Oscillation was observed, and since there were few defects in the active layer, continuous operation for over 1000 hours was achieved. Furthermore, by setting the stripe width to 5 μm,
Carrier confinement was improved and continuous operation for over 10,000 hours could be achieved. (Second Embodiment) FIG. 2 is a sectional view showing the device structure of a semiconductor laser according to the second embodiment of the present invention.
【００３６】図中、１７は閃亜鉛鉱構造の（１１１）Ａ
面のｐ型ＩｎＰ基板を示しており、このｐ型ＩｎＰ基板
１７上にはＺｎが添加されたｐ型ＩｎＰバッファ層１８
が形成されている。In the figure, 17 is a (111) A of zinc blende structure.
The surface of the p-type InP substrate is shown, and the p-type InP buffer layer 18 to which Zn is added is formed on the p-type InP substrate 17.
Are formed.
【００３７】このｐ型ＩｎＰバッファ層１８上にはＮが
添加されたｐ型ＺｎＣｄＳｅ層１９が形成され、このｐ
型ＺｎＣｄＳｅ層１９上には結晶構造がウルツ鉱構造、
結晶面が（０００１）面のＮが添加されたｐ型ＣｄＳＳ
ｅ層２０が形成されている。On the p-type InP buffer layer 18, a p-type ZnCdSe layer 19 with N added is formed.
The crystal structure on the type ZnCdSe layer 19 is a wurtzite structure,
N-doped p-type CdSS whose crystal plane is the (0001) plane
The e-layer 20 is formed.
【００３８】このｐ型ＣｄＳＳｅ層２０上には閃亜鉛鉱
構造、（１１１）面のＮが添加されたｐ型ＺｎＣｄＳＳ
ｅ層２１を介してＮが添加されたｐ型ＺｎＭｇＣｄＳｅ
クラッド層２２、Ｎが添加されたｐ型ＺｎＭｇＣｄＳｅ
光ガイド層２３が順次形成されている。On the p-type CdSSe layer 20, a zinc-blende structure, p-type ZnCdSS containing N of the (111) plane is added.
p-type ZnMgCdSe with N added via the e-layer 21
Clad layer 22, p-type ZnMgCdSe with N added
The light guide layer 23 is sequentially formed.
【００３９】このｐ型ＺｎＭｇＣｄＳｅ光ガイド層２３
上には３周期のＺｎＭｇＣｄＳｅ／ＺｎＣｄＳｅからな
る多重量子井戸構造の活性層２４が形成されている。こ
の活性層２４上にはＣｌが添加されたｐ型ＺｎＭｇＣｄ
Ｓｅ光ガイド層２５が形成され、このｎ型ＺｎＭｇＣｄ
Ｓｅ光ガイド層２５上にはＣｌが添加されたｎ型ＺｎＣ
ｄＳエッチングストップ層２６が設けられている。This p-type ZnMgCdSe light guide layer 23
An active layer 24 having a multi-quantum well structure made of ZnMgCdSe / ZnCdSe with three periods is formed on the top. Cl-added p-type ZnMgCd is formed on the active layer 24.
The Se light guide layer 25 is formed, and this n-type ZnMgCd is formed.
N-type ZnC added with Cl on the Se light guide layer 25
A dS etching stop layer 26 is provided.
【００４０】このｐ型ＺｎＣｄＳエッチングストップ層
２６上にはＮが添加されたｐ型ＺｎＭｇＣｄＳｅ電流狭
窄層２７を介してＣｌが添加されたｎ型ＺｎＭｇＣｄＳ
ｅ光ガイド層層２８、Ｃｌが添加されたｎ型ＺｎＭｇＣ
ｄＳｅクラッド層２９が順次形成されている。On the p-type ZnCdS etching stop layer 26, n-type ZnMgCdS containing Cl is added through the p-type ZnMgCdSe current confinement layer 27 containing N.
e Light guide layer 28, n-type ZnMgC added with Cl
The dSe clad layer 29 is sequentially formed.
【００４１】このｎ型ＺｎＭｇＣｄＳｅクラッド層２９
上には高濃度のｎ型ＺｎＣｄＳｅコンタクト層３０が形
成されており、このｎ型ＺｎＣｄＳｅコンタクト層３０
にはＩｎからなるｎ側電極３２が設けられている。一
方、ｐ型ＩｎＰ基板１７にはＡｕ／Ｚｎからなるｐ側電
極３１が設けられている。This n-type ZnMgCdSe cladding layer 29
A high concentration n-type ZnCdSe contact layer 30 is formed on the n-type ZnCdSe contact layer 30.
Is provided with an n-side electrode 32 made of In. On the other hand, the p-type InP substrate 17 is provided with the p-side electrode 31 made of Au / Zn.
【００４２】本実施例では、先の実施例と同様にウルツ
鉱構造のｐ型ＣｄＳＳｅ層２０等により欠陥がそれより
上に進まないので、欠陥密度の低減が可能となり、信頼
性の高いレーザが得られる。In this embodiment, as in the previous embodiment, the p-type CdSSe layer 20 having the wurtzite structure does not cause defects to progress above it, so that the defect density can be reduced and a highly reliable laser can be obtained. can get.
【００４３】以下、本実施例の半導体レーザについてよ
り詳細に説明する。この半導体レーザは、図２に示すよ
うに、（１１１）Ａ面のｐ型ＩｎＰ基板１７上に作成さ
れた。本実施例では、ｐ型ＩｎＰ：Ｚｎバッファ層１８
の後に厚さ１００ｎｍの薄い格子整合したｐ型ＺｎＣｄ
Ｓｅ：Ｎ層１９を成長した。これは基板表面がＳ雰囲気
により劣化するのを防ぐためである。このｐ型ＺｎＣｄ
Ｓｅ：Ｎ層１９は、バンドギャップが小さく高いｐ不純
物濃度を有し、そして、閃亜鉛鉱構造を有する。このｐ
型ＺｎＣｄＳｅ：Ｎ層１９上には厚さ２μｍの基板に格
子整合したｐ型ＣｄＳＳｅ：Ｎ層２０が形成された。こ
のｐ型ＣｄＳＳｅ：Ｎ層２０はＳの濃度がより高いにも
かかわらず、ＺｎＳｅと同程度のｐ不純物濃度を有して
いる。ｐ型ＣｄＳＳｅ：Ｎ層２０の結晶性は良好で、Ｘ
線回折の半分幅が２０秒以下で、１×１０4 ｃｍ-2未満
の欠陥密度を有することが分かった。The semiconductor laser of this embodiment will be described in more detail below. This semiconductor laser was formed on a p-type InP substrate 17 having a (111) A plane, as shown in FIG. In this embodiment, the p-type InP: Zn buffer layer 18 is used.
Followed by thin lattice-matched p-type ZnCd with a thickness of 100 nm
The Se: N layer 19 was grown. This is to prevent the substrate surface from being deteriorated by the S atmosphere. This p-type ZnCd
The Se: N layer 19 has a small band gap, a high p impurity concentration, and a sphalerite structure. This p
A p-type CdSSe: N layer 20 lattice-matched to a substrate having a thickness of 2 μm was formed on the type ZnCdSe: N layer 19. Although the p-type CdSSe: N layer 20 has a higher S concentration, it has a p-impurity concentration similar to that of ZnSe. The crystallinity of the p-type CdSSe: N layer 20 is good, and X
It was found that the half width of the line diffraction was 20 seconds or less and the defect density was less than 1 × 10 4 cm -2 .
【００４４】このｐ型ＣｄＳＳｅ：Ｎ層２０上には、Ｓ
の組成比が０．４で厚さが２００ｎｍのｐ型ＺｎＣｄＳ
Ｓｅ：Ｎ層２１がある。このｐ型ＺｎＣｄＳＳｅ：Ｎ層
２１はウルツ鉱構造であり、ｐ型ＣｄＳＳｅ：Ｎバッフ
ァ層２０と厚さ１．５μｍのｐ型ＺｎＭｇＣｄＳｅ：Ｎ
クラッド層２２との間のバンド・オフセット低減層とし
て機能する。このｐ型ＺｎＭｇＣｄＳｅ：Ｎクラッド層
２２は、そのＭｇの組成比が０．２であり、そして、閃
亜鉛鉱構造である。On the p-type CdSSe: N layer 20, S
P-type ZnCdS with a composition ratio of 0.4 and a thickness of 200 nm
There is a Se: N layer 21. The p-type ZnCdSSe: N layer 21 has a wurtzite structure, and includes a p-type CdSSe: N buffer layer 20 and a p-type ZnMgCdSe: N layer having a thickness of 1.5 μm.
It functions as a band offset reduction layer with the cladding layer 22. The p-type ZnMgCdSe: N cladding layer 22 has a Mg composition ratio of 0.2 and has a sphalerite structure.
【００４５】このｐ型ＺｎＭｇＣｄＳｅ：Ｎクラッド層
２２上には、Ｍｇの組成比が０．１の厚さ０．５μｍの
ｐ型ＺｎＭｇＣｄＳｅ：Ｎガイド層２３、３周期のＺｎ
ＭｇＣｄＳｅ／ＺｎＣｄＳｅからなる多重量子井戸構造
の活性層２４を順次形成した。井戸層のＣｄ組成は約６
０％で、発光波長は５９５ｎｍとなる。On the p-type ZnMgCdSe: N cladding layer 22, a p-type ZnMgCdSe: N guide layer 23 having a composition ratio of Mg of 0.1 and a thickness of 0.5 μm, and Zn of three periods.
An active layer 24 having a multiple quantum well structure made of MgCdSe / ZnCdSe was sequentially formed. The Cd composition of the well layer is about 6
At 0%, the emission wavelength is 595 nm.
【００４６】活性層２４上には、厚さ２００ｎｍのｐ型
ＺｎＭｇＣｄＳｅ：Ｃｌ光ガイド層２５、厚さ１０ｎｍ
のウルツ鉱構造のＺｎＣｄＳ：Ｃｌエッチングストップ
層２６が順次形成した。そして、電流狭窄層となるＭｇ
組成比が０．２５のｐ型ＺｎＭｇＣｄＳｅ：Ｎ層２７を
成長させた。On the active layer 24, a p-type ZnMgCdSe: Cl optical guide layer 25 having a thickness of 200 nm and a thickness of 10 nm is formed.
The wurtzite structure ZnCdS: Cl etching stop layer 26 was sequentially formed. And Mg which becomes the current confinement layer
A p-type ZnMgCdSe: N layer 27 having a composition ratio of 0.25 was grown.
【００４７】次にｐ型ＺｎＭｇＣｄＳｅ：Ｎ層２７をエ
ッチングストップ層２６５までエッチングして、幅５μ
ｍのストライプ状の溝を形成した後、再度ＭＢＥ反応室
に導入し、厚さ３００ｎｍのｎ型ＺｎＭｇＣｄＳｅ：Ｃ
ｌ光ガイド層２８、厚さ２μｍのｎ型ＺｎＭｇＣｄＳ
ｅ：Ｃｌクラッド層２９を順次成長させた。Next, the p-type ZnMgCdSe: N layer 27 is etched up to the etching stop layer 265 to have a width of 5 μm.
After forming a m-shaped stripe-shaped groove, the groove was introduced again into the MBE reaction chamber, and n-type ZnMgCdSe: C having a thickness of 300 nm was formed.
Optical guide layer 28, n-type ZnMgCdS having a thickness of 2 μm
The e: Cl cladding layer 29 was sequentially grown.
【００４８】最後に、コンタクト抵抗を低くするために
ｎ型ＺｎＭｇＣｄＳｅ：Ｃｌクラッド層２９上に厚さ３
００ｎｍの高濃度のｎ型ＺｎＣｄＳｅコンタク層３０を
成長させた。このデバイスの電極としては、ｐ型ＩｎＰ
基板にはＡｕ／Ｚｎからなるｐ側電極３１、ｎ型ＺｎＣ
ｄＳｅコンタク層３０にはＩｎからなるｎ側電極３２を
形成した。Finally, in order to lower the contact resistance, a thickness of 3 is formed on the n-type ZnMgCdSe: Cl cladding layer 29.
A high-concentration n-type ZnCdSe contact layer 30 of 00 nm was grown. The electrodes of this device are p-type InP
The substrate is a p-side electrode 31 made of Au / Zn, n-type ZnC
An n-side electrode 32 made of In was formed on the dSe contact layer 30.
【００４９】このような半導体レーザは、欠陥密度が非
常に低く、さらに劈開面をコーティングすることにより
５００μｍの共振器により、室温で１０，０００時間を
越えて連続動作することが分かった。 （第３の実施例）図３は、本発明の第３の実施例に係る
ＳＯＩ基板の構造を示す断面図である。It has been found that such a semiconductor laser has a very low defect density and further has a cavity of 500 μm by coating the cleaved surface to continuously operate for more than 10,000 hours at room temperature. (Third Embodiment) FIG. 3 is a sectional view showing the structure of an SOI substrate according to the third embodiment of the present invention.
【００５０】図中、３３はサファイア基板を示してお
り、このサファイア基板３３上にはウルツ鉱構造の（０
００１）面のＩｎＮ層３４が形成されている。このＩｎ
Ｎ層３４上にはウルツ鉱構造のＩｎＮＡｓ層３５が形成
されており、このＩｎＮＡｓ層３５上には閃亜鉛鉱構造
の（１１１）面のＧａＰ層とウルツ鉱構造の（０００
１）面のＩｎＮＡｓ層からなるＧａＰ／ＩｎＮＡｓ超格
子積層膜３６が設けられている。In the figure, 33 indicates a sapphire substrate, and on the sapphire substrate 33, a wurtzite structure (0
The InN layer 34 of the (001) plane is formed. This In
An InNAs layer 35 having a wurtzite structure is formed on the N layer 34, and a GaP layer on the (111) plane of the zinc blende structure and a (000) of the wurtzite structure are formed on the InNAs layer 35.
A GaP / InNAs superlattice laminated film 36 including the InNAs layer on the 1) plane is provided.
【００５１】このＧａＰ／ＩｎＮＡｓ超格子層３６上に
は、Ｓｉ層とＩｎＮ層とからなるＳｉ／ＩｎＮ超格子層
３７を介して単結晶のＳｉ層３８が形成されている。本
実施例でも、先の実施例と同様にサファイア基板３３か
ら発生する欠陥はウルツ構造のＩｎＮ層３４のところで
ストップするので、Ｓｉ層３８には欠陥は伝搬しない。
したがって、大面積のサファイア基板３３上に大面積の
Ｓｉ層３８を形成することが可能となる。On the GaP / InNAs superlattice layer 36, a single crystal Si layer 38 is formed via a Si / InN superlattice layer 37 composed of a Si layer and an InN layer. Also in this embodiment, the defects generated from the sapphire substrate 33 are stopped at the InN layer 34 having the wurtz structure as in the previous embodiments, so that the defects do not propagate to the Si layer 38.
Therefore, the large-area Si layer 38 can be formed on the large-area sapphire substrate 33.
【００５２】以下、本実施例のＳＯＩ基板についてより
詳細に説明する。本実施例では、（０００１）面のサフ
ァイア基板３３が使用する。まず、サファイア基板３３
を洗浄し、Ｈ2 ＳＯ4 ：Ｈ3 ＰＯ4 でエッチングした
後、サファイア基板３３は、特に設計された２チャンバ
反応炉に導入した。ここで、サファイア基板３３は、空
気に晒されることなく、ＩｎＮＡｓ成長のための有機金
属気相成長（ＭＯＶＰＥ）反応室とＳｉ成長のための気
相反応ＣＶＤ反応室との間を搬送する。The SOI substrate of this embodiment will be described in more detail below. In this embodiment, the (0001) plane sapphire substrate 33 is used. First, the sapphire substrate 33
After cleaning and etching with H 2 SO 4 : H 3 PO 4 , the sapphire substrate 33 was introduced into a specially designed two-chamber reactor. Here, the sapphire substrate 33 is transported between the metalorganic vapor phase epitaxy (MOVPE) reaction chamber for InNAs growth and the vapor phase reaction CVD reaction chamber for Si growth without being exposed to air.
【００５３】サファイア基板３３は、先ずＭＯＶＰＥ反
応室内に置かれ、次いで残留汚染物を除去するために高
温で加熱される。ＭＯＶＰＥ反応室内において使用され
たソースは、Ｎについてはアンモニア、ＡｓおよびＰに
ついてはアルシンおよびホスフィン、III 族の元素につ
いてはトリメチルアルキル系化合物であった。The sapphire substrate 33 is first placed in the MOVPE reaction chamber and then heated at an elevated temperature to remove residual contaminants. The sources used in the MOVPE reaction chamber were ammonia for N, arsine and phosphine for As and P, and trimethylalkyl-based compounds for Group III elements.
【００５４】ＩｎＮ３４層は（０００１）面を有してい
るが、比較的高い欠陥密度を有していた。次の厚いウル
ツ鉱構造のＩｎＮＡｓ層３５においては欠陥密度は次第
に減少したが、依然として１０6 ｃｍ-2のオーダの欠陥
があった。このＩｎＮＡｓ層３５の混晶組成は（１１
１）面のＳｉの表面に正確に格子整合するものとした。The InN34 layer had a (0001) plane, but had a relatively high defect density. In the next thick wurtzite structure InNAs layer 35, the defect density gradually decreased, but there were still defects on the order of 10 6 cm -2 . The mixed crystal composition of this InNAs layer 35 is (11
It is assumed that the lattice matching is accurately performed on the Si surface of 1) plane.
【００５５】欠陥密度をさらに低減するために、閃亜鉛
鉱構造のＧａＰ層とウルツ鉱構造のＩｎＮＡｓ層とから
なるＧａＰ／ＩｎＮＡｓ積層膜３６を成長させた。この
２つの材料では転位欠陥が伝搬する面方位が異なるた
め、（０００１）面のＩｎＮＡｓ層と（１１１）面のＧ
ａＰ層との界面において貫通転位が抑制され、欠陥密度
が大幅に低減される。In order to further reduce the defect density, a GaP / InNAs laminated film 36 composed of a GaP layer of zinc blende structure and an InNAs layer of wurtzite structure was grown. Since the plane directions in which dislocation defects propagate are different between these two materials, the (0001) plane InNAs layer and the (111) plane G
Threading dislocations are suppressed at the interface with the aP layer, and the defect density is significantly reduced.
【００５６】次にＳｉ層とＩｎＮ層との積層膜からなる
Ｓｉ／ＩｎＮ積層膜３７を成長させた。Ｓｉ層はＳｉＨ
4 を用いて成長させた。また、ＩｎＮ積層膜はＳｉ層３
７内に一定の間隔で成長させた。Next, a Si / InN laminated film 37 consisting of a laminated film of a Si layer and an InN layer was grown. Si layer is SiH
4 was used to grow. Further, the InN laminated film is the Si layer 3
7 were grown at regular intervals.
【００５７】ＳｉＮ層を厚く形成せず、アンチフェース
・バンダリー(antiphase boundaries)の発生を抑制する
ために、窒素を用いたＡＬＥにより十分に低い温度でＩ
ｎＮ層を成長させた。In order to suppress the generation of antiphase boundaries, without forming a thick SiN layer, the ALE using nitrogen was used to perform I
The nN layer was grown.
【００５８】ウルツ鉱構造のＩｎＮ層はスードモリフッ
クに成長している。Ｓｉの（１１１）面を伝搬する転位
は、ウルツ鉱構造のＩｎＮ層との界面を貫通することが
できず、ＳｉとＩｎＮの界面において干渉したり、再結
合したり、すべりを生じたりして、上部層には延びてい
かない。この構造が成長された後では、極めて低い表面
欠陥密度を達成することができた。The InN layer having a wurtzite structure grows in pseudo-hook. The dislocations propagating in the (111) plane of Si cannot penetrate the interface with the InN layer of wurtzite structure, and interfere, recombine, or slip at the interface between Si and InN. , Does not extend to the upper layers. Very low surface defect densities could be achieved after this structure was grown.
【００５９】相互汚染物質を防ぐために、ロードロック
を介して高真空システムにより二つの反応室の間を移動
させて、ＣＶＤ反応室内で主たるＳｉ層３８を成長させ
た。この主たるＳｉ層３８は、欠陥低減層構造の最上層
における欠陥密度に近い値を有することが分かった。To prevent cross-contaminants, the main Si layer 38 was grown in the CVD reaction chamber by moving it between the two reaction chambers via a load lock with a high vacuum system. It has been found that this main Si layer 38 has a value close to the defect density in the uppermost layer of the defect reduction layer structure.
【００６０】多用なデバイスをＳｉエピ層（Ｓｉ層３
８）を用いて作成することができる。例えば、Ｓｉエピ
層をサファイヤ基板までエッチングすることにより、容
易に電気的に相互に分離することができるからである。
ＩｎＮＡｓ層はセミメタルであり、電極が接触しないよ
うに絶縁に注意する必要がある。 （第４の実施例）図４は、本発明の第４の実施例に係る
半導体レーザの素子構造を示す断面図である。A versatile device is a Si epi layer (Si layer 3
8) can be used. For example, by etching the Si epi layer to the sapphire substrate, they can be easily electrically separated from each other.
Since the InNAs layer is a semimetal, it is necessary to take care of insulation so that the electrodes do not come into contact with each other. (Fourth Embodiment) FIG. 4 is a sectional view showing the device structure of a semiconductor laser according to the fourth embodiment of the present invention.
【００６１】図中、３９は立方晶構造の（１１１）面の
Ｓｉ基板を示しており、このＳｉ基板３９上にはＧａＰ
薄膜層４０が設けられている。このＧａＰ薄膜層４０上
には（０００１）面のウルツ鉱構造のＩｎＮＡｓ層４１
が形成されている。In the figure, reference numeral 39 denotes a (111) plane Si substrate having a cubic structure, and GaP is provided on the Si substrate 39.
A thin film layer 40 is provided. On the GaP thin film layer 40, an InNAs layer 41 having a wurtzite structure of (0001) plane is formed.
Are formed.
【００６２】このＩｎＮＡｓ層４１上にはＩｎＮＡｓ／
ＧａＡｓ多層膜４２が設けられ、このＩｎＮＡｓ／Ｇａ
Ａｓ多層膜４２上には高濃度のｎ型ＧａＡｓコンタクト
層４３が設けられている。On the InNAs layer 41, InNAs /
A GaAs multilayer film 42 is provided, and InNAs / Ga
A high-concentration n-type GaAs contact layer 43 is provided on the As multilayer film 42.
【００６３】ｎ型ＧａＡｓコンタクト層４３上にはｎ型
ＡｌＧａＡｓクラッド層４４、ｎ型ＧａＡｓ光ガイド層
４５が順次形成されている。このｎ型ＧａＡｓ光ガイド
層４５上には３周期のｐ型ＩｎＧａＡｓ量子井戸／ｐ型
ＧａＡｓ量子障壁からなるＭＷＱ構造の活性層４６が形
成されている。On the n-type GaAs contact layer 43, an n-type AlGaAs clad layer 44 and an n-type GaAs light guide layer 45 are sequentially formed. On the n-type GaAs light guide layer 45, an active layer 46 having a MWQ structure composed of p-type InGaAs quantum wells / p-type GaAs quantum barriers of three periods is formed.
【００６４】この活性層４６上にはｐ型ＧａＡｓ光ガイ
ド層４７が形成されている。このｐ型ＧａＡｓ光ガイド
層４７上にはＡｌＧａＡｓ電流狭窄層４８を介してさら
にｐ型ＧａＡｓ光ガイド層４９が形成され、その上には
ｐ型ＡｌＧａＡｓクラッド層５０が形成されている。こ
のｐ型ＡｌＧａＡｓクラッド層５０上にはコンタクト層
としての高濃度のｐ型ＧａＡｓ層５１が形成されてい
る。A p-type GaAs light guide layer 47 is formed on the active layer 46. A p-type GaAs light guide layer 49 is further formed on the p-type GaAs light guide layer 47 via an AlGaAs current constriction layer 48, and a p-type AlGaAs cladding layer 50 is formed thereon. A high-concentration p-type GaAs layer 51 as a contact layer is formed on the p-type AlGaAs clad layer 50.
【００６５】このように形成された素子構造の側部には
ＳｉＯ2 膜５２が設けられ、このＳｉＯ2 膜５２を介し
てｐ型ＧａＡｓ層５１にコンタクトするｐ側電極５４が
素子側部に設けられている。同様に、ｎ型ＧａＡｓコン
タクト層４３にコンタクトするｎ側電極５３が素子側部
に設けられている。[0065] Thus on the side of the formed device structure is provided SiO 2 film 52, p-side electrode 54 to contact the p-type GaAs layer 51 through the SiO 2 film 52 is provided on the device side Has been. Similarly, an n-side electrode 53 that contacts the n-type GaAs contact layer 43 is provided on the side of the element.
【００６６】以下、本実施例の半導体レーザについてよ
り詳細に説明する。Ｓｉ電子デバイスと III-V族光電子
デバイスとを集積することによりいろいろのメリットが
ある。例えば、レーザダイオードと同じ基板に制御ＩＣ
を作成することができる。しかし、Ｓｉ基板上にレーザ
を成長させた場合、その素子寿命が短いという問題があ
る。それは、デバイスの活性領域に格子不整合により発
生する転位が伝搬し、動作中にＤＬＤを形成するためで
ある。The semiconductor laser of this embodiment will be described below in more detail. There are various advantages by integrating the Si electronic device and the III-V group optoelectronic device. For example, a control IC on the same substrate as the laser diode
Can be created. However, when a laser is grown on a Si substrate, there is a problem that the device life is short. This is because dislocations generated by lattice mismatch propagate to the active region of the device and form DLD during operation.
【００６７】図４に示すレーザは（１１１）面のＳｉ基
板３９上に成長される。Ｓｉ基板３９は、２チャンバ成
長システムで成長する前に、ＨＦ系のエッチングにより
化学的に洗浄される。上記２チャンバ成長装置は、２つ
のＭＯＶＰＥ装置により構成されている。一つは欠陥低
減層を成長させるためのもの、もう一つはデバイス構造
を形成するためのものである。The laser shown in FIG. 4 is grown on a (111) plane Si substrate 39. The Si substrate 39 is chemically cleaned by HF-based etching before growing in the two-chamber growth system. The two-chamber growth apparatus is composed of two MOVPE apparatuses. One is for growing the defect reduction layer, and the other is for forming a device structure.
【００６８】ＩｎＧａＡｓ−ＡｌＧａＡｓ系を用いて比
較的単純な構造をまず作成した。Ｓｉ基板３９は始めに
欠陥低減層成長用のＭＯＶＰＥ装置（第１のＭＯＶＰＥ
装置）に置かれ、Ｓｉ基板３９は残留酸素を除去するた
めに高温に加熱される。この後に、Ｓｉ基板３９は成長
温度にまで冷却され、原子層エピタキシーにより、薄い
ＧａＰ層４０を成長させる。このＧａＰ層４０はアンチ
フェース境界( anti-phase boundaries)の形成を抑制す
るとともに、次工程のＧａＡｓに格子整合するウルツ鉱
構造の厚いＩｎＮＡｓ層４１の成長における窒化問題も
防止する。このＩｎＮＡｓ層４１はＣ軸に配向して、転
位の大部分と他の欠陥はこの層内に閉じ込められる。A relatively simple structure was first prepared using the InGaAs-AlGaAs system. First, the Si substrate 39 is a MOVPE device (first MOVPE) for growing a defect reduction layer.
Device), the Si substrate 39 is heated to a high temperature to remove residual oxygen. After this, the Si substrate 39 is cooled to the growth temperature, and a thin GaP layer 40 is grown by atomic layer epitaxy. The GaP layer 40 suppresses the formation of anti-phase boundaries, and also prevents the nitriding problem in the growth of the thick InNAs layer 41 having a wurtzite structure lattice-matched with GaAs in the next step. The InNAs layer 41 is oriented along the C-axis and most of the dislocations and other defects are confined within this layer.
【００６９】欠陥密度をさらに低減するために、ＩｎＮ
Ａｓ層とＧａＡｓ層との多層膜からなるＩｎＮＡｓ／Ｇ
ａＡｓ多層膜４２が成長される。各層の界面での閃亜鉛
鉱構造とウルツ鉱構造との相（結晶構造）遷移により、
欠陥はほとんど伝搬することができず、この欠陥低減層
の表面欠陥密度は１×１０4 ｃｍ-2未満である。To further reduce the defect density, InN is used.
InNAs / G composed of a multilayer film of As layer and GaAs layer
The aAs multilayer film 42 is grown. By the phase (crystal structure) transition between the sphalerite structure and wurtzite structure at the interface of each layer,
The defects can hardly propagate, and the surface defect density of this defect reduction layer is less than 1 × 10 4 cm −2 .
【００７０】次に試料はレーザ構造の成長のために第２
のＭＯＶＰＥ装置に搬送される。最初に、厚さ２μｍの
高濃度のｎ型ＧａＡｓコンタクト層４３が成長され、続
いて、厚さ２μｍのｎ型ＡｌＧａＡｓクラッド層４４、
厚さ０．５μｍのｎ型ＧａＡｓ光ガイド層４５が順次成
長される。次に低濃度のｐ型ＧａＡｓ障壁と低濃度のｐ
型ＩｎＧａＡｓからなる３つの量子井戸を持つＭＷＱ構
造の活性層４６が成長され、続いて、厚さ０．２μｍの
ｐ型ＧａＡｓ光ガイド層４７が成長される。最後に、厚
さ０．５μｍのＡｌ組成比の高いｎ型ＡｌＧａＡｓ電流
狭窄層４８が成長される。The sample is then subjected to a second step for growth of the laser structure.
Of the MOVPE device. First, a high-concentration n-type GaAs contact layer 43 having a thickness of 2 μm is grown, and subsequently, an n-type AlGaAs cladding layer 44 having a thickness of 2 μm,
An n-type GaAs optical guide layer 45 having a thickness of 0.5 μm is sequentially grown. Next, a low concentration p-type GaAs barrier and a low concentration p
An active layer 46 having a MWQ structure having three quantum wells of InGaAs is grown, and then a p-type GaAs optical guide layer 47 having a thickness of 0.2 μm is grown. Finally, the n-type AlGaAs current confinement layer 48 having a high Al composition ratio and a thickness of 0.5 μm is grown.
【００７１】ＭＯＶＰＥ装置から試料を取り出し、ｎ型
ＡｌＧａＡｓ電流狭窄層４８をストライプ状にエッチン
グする。次に試料をＭＯＶＰＥ装置に戻し、厚さ０．３
μｍのｐ型ＧａＡｓ光ガイド層４９を成長させた後、こ
の上に厚さ２μｍのｐ型ＡｌＧａＡｓクラッド層５０を
成長した。最後に、厚さ０．１μｍの高濃度のｐ型Ｇａ
Ａｓコンタクト層５１を成長した。A sample is taken out from the MOVPE apparatus, and the n-type AlGaAs current confinement layer 48 is etched in a stripe shape. Then, the sample is returned to the MOVPE device and the thickness is 0.3.
After the p-type GaAs optical guide layer 49 having a thickness of 2 μm was grown, a p-type AlGaAs cladding layer 50 having a thickness of 2 μm was grown thereon. Finally, high-concentration p-type Ga with a thickness of 0.1 μm
The As contact layer 51 was grown.
【００７２】ＭＯＶＰＥ装置から試料を取り出した後、
２段階のエッチング工程を行った。最初にＳｉ基板上に
電気的に分離した長さ１ｍｍのストライプ状の III-V族
デバイス構造を形成し、次にｎ型ＧａＡｓコンタクト層
４３に電極部を形成した。Ｓｉの部分においてはイオン
打ち込みのような通常のＳｉプロセスを用いてデバイス
構造を形成することができる。反応性イオンビームエッ
チングによりストライプ各端から１５０μｍ除去して７
００μｍの共振器を形成した後、共振器の中央部の側壁
に沿ってＳｉＯ2 膜５２、ｎ型ＧａＡｓコンタクト層４
３にｎ側電極５３、ｐ型ＧａＡｓ層５１にｐ側電極５４
を形成した。Ｓｉ上にＩＣ回路を作成するれば、これら
電極に簡単に接続して動作制御が可能となる。このデバ
イスにおけるの欠陥密度は十分に低く、全てのサンプル
において活性領域には欠陥が観察されなかった。After removing the sample from the MOVPE apparatus,
A two-step etching process was performed. First, an electrically isolated stripe-shaped III-V group device structure having a length of 1 mm was formed on a Si substrate, and then an electrode portion was formed on the n-type GaAs contact layer 43. In the Si portion, the device structure can be formed using a normal Si process such as ion implantation. Remove 150 μm from each end of the stripe by reactive ion beam etching.
After forming the resonator having a thickness of 00 μm, the SiO 2 film 52 and the n-type GaAs contact layer 4 are formed along the side wall at the center of the resonator.
3 is an n-side electrode 53, p-type GaAs layer 51 is a p-side electrode 54
Was formed. If an IC circuit is created on Si, these electrodes can be easily connected to control the operation. The defect density in this device was low enough that no defects were observed in the active area in all samples.
【００７３】Ｓｉ層に設けた制御回路により、変調レー
ザ動作が観察された。ＣＷ加速劣化試験の結果、本実施
例のレーザの動作寿命は従来のＧａＡｓ基板上に成長し
たものと同程度であり、１０，０００を越えるものが得
られた。 （第５の実施例）図５は、本発明の第５の実施例に係る
半導体レーザの素子構造を示す断面図である。A modulated laser operation was observed by the control circuit provided on the Si layer. As a result of the CW accelerated deterioration test, the operating life of the laser of this example was about the same as that of the laser grown on the conventional GaAs substrate, and more than 10,000 was obtained. (Fifth Embodiment) FIG. 5 is a sectional view showing the device structure of a semiconductor laser according to the fifth embodiment of the present invention.
【００７４】図中、５５は閃亜鉛鉱構造の（１１１）面
のｎ型ＧａＡｓ基板を示しており、このｎ型ＧａＡｓ基
板５５上にはｎ型ＧａＡｓバッファ層５６を介してＧａ
Ａｓ／ＩｎＮ多層バッファ層５７、ｎ型ＧａＡｓＰ層５
８、ｎ型ＩｎＧａＰ層５９が順次形成されている。Ｇａ
Ａｓ／ＩｎＮ多層バッファ層５７のＩｎＮ層の結晶構造
はウルツ鉱構造、結晶面は（０００１）面である。In the figure, reference numeral 55 denotes an (111) -faced n-type GaAs substrate of zinc blende structure, and Ga is provided on the n-type GaAs substrate 55 with an n-type GaAs buffer layer 56 interposed therebetween.
As / InN multilayer buffer layer 57, n-type GaAsP layer 5
8 and an n-type InGaP layer 59 are sequentially formed. Ga
The crystal structure of the InN layer of the As / InN multilayer buffer layer 57 is wurtzite structure and the crystal plane is (0001) plane.
【００７５】このｎ型ＩｎＧａＰ層５９上には、閃亜鉛
鉱構造の（１１１）面のｎ型ＩｎＡｌＰクラッド層６
０、ｎ型ＩｎＧａＡｌＰ光ガイド層６１が順次形成され
ている。このｎ型ＩｎＧａＡｌＰ光ガイド層６１上には
量子井戸と量子障壁からなるＭＱＷ構造の活性層６２が
形成されている。On the n-type InGaP layer 59, the (111) -faced n-type InAlP clad layer 6 of the zinc blende structure is formed.
0 and n-type InGaAlP optical guide layers 61 are sequentially formed. On the n-type InGaAlP optical guide layer 61, an active layer 62 having an MQW structure composed of quantum wells and quantum barriers is formed.
【００７６】この活性層６２上には高濃度のｐ型ＩｎＧ
ａＡｌＰを用いた多重量子障壁層６３、ｐ型ＩｎＧａＡ
ｌＰ光ガイド層６４、ｐ型ＩｎＧａＰエッチングストッ
プ層６５が順次形成されている。A high concentration of p-type InG is formed on the active layer 62.
Multiple quantum barrier layer 63 using aAlP, p-type InGaA
The 1P light guide layer 64 and the p-type InGaP etching stop layer 65 are sequentially formed.
【００７７】このｐ型ＩｎＧａＰエッチングストップ層
６５上にはストライプ状のｐ型ＩｎＡｌＰ層６６が選択
的に形成されており、このｐ型ＩｎＡｌＰ層６６上には
ｐ型ＩｎＧａＰ層６７が設けられ、これら６６，６７は
ｎ型ＧａＡｓ電流狭窄層６８により囲まれている。A stripe-shaped p-type InAlP layer 66 is selectively formed on the p-type InGaP etching stop layer 65, and a p-type InGaP layer 67 is provided on the p-type InAlP layer 66. 66 and 67 are surrounded by an n-type GaAs current confinement layer 68.
【００７８】これら６６，５７，６８の全面には高濃度
のｐ型ＧａＡｓＰ層６９が形成されており、このｐ型Ｇ
ａＡｓＰ層６９上にはスードモルフィックな高濃度のｐ
型ＧａＡｓ層７０が形成されている。このｐ型ＧａＡｓ
層７０にはｐ側電極７１が設けられている。一方、ｎ型
ＧａＡｓ基板５５にはｎ側電極７２が設けられている。A high-concentration p-type GaAsP layer 69 is formed on the entire surfaces of these 66, 57 and 68.
A pseudomorphic high concentration p is formed on the aAsP layer 69.
A type GaAs layer 70 is formed. This p-type GaAs
A p-side electrode 71 is provided on the layer 70. On the other hand, an n-side electrode 72 is provided on the n-type GaAs substrate 55.
【００７９】本実施例によれば、ウルツ鉱構造のＩｎＮ
層からなるＧａＡｓ／ＩｎＮ多層バッファ層５７が欠陥
低減層として機能するので、その上の閃亜鉛鉱構造の
（１１１）面の各層の欠陥密度は十分に低くなるので、
信頼性の高いレーザが得られるようになる。According to this embodiment, InN having a wurtzite structure is used.
Since the GaAs / InN multilayer buffer layer 57 made of layers functions as a defect reduction layer, the defect density of each layer on the (111) plane of the zinc blende structure is sufficiently low.
A highly reliable laser can be obtained.
【００８０】以下、本実施例の半導体レーザについてよ
り詳細に説明する。窒素化物や窒化物混晶を除くと、従
来の III-V族ＬＥＤおよびレーザで達成可能な最も短い
波長は次のような２つの理由により限定されていた。す
なわち、一つは、ＡｌＡｓおよびＧａＰのようなワイド
ギャップ材料における直接−間接バンドギャップ遷移で
ある。もう一つは、適切な基板、通常はＧａＡｓ基板に
対する格子整合の必要性である。しかし、ここに記載の
技術を用いれば、この制約を緩和することができる。The semiconductor laser of this embodiment will be described in more detail below. Except for nitride and nitride mixed crystals, the shortest wavelength that can be achieved by conventional III-V LEDs and lasers has been limited for two reasons. That is, one is a direct-indirect bandgap transition in wide-gap materials such as AlAs and GaP. Another is the need for lattice matching to a suitable substrate, usually a GaAs substrate. However, the technique described herein can be used to alleviate this constraint.
【００８１】図５に本実施例の構造を示す。本実施例で
は（１１１）面のｎ型ＧａＡｓ基板５５を用いた。基板
５５は特別に設計したＭＯＶＰＥ装置に導入された。こ
の装置は窒化物を含む III-V族半導体および窒化物を含
まない III-V族半導体の両方を成長させることができ
る。通常の熱クリーニング後、厚さ０．２μｍのｎ型Ｇ
ａＡｓバッファ５６を成長させた。FIG. 5 shows the structure of this embodiment. In this embodiment, the (111) plane n-type GaAs substrate 55 is used. Substrate 55 was installed in a specially designed MOVPE device. The device is capable of growing both III-V semiconductors containing nitride and III-V semiconductors containing no nitride. 0.2 μm thick n-type G after normal heat cleaning
The aAs buffer 56 was grown.
【００８２】次に適度に高濃度にドープされたｎ型Ｇａ
Ａｓ層とｎ型ＩｎＮ層との積層膜からなるｎ型ＧａＡｓ
／ＩｎＮバッファ層５７が作成された。最初の数層のＩ
ｎＮ層は限界膜厚よりも厚く成長しているため、界面に
は転位を生じる。しかし、ｎ型ＩｎＮ層はウルツ鉱構造
であるので、転位はほどんどど界面に閉じ込められ、上
の層には伝搬しない。次の層はスードモリフックな引っ
張り応力を受け、これによりさらに転位密度を低減する
ことができる。これらの層は次に成長するデバイスに対
して格子整合する面を作り出す効果を持っている。Next, an n-type Ga doped in an appropriately high concentration is used.
N-type GaAs composed of a laminated film of an As layer and an n-type InN layer
The / InN buffer layer 57 was created. The first few layers of I
Since the nN layer grows thicker than the limit film thickness, dislocation occurs at the interface. However, since the n-type InN layer has a wurtzite structure, dislocations are mostly confined at the interface and do not propagate to the upper layer. Subsequent layers are subject to pseudo-hook-like tensile stresses, which can further reduce dislocation density. These layers have the effect of creating a plane that is lattice matched to the next grown device.
【００８３】このｎ型ＧａＡｓＰ層層５８上には厚さ
０．１μｍのｎ型ＩｎＧａＰ層５９が成長され、続い
て、格子定数５．６１５オングストロームの子整合する
厚さ２μｍのｎ型ＩｎＡｌＰクラッド層６０が成長さ
れ、これに続いて厚さ０．５μｍのｎ型ＩｎＧａＡｌＰ
光ガイド層６１が形成された。On the n-type GaAsP layer 58, an n-type InGaP layer 59 having a thickness of 0.1 μm is grown, and subsequently, a n-type InAlP clad layer having a thickness of 2 μm and having a lattice constant of 5.615 angstroms. 60 was grown, followed by 0.5 μm thick n-type InGaAlP
The light guide layer 61 was formed.
【００８４】活性層６２は、光ガイド層６１と同一の混
晶組成を有する量子障壁によって分離された一連の４つ
のＩｎＧａＡｌＰ量子井戸から構成されている。この量
子井戸は本実施例では引っ張り歪みが少しかかってい
る。この上方にはオーバーフローを防止するための高濃
度のｐ型ＩｎＧａＡｌＰを用いたＭＱＢ構造６３が成長
された。次いでさらに厚さ０．２μｍのｐ型ＩｎＧａＡ
ｌＰ光ガイド層６４が成長され、続いて、厚さ５０オン
グストロームのＩｎＧａＰエッチングストップ層６５が
成長された。このＩｎＧａＰエッチングストップ層６５
は引っ張り歪みがかかっており、このシステムにおいて
間接バンドギャップになる直前の最大値に近い直接バン
ドギャップを有している。この上に厚さ１．５μｍの厚
いｐ型ＩｎＡｌＰ層６６が成長され、続けて、厚さ１０
０オングストロームの第２の薄いｐ型ＩｎＧａＰ層６７
が形成された。The active layer 62 is composed of a series of four InGaAlP quantum wells separated by a quantum barrier having the same mixed crystal composition as the optical guide layer 61. This quantum well has a slight tensile strain in this embodiment. Above this, an MQB structure 63 using a high concentration of p-type InGaAlP for preventing overflow was grown. Next, a further 0.2 μm thick p-type InGaA
A 1P light guide layer 64 was grown, followed by a 50 Å thick InGaP etch stop layer 65. This InGaP etching stop layer 65
Is tensile strained and has a direct bandgap close to the maximum just before becoming an indirect bandgap in this system. A thick p-type InAlP layer 66 having a thickness of 1.5 μm is grown thereon, and then a thickness of 10
0 angstrom second thin p-type InGaP layer 67
Was formed.
【００８５】ＭＯＶＰＥ装置から試料を取り出し、ｐ型
ＩｎＡｌＰ層６６をエッチングストップ層６５まで選択
的にエッチングしてストライプ状にした後、再びＭＯＶ
ＰＥ装置に試料を導入して、厚さ１．５μｍのｎ型Ｇａ
Ａｓ電流狭窄層６８を成長させた。再び、ＭＯＶＰＥ装
置から試料を取り出し、ｎ型ＧａＡｓ電流狭窄層６８を
エッチングストップ層としてｐ型ＩｎＧａＰ層６７の表
面が露出するまで選択的に除去した。The sample was taken out from the MOVPE apparatus, the p-type InAlP layer 66 was selectively etched to the etching stop layer 65 to form a stripe, and then the MOV was again formed.
The sample is introduced into the PE device and the thickness of the n-type Ga is 1.5 μm.
The As current constriction layer 68 was grown. Again, the sample was taken out from the MOVPE apparatus and selectively removed until the surface of the p-type InGaP layer 67 was exposed by using the n-type GaAs current confinement layer 68 as an etching stop layer.
【００８６】再び、成長を再開して厚さ０．５μｍの高
濃度のｐ型ＧａＡｓ層６９が成長され、続いて、コンタ
クト層として厚さ１００オングストロームのスードモル
フィックな高濃度のｐ型ＧａＡｓ層７０が成長された。
次いでｐ側電極７１、ｎ側電極７２が形成され、共振器
を劈開形成し、その劈開面はコーティングした。The growth is restarted again, and a high-concentration p-type GaAs layer 69 having a thickness of 0.5 μm is grown, and subsequently, a pseudomorphic high-concentration p-type GaAs layer having a thickness of 100 Å is formed as a contact layer. 70 have been grown.
Next, a p-side electrode 71 and an n-side electrode 72 were formed, a resonator was cleaved, and the cleaved surface was coated.
【００８７】これらの層の上に成長するデバイスに格子
整合させるために、次に格子定数が５．６１５オングス
トロームのｎ型ＧａＡｓＰ層５８を１μｍ成長した。室
温で発振波長５９３ｎｍのＣＷレーザ動作が観察され
た。さらに、バッファ層構造の最適化による低欠陥密度
の低減により１０，０００時間を越える動作寿命が得ら
れた。同様の技術を用いれば、波長５５０ｎｍの純緑色
のＬＥＤが得られる。また、高温動作可能な波長６３０
ｎｍ帯のレーザを製造できる。 （第６の実施例）図６は、本発明の第６の実施例に係る
ＳＯＩ基板の構造を示す断面図である。Next, an n-type GaAsP layer 58 having a lattice constant of 5.615 angstrom was grown to 1 μm in order to perform lattice matching with a device grown on these layers. CW laser operation with an oscillation wavelength of 593 nm was observed at room temperature. Furthermore, an operating life of more than 10,000 hours was obtained by reducing the low defect density by optimizing the buffer layer structure. Using a similar technique, a pure green LED with a wavelength of 550 nm can be obtained. In addition, the wavelength 630 that can operate at high temperature
A laser in the nm band can be manufactured. (Sixth Embodiment) FIG. 6 is a sectional view showing the structure of an SOI substrate according to the sixth embodiment of the present invention.
【００８８】図中、７３は石英ガラス基板を示してお
り、この石英ガラス基板７３上には薄いアモルファスＩ
ｎＮ層７４、結晶性を有するＩｎＮ層７５、薄いアモル
ファスＩｎＮ層７６が順次形成されている。In the figure, 73 indicates a quartz glass substrate, and a thin amorphous I is formed on the quartz glass substrate 73.
An nN layer 74, a crystalline InN layer 75, and a thin amorphous InN layer 76 are sequentially formed.
【００８９】このアモルファスＩｎＮ層７６上にはウル
ツ鉱構造で（０００１）面の単結晶ＩｎＮ層７７が形成
されており、この単結晶ＩｎＮ層７７上には同様なウル
ツ鉱構造の単結晶ＩｎＮＡｓ層７８が形成されている。A single crystal InN layer 77 having a wurtzite structure and a (0001) plane is formed on the amorphous InN layer 76, and a single crystal InNAs layer having a similar wurtzite structure is formed on the single crystal InN layer 77. 78 is formed.
【００９０】この単結晶ＩｎＮＡｓ層７８上には（００
０１）面のＩｎＮＡｓと（１１１）面のＧａＰとの多層
膜かなるＩｎＮＡｓ／ＧａＰ多層膜７９を介してＳｉ層
８０が形成されている。On the single crystal InNAs layer 78, (00
A Si layer 80 is formed via an InNAs / GaP multilayer film 79 composed of a multilayer film of InNAs of (01) plane and GaP of (111) plane.
【００９１】本実施例によれば、ウルツ鉱構造の単結晶
ＩｎＮ層７７、単結晶ＩｎＮＡｓ層７８により上方向の
欠陥の伝搬を防止できるので、大面積の石英ガラス基板
７３上に大面積の良質なＳｉ層を形成できるようにな
る。According to the present embodiment, since the single crystal InN layer 77 and the single crystal InNAs layer 78 having the wurtzite structure can prevent the propagation of defects in the upward direction, a large area of good quality can be obtained on the large area quartz glass substrate 73. It becomes possible to form a simple Si layer.
【００９２】以下、本実施例のＳＯＩ基板についてより
詳細に説明する。本実施例では、図６に示すように、ウ
ルツ鉱構造の欠陥低減層を用いて、アモルファス基板上
に単結晶Ｓｉ層を成長させることができる。The SOI substrate of this embodiment will be described in more detail below. In this example, as shown in FIG. 6, a single crystal Si layer can be grown on an amorphous substrate using a wurtzite structure defect reduction layer.
【００９３】本実施例において使用する基板は石英ガラ
ス基板７３である。また、ＭＯＶＰＥ装置により所定の
層を成長させた。まず、薄いアモルファスＩｎＮ層７４
を低温で石英ガラス基板７３上に成長させた。次いで温
度を上げて結晶性を有するＩｎＮ層７５を成長させた。
Ｃ軸に配向して成長するというウルツ鉱構造の物質の特
性により、結晶性を有するＩｎＮ層７５は強い配向を示
した。しかし、単結晶ではなかった。The substrate used in this embodiment is a quartz glass substrate 73. Moreover, a predetermined layer was grown by the MOVPE apparatus. First, a thin amorphous InN layer 74
Was grown on a quartz glass substrate 73 at a low temperature. Then, the temperature was raised to grow an InN layer 75 having crystallinity.
Due to the characteristic of the wurtzite structure material that grows with the C axis oriented, the crystalline InN layer 75 showed a strong orientation. However, it was not a single crystal.
【００９４】よって、温度を再度下げて、第２の非常に
薄いアモルファスＩｎＮ層７６を成長させた。続いて、
ウルツ鉱構造で（０００１）面を有する厚さ５μｍの厚
い単結晶ＩｎＮ層７７を成長させた。次に厚さ２μｍの
Ｓｉに格子整合する単結晶ＩｎＡｓ層７８を成長させ
た。この段階における欠陥密度は極めて高く、デバイス
の作成には適していなかった。Therefore, the temperature was lowered again to grow the second very thin amorphous InN layer 76. continue,
A thick single crystal InN layer 77 having a wurtzite structure and a (0001) plane and a thickness of 5 μm was grown. Next, a single crystal InAs layer 78 having a thickness of 2 μm and lattice-matched with Si was grown. The defect density at this stage was extremely high and was not suitable for device fabrication.
【００９５】この上にウルツ鉱構造で（０００１）面の
ＩｎＮＡｓ層と閃亜鉛構造で（１１１）面のＧａＰから
なり、欠陥密度を低減するＩｎＮＡｓ／ＧａＰ多層膜７
９を成長させた。多層膜７９の格子定数はＳｉのそれに
等しくなるように注意深く設計した。これにより、例え
ば、フォトダイオードや太陽電池に用いるのに適した十
分に品質の高い大面積のＳｉ層８０を作成することが可
能となる。An InNAs / GaP multilayer film 7 having a wurtzite structure and a (0001) -face InNAs layer and a zinc-blende structure and a (111) -face GaP on which a defect density is reduced.
9 was grown. The multilayer film 79 was carefully designed so that the lattice constant was the same as that of Si. Thereby, for example, it is possible to form a large-area Si layer 80 of sufficiently high quality suitable for use in a photodiode or a solar cell.
【００９６】なお、上記実施例では、ウルツ鉱構造の半
導体基板および半導体層の結晶面を（０００１）面とし
たが任意の方向に１０度以内で傾いた面としても良い。
同様に、閃亜鉛鉱構造または立方晶構造の半導体基板お
よび半導体層の結晶面も（１１１）面から任意の方向に
１０度以内で傾いた面としても良い。Although the crystal planes of the wurtzite structure semiconductor substrate and the semiconductor layer are (0001) planes in the above embodiment, they may be planes inclined within 10 degrees in any direction.
Similarly, the crystal planes of the semiconductor substrate and the semiconductor layer having a zinc blende structure or a cubic crystal structure may be tilted from the (111) plane within 10 degrees in any direction.
【００９７】[0097]
【発明の効果】以上詳述したように本発明によれば、欠
陥低減層として結晶構造がウルツ鉱構造、結晶面がほぼ
（０００１）面の層を用いることにより、十分に欠陥の
少ない結晶構造が閃亜鉛鉱構造または立方晶構造、結晶
面がほぼ（１１１）面の半導体層を任意の基板上に形成
できるようになるAs described above in detail, according to the present invention, a crystal structure having a wurtzite structure and a crystal plane of approximately (0001) plane is used as the defect reduction layer, whereby the crystal structure having sufficiently few defects is obtained. It becomes possible to form a semiconductor layer having a zinc blende structure or a cubic structure and a crystal plane of almost (111) plane on any substrate.
【図１】本発明の第１の実施例に係る半導体レーザの素
子構造を示す断面図FIG. 1 is a sectional view showing a device structure of a semiconductor laser according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係る半導体レーザの素
子構造を示す断面図FIG. 2 is a sectional view showing a device structure of a semiconductor laser according to a second embodiment of the present invention.
【図３】本発明の第３の実施例に係るＳＯＩ基板の構造
を示す断面図FIG. 3 is a sectional view showing the structure of an SOI substrate according to a third embodiment of the present invention.
【図４】本発明の第４の実施例に係る半導体レーザの素
子構造を示す断面図FIG. 4 is a sectional view showing a device structure of a semiconductor laser according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施例に係る半導体レーザの素
子構造を示す断面図FIG. 5 is a sectional view showing a device structure of a semiconductor laser according to a fifth embodiment of the present invention.
【図６】本発明の第６の実施例に係るＳＯＩ基板の構造
を示す断面図FIG. 6 is a sectional view showing the structure of an SOI substrate according to a sixth embodiment of the present invention.
１…ｎ型ＧａＡｓ基板 ２…ｎ型ＧａＡｓ層 ３…ｎ型ＺｎＳｅ層 ４…ｎ型ＣｄＺｎＳ層（欠陥低減層） ５…ｎ型ＺｎＳＳｅ層 ６…ｎ型ＺｎＭｇＳＳｅクラッド層 ７…ｎ型ＺｎＳＳｅ光ガイド層 ８…活性層 ９…ｐ型ＺｎＳＳｅ光ガイド層 １０…ｐ型ＺｎＭｇＳＳｅクラッド層 １１…ｐ型ＺｎＳｅ層 １２…ｐ型ＺｎＳｅ／ＺｎＴｅ超格子層 １３…ｐ型ＺｎＴｅ層 １４…絶縁膜 １５…ｐ側電極 １６…ｎ側電極 DESCRIPTION OF SYMBOLS 1 ... n-type GaAs substrate 2 ... n-type GaAs layer 3 ... n-type ZnSe layer 4 ... n-type CdZnS layer (defect reduction layer) 5 ... n-type ZnSSe layer 6 ... n-type ZnMgSSe cladding layer 7 ... n-type ZnSSe light guide layer 8 ... Active layer 9 ... p-type ZnSSe optical guide layer 10 ... p-type ZnMgSSe cladding layer 11 ... p-type ZnSe layer 12 ... p-type ZnSe / ZnTe superlattice layer 13 ... p-type ZnTe layer 14 ... Insulating film 15 ... p-side electrode 16 ... n side electrode
Claims (9)
造、結晶面がほぼ（０００１）面のウルツ鉱構造層から
なる欠陥低減層と、 この欠陥低減層上に形成され、結晶構造が閃亜鉛鉱構造
または立方晶構造、結晶面がほぼ（１１１）面の半導体
層とを具備してなることを特徴する半導体装置。1. A defect reduction layer formed on a substrate, comprising a wurtzite structure having a wurtzite structure having a crystal structure and a (0001) plane crystal face, and a defect reduction layer formed on the defect reduction layer. A semiconductor device comprising a zinc blende structure or a cubic crystal structure, and a semiconductor layer having a crystal plane of approximately (111) plane.
晶面がほぼ（０００１）面の基板、または結晶構造が閃
亜鉛鉱構造もしくは立方晶構造、結晶面がほぼ（１１
１）面の半導体基板であることを特徴とする請求項１に
記載の半導体装置。2. The substrate has a wurtzite structure as a crystal structure, a substrate having a crystal face of approximately (0001) plane, or a crystal structure having a zinc blende structure or a cubic crystal structure and a crystal face of approximately (11) plane.
The semiconductor device according to claim 1, which is a semiconductor substrate having a 1) plane.
晶面が（０００１）面から任意の方向に１０度以内の角
度で傾いた面、または結晶構造が閃亜鉛鉱構造もしくは
立方晶構造、結晶面が（１１１）面から任意の方向に１
０度以内の角度で傾いた面であることを特徴とする請求
項２に記載の半導体装置。3. The substrate has a wurtzite structure as a crystal structure, a plane in which a crystal face is tilted at an angle of 10 degrees or less from a (0001) plane, or a crystal structure is a zinc blende structure or a cubic structure. , The crystal plane is 1 in any direction from the (111) plane
The semiconductor device according to claim 2, wherein the surface is inclined at an angle of 0 degree or less.
基板、前記半導体層は単結晶半導体層であることを特徴
とする請求項１に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the substrate is an amorphous substrate or a polycrystalline substrate, and the semiconductor layer is a single crystal semiconductor layer.
であることを特徴とする請求項１に記載の半導体装置。5. The semiconductor device according to claim 1, wherein the defect reduction layer has a single layer structure of wurtzite structure.
であることを特徴とする請求項１に記載の半導体装置。6. The semiconductor device according to claim 1, wherein the defect reduction layer has a multi-layer structure of wurtzite structure.
鉱構造層、結晶構造がほぼ（０００１）面の層と、結晶
構造が閃亜鉛鉱構造または立方晶構造、結晶面がほぼ
（１１１）面の層との多層構造の層からなるなることを
特徴とする請求項６に記載の半導体装置。7. The defect reducing layer has a wurtzite structure layer having a crystal structure, a layer having a crystal structure of approximately (0001) plane, a crystal structure having a zinc blende structure or a cubic crystal structure, and a crystal face having a crystal structure of approximately (111) plane. 7. The semiconductor device according to claim 6, wherein the semiconductor device comprises a layer having a multi-layered structure including a surface layer.
ｄＳｅ、ＣｄＳＳｅ、ＺｎＯ、ＣｄＺｎＯ、ＣｄＯＳ
ｅ、ＣｄＺｎＳ、ＣｄＺｎＳｅ、ＣｄＭｇＳ、ＣｄＭｇ
Ｓｅ、ＺｎＭｇＯ、ＣｄＣａＳ、ＣｄＣａＳｅ、ＺｎＣ
ａＯ、ＣｄＳｅＴｅ、ＺｎＳ、ＺｎＭｇＳ、ＺｎＣａ
Ｓ、ＣｄＨｇＳｅ、ＣｄＨｇＳもしくはこれらを組み合
わせた４元以上の物質、またはＩｎＮ、ＧａＮ、Ａｌ
Ｎ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＮＡｓ、ＧａＮＡ
ｓ、ＩｎＮＡｓ、ＡｌＮＰ、ＧａＮＰ、ＩｎＮＰ、Ｇａ
ＮＳｂ、ＡｌＮＳｂ、ＩｎＮＳｂもしくはこれらを組み
合わせた４元以上の物質、またはＳｉＣ（２Ｈ）、Ｓｉ
Ｃ（４Ｈ）もしくはＳｉＣ（６Ｈ) であることを特徴と
する請求項１に記載の半導体装置。8. The material of the wurtzite structure layer is CdS, C
dSe, CdSSe, ZnO, CdZnO, CdOS
e, CdZnS, CdZnSe, CdMgS, CdMg
Se, ZnMgO, CdCaS, CdCaSe, ZnC
aO, CdSeTe, ZnS, ZnMgS, ZnCa
S, CdHgSe, CdHgS or a quaternary or more substance combining these, or InN, GaN, Al
N, InGaN, InAlN, AlNAs, GaNA
s, InNAs, AlNP, GaNP, InNP, Ga
NSb, AlNSb, InNSb or a quaternary or more substance combining these, or SiC (2H), Si
The semiconductor device according to claim 1, which is C (4H) or SiC (6H).
II-V族化合物半導体または II-VI族化合物半導体からな
り、前記欠陥低減層は II-VI族化合物半導体からなり、
前記半導体層は II-VI族化合物半導体からなることを特
徴とする請求項１に記載の半導体装置。9. The substrate has an I crystal plane which is substantially a (111) plane.
II-V group compound semiconductor or II-VI group compound semiconductor, the defect reduction layer is formed of II-VI group compound semiconductor,
The semiconductor device according to claim 1, wherein the semiconductor layer is made of a II-VI group compound semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06248795A JP3333346B2 (en) | 1995-03-22 | 1995-03-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06248795A JP3333346B2 (en) | 1995-03-22 | 1995-03-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264896A true JPH08264896A (en) | 1996-10-11 |
| JP3333346B2 JP3333346B2 (en) | 2002-10-15 |
Family
ID=13201590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06248795A Expired - Lifetime JP3333346B2 (en) | 1995-03-22 | 1995-03-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3333346B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298043A (en) * | 1998-04-14 | 1999-10-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor element and manufacture of group iii nitride superlattice structure |
| JP2000114594A (en) * | 1998-10-06 | 2000-04-21 | Toshiba Corp | Semiconductor light emitting device |
| US7646040B2 (en) | 2002-11-28 | 2010-01-12 | Showa Denko K.K. | Boron phosphide-based compound semiconductor device, production method thereof and light emitting diode |
| CN113634244A (en) * | 2021-08-24 | 2021-11-12 | 青岛科技大学 | High-index crystal face GO @ Cd rich in sulfur vacancy1-xZnxS-shaped polyhedral material and preparation method thereof |
-
1995
- 1995-03-22 JP JP06248795A patent/JP3333346B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298043A (en) * | 1998-04-14 | 1999-10-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor element and manufacture of group iii nitride superlattice structure |
| JP2000114594A (en) * | 1998-10-06 | 2000-04-21 | Toshiba Corp | Semiconductor light emitting device |
| US7646040B2 (en) | 2002-11-28 | 2010-01-12 | Showa Denko K.K. | Boron phosphide-based compound semiconductor device, production method thereof and light emitting diode |
| CN113634244A (en) * | 2021-08-24 | 2021-11-12 | 青岛科技大学 | High-index crystal face GO @ Cd rich in sulfur vacancy1-xZnxS-shaped polyhedral material and preparation method thereof |
| CN113634244B (en) * | 2021-08-24 | 2023-07-04 | 深圳特新界面科技有限公司 | High-index crystal face GO@Cd rich in sulfur vacancies 1-x Zn x S polyhedral material and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3333346B2 (en) | 2002-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6533874B1 (en) | GaN-based devices using thick (Ga, Al, In)N base layers | |
| US6156581A (en) | GaN-based devices using (Ga, AL, In)N base layers | |
| EP1653522B1 (en) | Semiconductor light emitting devices with graded composition light emitting layers | |
| US6586819B2 (en) | Sapphire substrate, semiconductor device, electronic component, and crystal growing method | |
| JP3427047B2 (en) | Nitride-based semiconductor device, method of forming nitride-based semiconductor, and method of manufacturing nitride-based semiconductor device | |
| AU654726B2 (en) | Blue-green laser diode | |
| WO1997011518A1 (en) | Semiconductor material, method of producing the semiconductor material, and semiconductor device | |
| EP1122841A1 (en) | Process for producing nitride semiconductor device | |
| EP0378919A2 (en) | High band-gap opto-electronic device and method for making same | |
| US20190326730A1 (en) | Semiconductor device and fabrication method | |
| JP3545197B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7508049B2 (en) | Semiconductor optical device | |
| JP2905667B2 (en) | Method for manufacturing II-VI compound semiconductor thin film and II-VI compound semiconductor device | |
| US5546418A (en) | Semiconductor laser having a flat groove for selected crystal planes | |
| US5619520A (en) | Semiconductor laser | |
| JP3333346B2 (en) | Semiconductor device | |
| JP3371830B2 (en) | Nitride semiconductor light emitting device | |
| JPH11274563A (en) | Semiconductor device and semiconductor light emitting device | |
| JPH08148765A (en) | Semiconductor light emitting element | |
| JP2000022276A (en) | Semiconductor element, semiconductor light emitting element and semiconductor light receiving element | |
| JP2737748B2 (en) | Compound semiconductor bonding method | |
| JP2000332293A (en) | Iii-v nitride semiconductor light emitting element and its manufacture | |
| JP3271225B2 (en) | Method of growing II-VI compound semiconductor | |
| JP2000216101A (en) | Crystal growth method of compound semiconductor mixed crystal and compound semiconductor device | |
| JPH0851251A (en) | Photosemiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080726 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090726 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090726 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100726 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110726 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120726 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130726 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |