JPH08264718A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH08264718A JPH08264718A JP7065734A JP6573495A JPH08264718A JP H08264718 A JPH08264718 A JP H08264718A JP 7065734 A JP7065734 A JP 7065734A JP 6573495 A JP6573495 A JP 6573495A JP H08264718 A JPH08264718 A JP H08264718A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に関し、詳
しくは、電源電圧の降下および温度の上昇を検出する電
源電圧降下・温度上昇検出回路を内蔵する半導体装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a power supply voltage drop / temperature rise detection circuit for detecting a drop in power supply voltage and a rise in temperature.
【０００２】[0002]
【従来の技術】半導体装置は、現在多種多様な製品に使
用されている。近年では、電池駆動により屋外で使用さ
れる製品にも使用されており、例えば携帯電話の中にも
複数個の半導体装置が使用されている。このように、電
池駆動により屋外で使用される半導体装置は、例えば電
池の消耗による電源電圧の降下や、直射日光による製品
内部の温度の上昇などにより、その使用条件を越えて使
用され、誤動作したり、さらには破壊されてしまう場合
もあるという問題点があった。2. Description of the Related Art Semiconductor devices are currently used in a wide variety of products. In recent years, it has been used in products that are used outdoors by being driven by a battery, and for example, a plurality of semiconductor devices are also used in mobile phones. As described above, a semiconductor device which is used outdoors by being driven by a battery is used beyond its operating conditions due to a drop in the power supply voltage due to exhaustion of the battery, an increase in the temperature inside the product due to direct sunlight, and malfunction. There is also a problem that it may be destroyed.
【０００３】従来より、これらの問題点から半導体装置
を保護するために、電源電圧降下センサや温度センサが
半導体装置の外部に設けられていた。これらのセンサ
は、電源電圧や周囲温度を監視することにより、電源電
圧や周囲温度が製品の性能を維持することができない範
囲に到達した場合、半導体装置が誤動作したり、破壊さ
れる前にシステムを正常終了させるものである。Conventionally, in order to protect the semiconductor device from these problems, a power supply voltage drop sensor and a temperature sensor have been provided outside the semiconductor device. These sensors monitor the power supply voltage and ambient temperature, and when the power supply voltage and ambient temperature reach a range where product performance cannot be maintained, the system operates before the semiconductor device malfunctions or is destroyed. Is normally terminated.
【０００４】しかし、これらのセンサを半導体装置の外
部に設けることにより、次に述べるような新たな問題点
が発生する。例えば、これらのセンサを半導体装置の外
部に設けるためには、製品の内部にセンサを配置するた
めの空間が必要となる。このため、例えば携帯電話など
のように、小型化が要求される製品においては大問題と
なる。However, by providing these sensors outside the semiconductor device, the following new problems occur. For example, in order to provide these sensors outside the semiconductor device, a space for arranging the sensors inside the product is required. Therefore, this is a serious problem in products such as mobile phones that require miniaturization.
【０００５】また、これらのセンサは、個々の半導体装
置の使用条件に応じて動作するものではないため、複数
個の半導体装置の中で最も使用条件の厳しいものに対応
する必要がある。さらに、これらのセンサが監視する電
源電圧や周囲温度は、半導体装置内部の実際の電源電圧
や温度ではないため、センサに設定される電源電圧や周
囲温度の許容範囲にはある程度のマージンが必要とな
る。このため、製品の使用条件、即ち、動作電源電圧範
囲や動作温度範囲が狭くなってしまうという問題点もあ
る。Further, since these sensors do not operate according to the usage conditions of individual semiconductor devices, it is necessary to cope with the most severe usage conditions of a plurality of semiconductor devices. Furthermore, since the power supply voltage and ambient temperature monitored by these sensors are not the actual power supply voltage and temperature inside the semiconductor device, some margin is required for the allowable range of power supply voltage and ambient temperature set in the sensor. Become. Therefore, there is a problem that the use condition of the product, that is, the operating power supply voltage range and the operating temperature range are narrowed.
【０００６】これらの問題点に対処する一つの解決策と
して、特開平６−１０９８０４号公報に開示された温度
上昇検出回路がある。この温度上昇検出回路は、半導体
装置の内部に組み込まれて使用されるもので、基準クロ
ックを所定時間遅延して出力する遅延回路と、温度上昇
により遅延回路で遅延された基準クロックの遅延時間が
所定値、例えばこの基準クロックの半周期を超えた時
に、危険信号を出力するフリップフロップとを有するも
のである。As a solution to these problems, there is a temperature rise detecting circuit disclosed in Japanese Patent Laid-Open No. 6-109804. This temperature rise detection circuit is used by being incorporated in a semiconductor device and is used. The temperature rise detection circuit delays the reference clock by a predetermined time and outputs it, and the delay time of the reference clock delayed by the delay circuit due to temperature rise. It has a flip-flop that outputs a danger signal when a predetermined value, for example, the half cycle of the reference clock is exceeded.
【０００７】この温度上昇検出回路が組み込まれた半導
体装置においては、フリップフロップから出力される危
険信号により、最も消費電力が大きく、最も発熱が大き
い回路への電源を遮断したり、バイパス回路によりその
回路を迂回させたりすることにより、これ以上の温度上
昇を防止することができるため、温度上昇による半導体
装置の誤動作や破壊を防止することができるとしてい
る。In a semiconductor device incorporating this temperature rise detection circuit, the danger signal output from the flip-flop shuts off the power supply to the circuit that consumes the most power and generates the most heat, or uses a bypass circuit to shut down the power supply. By detouring the circuit, it is possible to prevent a further temperature rise, so that it is possible to prevent a malfunction or destruction of the semiconductor device due to the temperature rise.
【０００８】しかし、この温度上昇検出回路において、
遅延回路は、例えばバッファなどのゲートが複数個直列
接続されたものである。また、その個数は、即ち、遅延
回路による遅延時間は、半導体装置の製造後に変更する
ことはできないため、実測値やシミュレーションなどに
より予め算出して設定しなければならない。また、半導
体装置は、その特性がシミュレーションの結果通りには
動作しない場合もあり、危険信号の出力が早すぎたり、
遅くなったりするため、この温度上昇検出回路が全く役
に立たない場合もあるという問題点がある。However, in this temperature rise detection circuit,
The delay circuit is, for example, a plurality of gates such as buffers connected in series. Further, since the number thereof, that is, the delay time by the delay circuit cannot be changed after the semiconductor device is manufactured, it must be calculated and set in advance by an actual measurement value or a simulation. In addition, the semiconductor device may not operate according to the result of the simulation, and the danger signal may be output too early,
There is a problem in that this temperature rise detection circuit may not be useful at all because it becomes slow.
【０００９】また、この温度上昇検出回路は、１本の危
険信号だけしか出力することができないため、例えば、
まず、ある温度まで上昇した時に、最も温度上昇に弱い
内部ブロックに危険信号を出力し、続いて、さらに温度
が上昇した時に、次に温度上昇に弱い内部ブロックに危
険信号を出力するなどして、それぞれの内部ブロック毎
にその機能を正常停止させるなど、複数本の危険信号を
段階的に出力することができないという問題点もある。Further, since this temperature rise detection circuit can output only one danger signal, for example,
First, when the temperature rises to a certain temperature, a danger signal is output to the inner block that is the weakest against temperature rise, and then, when the temperature further rises, a danger signal is output to the inner block that is weak against the next temperature rise. However, there is also a problem that a plurality of danger signals cannot be output in stages, such as the normal stop of the function of each internal block.
【００１０】[0010]
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、製品を小
型化することができ、個々の内部ブロック毎に制御する
こともでき、個々の半導体装置を誤動作や破壊から確実
に保護することができる電源電圧降下・温度上昇検出回
路を内蔵する半導体装置を提供することにある。SUMMARY OF THE INVENTION The object of the present invention is to reduce the size of a product in view of various problems based on the above-mentioned prior art, and to control each internal block individually. Another object of the present invention is to provide a semiconductor device having a built-in power supply voltage drop / temperature rise detection circuit capable of surely protecting the semiconductor device from malfunction or destruction.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、電源電圧降下・温度上昇検出回路を内蔵
する半導体装置であって、前記電源電圧降下・温度上昇
検出回路は、前記半導体装置の電源電圧および温度に応
じて、所定周波数のシステムクロックを所定時間遅延
し、遅延クロックを出力する遅延回路と、前記システム
クロックの所定周期毎に、前記システムクロックと前記
遅延クロックとの位相差を検出して位相差パルスを出力
する位相差検出回路と、前記システムクロックよりも高
周波数のサンプリングクロックにより、前記位相差パル
スのパルス幅を計数するためのパルス幅計数カウンタ
と、前記位相差パルスのパルス幅が外部から設定された
少なくとも１つの設定値以上になった時に、この設定値
に応じて設けられた制御信号を出力する判定回路とを備
えることを特徴とする半導体装置を提供するものであ
る。In order to achieve the above object, the present invention is a semiconductor device incorporating a power supply voltage drop / temperature rise detection circuit, wherein the power supply voltage drop / temperature rise detection circuit comprises: A delay circuit that delays a system clock having a predetermined frequency for a predetermined time according to the power supply voltage and temperature of the semiconductor device and outputs the delayed clock, and a position of the system clock and the delayed clock for each predetermined cycle of the system clock. A phase difference detection circuit for detecting a phase difference and outputting a phase difference pulse, a pulse width counter for counting the pulse width of the phase difference pulse by a sampling clock having a higher frequency than the system clock, and the phase difference When the pulse width of the pulse exceeds at least one set value set externally, the control provided according to this set value. There is provided a semiconductor device characterized by comprising a determination circuit for outputting a signal.
【００１２】ここで、前記少なくとも１つの設定値は複
数設定され、前記判定回路は各々の設定値以上となる毎
に異なる制御信号を出力するのが好ましい。Here, it is preferable that a plurality of the at least one set value are set, and the determination circuit outputs a different control signal each time the set value is equal to or more than each set value.
【００１３】[0013]
【発明の作用】本発明の半導体装置は、電源電圧降下・
温度上昇検出回路を内蔵するものであり、この電源電圧
降下・温度上昇検出回路は、電源電圧の降下および温度
の上昇を検出して、少なくとも１つの制御信号を出力す
るものである。また、この制御信号が出力されるタイミ
ングは、半導体装置の製造後にそれぞれの制御信号に対
する設定値を設定することにより変更することができ
る。従って、本発明の半導体装置によれば、半導体装置
の内部に電源電圧降下・温度上昇検出回路を備えている
ため、製品の小型化に貢献することができる。また、制
御信号により、半導体装置内のそれぞれの内部ブロック
毎に独立して、段階的に正常停止させることができるた
め、半導体装置の誤動作や破壊を確実に防止することが
できる。また、半導体装置の製造後に、それぞれの制御
信号に対する設定値を変更できるため、最適な設定値を
設定することができ、即ち、動作電源電圧範囲や動作温
度範囲に余裕が生まれるため、製品の使用条件を広くす
ることができる。According to the semiconductor device of the present invention, the power supply voltage drop
The temperature rise detection circuit is built in, and the power supply voltage drop / temperature rise detection circuit detects a drop in the power supply voltage and a rise in temperature, and outputs at least one control signal. Further, the timing at which this control signal is output can be changed by setting the set value for each control signal after the semiconductor device is manufactured. Therefore, according to the semiconductor device of the present invention, since the power supply voltage drop / temperature rise detection circuit is provided inside the semiconductor device, it is possible to contribute to the miniaturization of the product. In addition, since the internal signal can be normally stopped stepwise by the control signal independently for each internal block in the semiconductor device, malfunction and destruction of the semiconductor device can be reliably prevented. In addition, since the set values for each control signal can be changed after the semiconductor device is manufactured, it is possible to set the optimum set values, that is, the operating power supply voltage range and the operating temperature range have a margin. The conditions can be widened.
【００１４】[0014]
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体装置を詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The semiconductor device of the present invention will be described in detail below with reference to the preferred embodiments shown in the accompanying drawings.
【００１５】図１は、本発明の半導体装置の一実施例の
構成回路図である。この半導体装置１０は、複数個の直
列接続されたバッファ１２ａ，１２ｂ，…，１２ｎから
なる遅延回路１４と、ＥＸＯＲ（排他的論理和）ゲート
１６からなる位相差検出回路１８と、パルス幅計数カウ
ンタ２０と、判定回路２２とから構成される電源電圧降
下・温度上昇検出回路２４を内蔵している。FIG. 1 is a circuit diagram of a semiconductor device according to an embodiment of the present invention. The semiconductor device 10 includes a delay circuit 14 including a plurality of buffers 12a, 12b, ..., 12n connected in series, a phase difference detecting circuit 18 including an EXOR (exclusive OR) gate 16, and a pulse width counting counter. A power supply voltage drop / temperature rise detection circuit 24, which is composed of 20 and a determination circuit 22, is built in.
【００１６】ここで、システムクロックは、遅延回路１
４の入力端および位相差検出回路１８の入力端に入力さ
れ、サンプリングクロックはパルス幅計数カウンタ２０
の入力端に入力されている。また、遅延回路１４の出力
端は位相差検出回路１８の入力端に接続され、位相差検
出回路１８の出力端はパルス幅計数カウンタ２０の入力
端および判定回路２２の入力端に接続されている。ま
た、パルス幅計数カウンタ２０の出力端は判定回路２２
の入力端に接続され、判定回路２２の出力端からは、制
御信号である警告信号およびストップ信号が出力されて
いる。Here, the system clock is the delay circuit 1
4 and the input terminal of the phase difference detection circuit 18, and the sampling clock is a pulse width counter 20.
Is input to the input end of. The output end of the delay circuit 14 is connected to the input end of the phase difference detection circuit 18, and the output end of the phase difference detection circuit 18 is connected to the input end of the pulse width counting counter 20 and the input end of the determination circuit 22. . The output terminal of the pulse width counting counter 20 has a determination circuit 22.
, And the output signal of the determination circuit 22 outputs a warning signal and a stop signal, which are control signals.
【００１７】なお、同図に示すように、遅延回路１４ま
たは位相差検出回路１８の入力端をシステムクロック
Ａ、遅延回路１４の出力端を遅延クロックＢ、位相差検
出回路１８の出力端を位相差パルスＣとして以下の説明
を続ける。As shown in the figure, the input end of the delay circuit 14 or the phase difference detection circuit 18 is set to the system clock A, the output end of the delay circuit 14 is set to the delay clock B, and the output end of the phase difference detection circuit 18 is set. The following description will be continued as the phase difference pulse C.
【００１８】システムクロックＡは、この半導体装置１
０に入力される所定周波数のクロック、例えば基本クロ
ックなどであり、その動作周波数は特に限定されない。
また、システムクロックＡの周波数が非常に高く、その
周期が非常に短い場合には、例えばこれを分周した分周
クロックをシステムクロックＡとして用いるなど適宜変
更しても良い。また、サンプリングクロックの周波数
は、システムクロックＡの周波数よりも高周波数であれ
ば特に限定されない。The system clock A is used for this semiconductor device 1.
It is a clock of a predetermined frequency input to 0, for example, a basic clock, and its operating frequency is not particularly limited.
If the frequency of the system clock A is very high and its cycle is very short, it may be appropriately changed by, for example, using a divided clock obtained by dividing the frequency of the system clock A as the system clock A. The frequency of the sampling clock is not particularly limited as long as it is higher than the frequency of the system clock A.
【００１９】また、図２および図３は、ともに本発明の
半導体装置の動作を示す一実施例のタイミングチャート
である。図２のタイミングチャートにおいては、システ
ムクロックＡと、温度２５℃および１２５℃における遅
延クロックＢおよび位相差パルスＣと、サンプリングク
ロックと、制御信号とが示されている。また、図３のタ
イミングチャートにおいては、システムクロックＡと、
電源電圧５．０Ｖおよび３．３Ｖにおける遅延クロック
Ｂおよび位相差パルスＣと、サンプリングクロックと、
制御信号とが示されている。2 and 3 are timing charts of an embodiment showing the operation of the semiconductor device of the present invention. In the timing chart of FIG. 2, a system clock A, a delay clock B and a phase difference pulse C at temperatures of 25 ° C. and 125 ° C., a sampling clock, and a control signal are shown. Further, in the timing chart of FIG. 3, the system clock A,
A delay clock B and a phase difference pulse C at a power supply voltage of 5.0 V and 3.3 V, a sampling clock,
Control signals are shown.
【００２０】この半導体装置１０に内蔵されている電源
電圧降下・温度上昇検出回路２４において、遅延回路１
４は、半導体装置１０に供給される電源電圧や、半導体
装置１０自身の温度の変動に応じて、入力されるシステ
ムクロックＡをバッファ１２ａ，１２ｂ，…，１２ｎに
より所定時間遅延させ、遅延クロックＢとして出力す
る。この遅延回路１４は、例えばバッファ、ＡＮＤゲー
ト、ＯＲゲートなどの電圧特性、温度特性を有する素子
を複数個直列接続することにより構成することができ
る。In the power supply voltage drop / temperature rise detection circuit 24 built in the semiconductor device 10, the delay circuit 1
Reference numeral 4 delays the input system clock A by a predetermined time by the buffers 12a, 12b, ..., 12n according to the fluctuation of the power supply voltage supplied to the semiconductor device 10 and the temperature of the semiconductor device 10 itself, and the delay clock B Output as. The delay circuit 14 can be configured by connecting in series a plurality of elements having voltage characteristics and temperature characteristics, such as a buffer, an AND gate, and an OR gate.
【００２１】なお、遅延クロックＢは、図２および図３
のタイミングチャートに示すように、温度が上昇するほ
ど、即ち、温度２５℃よりも温度１２５℃の場合の方
が、または電源電圧が降下するほど、即ち、電源電圧
５．０Ｖよりも電源電圧３．３Ｖの方が、システムクロ
ックＡに対する遅延時間が増大する。The delay clock B is the same as that shown in FIGS.
As shown in the timing chart of FIG. 5, the higher the temperature is, that is, the temperature is 125 ° C. than the temperature is 25 ° C., or the power source voltage is lower, that is, the power source voltage 3 is higher than the power source voltage 5.0 V. The delay time for the system clock A increases at 0.3V.
【００２２】また、位相差検出回路１８は、システムク
ロックＡと遅延クロックＢとの電圧レベルの不一致をＥ
ＸＯＲゲート１６により検出し、これを位相差パルスＣ
として出力する。この位相差検出回路１８は、システム
クロックＡの所定周期毎に、例えば半周期、１周期毎
に、システムクロックＡに対する遅延クロックＢの遅延
時間、即ち、位相差を検出し、これを位相差パルスＣと
して出力することができれば、どのような回路構成であ
っても良い。Further, the phase difference detection circuit 18 determines that the voltage levels of the system clock A and the delayed clock B do not coincide with each other by E.
Detected by the XOR gate 16, the phase difference pulse C
Output as The phase difference detection circuit 18 detects the delay time of the delay clock B with respect to the system clock A, that is, the phase difference every predetermined cycle of the system clock A, for example, every half cycle, and the phase difference pulse is detected. Any circuit configuration may be used as long as it can be output as C.
【００２３】なお、位相差パルスＣは、図２および図３
のタイミングチャートに示すように、システムクロック
Ａに対する遅延クロックＢの遅延時間に応じたアクティ
ブ状態、即ち、図示例においてはハイレベルのパルス幅
を有している。また、位相差パルスＣは、温度が上昇す
るほど、即ち、温度２５℃よりも温度１２５℃の場合の
方が、または電源電圧が降下するほど、即ち、電源電圧
５．０Ｖよりも電源電圧３．３Ｖの方が、アクティブ状
態のパルス幅が増大する。It should be noted that the phase difference pulse C is shown in FIG. 2 and FIG.
As shown in the timing chart of FIG. 5, the active state corresponding to the delay time of the delay clock B with respect to the system clock A, that is, the high-level pulse width in the illustrated example. Further, the phase difference pulse C has a power supply voltage of 3 V rather than a power supply voltage of 5.0 V as the temperature rises, that is, when the temperature is 125 ° C. rather than the temperature 25 ° C., or as the power supply voltage drops. The pulse width in the active state increases at 0.3V.
【００２４】また、パルス幅計数カウンタ２０は、シス
テムクロックＡの半周期毎に、サンプリングクロックに
より０〜（ｎ−１）の範囲でカウントアップされ、（ｎ
−１）の次は‘０’にリセットされるｎ進カウンタであ
る。このｎの値は、図４に示すように、システムクロッ
クＡの周期Ｔ1 およびサンプリングクロックの周期Ｔ 2
から、次式により算出することができる。Further, the pulse width counting counter 20 has a system
Sampling clock every half cycle of system clock A
Is counted up in the range of 0 to (n-1), and (n
Next to -1) is an n-ary counter that is reset to '0'.
It The value of this n is
Cycle A of Ku A1And the period T of the sampling clock 2
Can be calculated from the following equation.
【００２５】 [0025]
【００２６】なお、パルス幅計数カウンタ２０として
は、サンプリングクロックにより、システムクロックＡ
の所定周期毎に出力される位相差パルスＣのパルス幅を
計数することができれば、即ち、位相差パルスＣのパル
ス幅がサンプリングクロックの周期Ｔ2 の何倍の長さ
（時間）であるかを計数することができれば、どのよう
な回路構成であっても良い。The pulse width counting counter 20 uses the sampling clock as the system clock A.
If it is possible to count the pulse width of the phase difference pulse C that is output for each predetermined period of, that is, how many times (time) the pulse width of the phase difference pulse C is the period T 2 of the sampling clock. Can be any circuit configuration as long as it can count.
【００２７】また、判定回路２２は、この電源電圧降下
・温度上昇検出回路２４の外部から設定される第１およ
び第２の設定値に応じて、位相差パルスＣのパルス幅を
判定し、そのパルス幅が第１の設定以上である場合に
は、第１の制御信号である警告信号を出力し、同様に、
パルス幅が第２の設定値以上である場合には、第２の制
御信号であるストップ信号を出力する。Further, the judging circuit 22 judges the pulse width of the phase difference pulse C according to the first and second set values set from the outside of the power supply voltage drop / temperature rise detecting circuit 24, and When the pulse width is equal to or larger than the first setting, a warning signal which is a first control signal is output, and similarly,
When the pulse width is equal to or larger than the second set value, the stop signal which is the second control signal is output.
【００２８】この判定回路２２は、位相差パルスＣのパ
ルス幅が設定値以上になった時に、この設定値に対応す
る制御信号をアクティブ状態とし、逆に、位相差パルス
Ｃのパルス幅が設定値よりも小さくなった時に、この設
定値に対応する制御信号を非アクティブ状態にして出力
することができれば、どのような回路構成であっても良
い。When the pulse width of the phase difference pulse C exceeds the set value, the decision circuit 22 activates the control signal corresponding to this set value, and conversely, the pulse width of the phase difference pulse C is set. Any circuit configuration may be used as long as it can output the control signal corresponding to the set value in the inactive state when the value becomes smaller than the value.
【００２９】例えば、パルス幅計数カウンタ２０のカウ
ンタ値が設定値と同一になった時に、位相差パルスＣが
アクティブ状態であれば、この設定値に対応する制御信
号をアクティブ状態とし、逆に、位相差パルスＣが非ア
クティブ状態であれば、この設定値に対応する制御信号
を非アクティブ状態にするよう構成すれば良い。なお、
この判定回路２０において、設定値の個数、即ち、これ
に対応する制御信号の本数は適宜決定すれば良い。従っ
て、設定値の個数は１個以上であれば良く、その個数を
増やすことにより、制御信号の本数を適宜増加すること
ができる。For example, if the phase difference pulse C is in the active state when the counter value of the pulse width counting counter 20 becomes equal to the set value, the control signal corresponding to this set value is activated, and vice versa. If the phase difference pulse C is in the inactive state, the control signal corresponding to this set value may be inactivated. In addition,
In the determination circuit 20, the number of set values, that is, the number of control signals corresponding thereto may be appropriately determined. Therefore, the number of set values may be one or more, and the number of control signals can be appropriately increased by increasing the number.
【００３０】また、設定値を設定するには、例えば外部
端子を利用することができる。即ち、設定モードのオン
状態・オフ状態を切り換える外部端子を追加し、設定モ
ードがオン状態の場合には、他の外部端子を利用して設
定値を設定し、オフ状態の場合には、通常動作、即ち、
他の外部端子を本来の目的で使用するよう構成しておく
ことにより、半導体装置１０の製造後に適切な設定値を
随時設定することができる。To set the set value, for example, an external terminal can be used. That is, an external terminal for switching the ON / OFF states of the setting mode is added, and when the setting mode is ON, another external terminal is used to set the setting value, and when the setting mode is OFF, the normal value is set. Action, ie
By configuring the other external terminals to be used for their original purpose, an appropriate set value can be set at any time after the semiconductor device 10 is manufactured.
【００３１】また、設定値を決定するには、例えばパッ
ケージに組み立て後の半導体装置１０において、まず、
電源電圧を降下または温度を上昇させ、半導体装置１０
を異常動作直前の状態にする。ここで、設定信号を小さ
い値に設定して制御信号が出力されることを確認した
後、設定値を１つづつ増加させていき、制御信号が出力
されなくなった時の１つ前の設定値が最適値となる。そ
の後、決定した設定値を設定して試験を行えば良い。ま
た、複数個の設定値を決定するには、例えば所望電源電
圧および所望温度に設定された半導体装置１０を用い
て、同様に設定値を決定すれば良い。To determine the set value, for example, in the semiconductor device 10 assembled into a package, first,
By lowering the power supply voltage or raising the temperature, the semiconductor device 10
To the state immediately before the abnormal operation. Here, after confirming that the control signal is output by setting the setting signal to a small value, the setting value is increased by one, and the setting value immediately before the control signal is no longer output. Is the optimum value. After that, the test may be performed by setting the determined set value. Further, in order to determine a plurality of set values, for example, the set values may be similarly determined using the semiconductor device 10 set to the desired power supply voltage and the desired temperature.
【００３２】このように、本発明の半導体装置１０にお
いては、制御信号に対応する設定値を半導体装置１０の
製造後に設定することができるため、この制御信号によ
り、半導体装置を誤動作や破壊から確実に保護すること
ができる。また、設定値の個数、即ち、制御信号の本数
は適宜決定することができるため、複数本の制御信号に
より、例えば段階的に制御信号を出力して、所望の内部
ブロックから順番に停止させるなど、個々の半導体装置
に応じた制御を行うことができる。As described above, in the semiconductor device 10 of the present invention, since the set value corresponding to the control signal can be set after the semiconductor device 10 is manufactured, the control signal ensures that the semiconductor device is not malfunctioned or destroyed. Can be protected. Further, since the number of set values, that is, the number of control signals can be appropriately determined, for example, a control signal is output stepwise by a plurality of control signals, and the internal blocks are sequentially stopped from a desired internal block. It is possible to perform control according to each semiconductor device.
【００３３】次に、図５、図６、図７、図８および図９
に示すタイミングチャートを用いて、本発明の半導体装
置の動作を詳細に説明する。図５〜図９に示すタイミン
グチャートにおいてはともに、システムクロックＡと、
遅延クロックＢと、位相差パルスＣと、サンプリングク
ロックと、カウンタ信号と、警告用‘Ｈ’トリガ信号
と、警告用‘Ｌ’トリガ信号と、警告信号と、ストップ
用‘Ｈ’トリガ信号と、ストップ用‘Ｌ’トリガ信号
と、ストップ信号とが示されている。Next, FIG. 5, FIG. 6, FIG. 7, FIG. 8 and FIG.
The operation of the semiconductor device of the present invention will be described in detail with reference to the timing chart shown in FIG. In both of the timing charts shown in FIGS. 5 to 9, the system clock A and
Delay clock B, phase difference pulse C, sampling clock, counter signal, warning'H 'trigger signal, warning'L' trigger signal, warning signal, and stop'H 'trigger signal, A'L 'trigger signal for stop and a stop signal are shown.
【００３４】なお、警告用‘Ｈ’トリガ信号および警告
用‘Ｌ’トリガ信号は、それぞれ警告信号をアクティブ
状態および非アクティブ状態、即ち、図示例においては
ハイレベルおよびローレベルに設定する信号であり、パ
ルス幅計数カウンタ２０のカウンタ値が警告信号の設定
値になった時に、位相差パルスＣがそれぞれアクティブ
状態および非アクティブ状態、即ち、図示例においては
ハイレベルおよびローレベルの場合に出力される。The warning'H 'trigger signal and the warning'L' trigger signal are signals for setting the warning signal to an active state and an inactive state, that is, a high level and a low level in the illustrated example. When the counter value of the pulse width counting counter 20 reaches the set value of the warning signal, the phase difference pulse C is output in the active state and the inactive state, that is, in the case of the high level and the low level in the illustrated example. .
【００３５】同様に、ストップ用‘Ｈ’トリガ信号およ
びストップ用‘Ｌ’トリガ信号は、それぞれストップ信
号をアクティブ状態および非アクティブ状態、即ち、図
示例においてはハイレベルおよびローレベルに設定する
信号であり、パルス幅計数カウンタ２０のカウンタ値が
ストップ信号の設定値になった時に、位相差パルスＣが
それぞれアクティブ状態および非アクティブ状態の場合
に出力される。Similarly, the stop'H 'trigger signal and the stop'L' trigger signal are signals for setting the stop signal to the active state and the inactive state, that is, the high level and the low level in the illustrated example. Yes, when the counter value of the pulse width counter 20 reaches the set value of the stop signal, the phase difference pulse C is output in the active state and the inactive state, respectively.
【００３６】なお、これらのタイミングチャートにおい
て、パルス幅計数カウンタ２０から出力されるカウンタ
値は０〜１３の範囲でカウントアップされ、警告信号お
よびストップ信号に対する設定値はそれぞれ‘４’およ
び‘８’に設定されている。また、図５〜図９は、連続
するタイミングチャートを分割表示したもので、図５は
正常動作する期間、図６は例えば電源電圧が降下または
温度が上昇して異常動作の可能性がある期間、図７はさ
らに電源電圧が降下または温度が上昇して異常動作をす
る期間、図８は電源電圧が上昇または温度が低下して異
常動作の可能性がある期間、図９はさらに電源電圧が上
昇または温度が低下して正常動作する期間を示すもので
ある。In these timing charts, the counter value output from the pulse width counting counter 20 is counted up in the range of 0 to 13, and the set values for the warning signal and the stop signal are "4" and "8", respectively. Is set to. Further, FIGS. 5 to 9 show continuous timing charts in a divided display. FIG. 5 is a period during which normal operation is performed, and FIG. 6 is a period during which there is a possibility of abnormal operation due to, for example, power supply voltage drop or temperature rise. 7, FIG. 7 is a period during which abnormal operation occurs due to a further decrease in power supply voltage or temperature, FIG. 8 is a period during which abnormal operation may occur due to increase in power supply voltage or decrease in temperature, and FIG. This indicates a period during which the temperature rises or the temperature decreases and the normal operation is performed.
【００３７】まず、図５に示す正常動作期間において、
遅延クロックＢは、システムクロックＡに対して２サン
プリングクロック程度遅延している。即ち、位相差パル
スＣは、カウンタ値が１および２の期間にハイレベルと
なる。このため、警告信号の設定値‘４’およびストッ
プ信号の設定値‘８’における位相差パルスＣは非アク
ティブ状態、即ち、ローレベルであり、警告用‘Ｌ’ト
リガ信号およびストップ用‘Ｌ’トリガ信号が出力さ
れ、警告信号およびストップ信号はいずれも非アクティ
ブ状態、即ち、ローレベルが保持される。First, in the normal operation period shown in FIG.
The delay clock B is delayed from the system clock A by about 2 sampling clocks. That is, the phase difference pulse C is at high level during the periods where the counter value is 1 and 2. Therefore, the phase difference pulse C at the warning signal setting value '4' and the stop signal setting value '8' is in the inactive state, that is, at the low level, and the warning'L 'trigger signal and the stop'L' signal are output. A trigger signal is output, and both the warning signal and the stop signal are inactive, that is, kept at a low level.
【００３８】次に、図６に示す異常動作の可能性のある
期間において、遅延クロックＢは、システムクロックＡ
に対して６サンプリングクロック程度遅延している。即
ち、位相差パルスＣは、カウンタ値が１〜６の期間にハ
イレベルとなる。このため、警告信号の設定値‘４’に
おける位相差パルスＣはアクティブ状態、即ち、ハイレ
ベルとなり、警告用‘Ｈ’トリガ信号が出力され、警告
信号はアクティブ状態、即ち、ハイレベルに設定されて
出力される。なお、ストップ信号の設定値‘８’におけ
る位相差パルスＣはローレベルであり、ストップ用
‘Ｌ’トリガ信号が出力され、ストップ信号はローレベ
ルが保持される。Next, during the period in which there is a possibility of abnormal operation shown in FIG. 6, the delay clock B is the system clock A.
It is delayed by about 6 sampling clocks. That is, the phase difference pulse C becomes high level during the period when the counter value is 1 to 6. Therefore, the phase difference pulse C at the warning signal setting value '4' is in the active state, that is, at the high level, the warning'H 'trigger signal is output, and the warning signal is in the active state, that is, at the high level. Is output. The phase difference pulse C at the set value "8" of the stop signal is at the low level, the "L" trigger signal for stop is output, and the stop signal is held at the low level.
【００３９】次に、図７に示す異常動作期間において、
遅延クロックＢは、システムクロックＡに対して１０サ
ンプリングクロック程度遅延している。即ち、位相差パ
ルスＣは、カウンタ値が１〜１０の期間にハイレベルと
なる。このため、ストップ信号の設定値‘８’における
位相差パルスＣはハイレベルとなり、ストップ用‘Ｈ’
トリガ信号が出力され、ストップ信号はアクティブ状
態、即ち、ハイレベルに設定されて出力される。なお、
警告信号の設定値‘４’における位相差パルスＣはハイ
レベルであり、警告用‘Ｈ’トリガ信号が出力され、警
告信号はハイレベルが保持される。Next, in the abnormal operation period shown in FIG.
The delay clock B is delayed from the system clock A by about 10 sampling clocks. That is, the phase difference pulse C becomes high level during the period when the counter value is 1 to 10. Therefore, the phase difference pulse C at the set value "8" of the stop signal becomes high level, and "H" for stop
The trigger signal is output, and the stop signal is output in the active state, that is, set to the high level. In addition,
The phase difference pulse C at the setting value "4" of the warning signal is at high level, the warning "H" trigger signal is output, and the warning signal is held at high level.
【００４０】次に、図８に示す異常動作の可能性のある
期間において、遅延クロックＢは、システムクロックＡ
に対して６サンプリングクロック程度遅延している。即
ち、位相差パルスＣは、カウンタ値が１〜６の期間にハ
イレベルとなる。このため、ストップ信号のデコード値
‘８’における位相差パルスＣはローレベルとなり、ス
トップ用‘Ｌ’トリガ信号が出力され、ストップ信号は
ローレベルに設定されて出力される。なお、警告信号の
設定値‘４’における位相差パルスＣはハイレベルであ
り、警告用‘Ｈ’トリガ信号が出力され、警告信号はハ
イレベルが保持される。Next, during the period in which there is a possibility of abnormal operation shown in FIG. 8, the delay clock B is the system clock A.
It is delayed by about 6 sampling clocks. That is, the phase difference pulse C becomes high level during the period when the counter value is 1 to 6. Therefore, the phase difference pulse C at the decoded value "8" of the stop signal becomes low level, the "L" trigger signal for stop is output, and the stop signal is set to low level and output. The phase difference pulse C at the warning signal setting value "4" is at a high level, the warning "H" trigger signal is output, and the warning signal is held at a high level.
【００４１】最後に、図９に示す正常動作期間におい
て、遅延クロックＢは、システムクロックＡに対して２
サンプリングクロック程度遅延している。即ち、位相差
パルスＣは、カウンタ値が１および２の期間にハイレベ
ルとなる。このため、警告信号の設定値‘４’における
位相差パルスＣはローレベルとなり、警告用‘Ｌ’トリ
ガ信号が出力され、警告信号はローレベルに設定されて
出力される。なお、ストップ信号の設定値‘８’におけ
る位相差パルスＣはローレベルであり、ストップ用
‘Ｌ’トリガ信号が出力され、ストップ信号はローレベ
ルが保持される。Finally, in the normal operation period shown in FIG. 9, the delay clock B is 2 times the system clock A.
Delayed by the sampling clock. That is, the phase difference pulse C is at high level during the periods where the counter value is 1 and 2. Therefore, the phase difference pulse C at the set value "4" of the warning signal becomes the low level, the warning "L" trigger signal is output, and the warning signal is set to the low level and output. The phase difference pulse C at the set value "8" of the stop signal is at the low level, the "L" trigger signal for stop is output, and the stop signal is held at the low level.
【００４２】このように、電源電圧が降下したり、また
は温度が上昇することにより、まず警告信号が出力さ
れ、半導体装置が複数の内部ブロックに分割されている
場合、例えば最も温度に弱い内部ブロックに警告信号を
与えて、この動作を停止することができる。また、さら
に電源電圧が降下したり、温度が上昇することにより、
ストップ信号が出力され、例えば２番目に温度に弱い内
部ブロックにストップ信号を与えて、この動作を停止し
たり、あるいは全ての内部ブロックの動作を停止するな
どして、半導体装置の誤動作や破壊を未然に防止するこ
とができる。As described above, when the power supply voltage drops or the temperature rises, a warning signal is first output and the semiconductor device is divided into a plurality of internal blocks. This operation can be stopped by giving a warning signal to. In addition, the power supply voltage further decreases and the temperature rises,
A stop signal is output. For example, by giving a stop signal to the second internal block that is most sensitive to temperature to stop this operation, or to stop the operation of all internal blocks, it is possible to prevent malfunction or destruction of the semiconductor device. It can be prevented.
【００４３】[0043]
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、電源電圧降下・温度上昇検出回路を内蔵して
いるため、製品を小型化することができる。また、この
電源電圧降下・温度上昇検出回路は、電源電圧の降下お
よび温度の上昇を検知して、段階的に異なるタイミング
で複数の制御信号を出力することができるため、半導体
装置内の個々の内部ブロックを独立に段階的に正常停止
させるなどして、個々の半導体装置を誤動作や破壊から
確実に保護することができる。また、制御信号が出力さ
れるタイミングは、半導体装置の製造後に、それぞれの
制御信号に対応する設定値を設定することにより調整す
ることができるため、個々の半導体装置毎に最適なタイ
ミングで制御信号を出力することができ、半導体装置の
使用条件を広くすることができる。As described in detail above, the semiconductor device of the present invention has a built-in power supply voltage drop / temperature rise detection circuit, so that the product can be miniaturized. Further, this power supply voltage drop / temperature rise detection circuit can detect a drop in the power supply voltage and a rise in temperature and can output a plurality of control signals at different timings in a stepwise manner. It is possible to reliably protect individual semiconductor devices from malfunction or destruction by independently stopping the internal blocks normally in stages. Further, since the timing at which the control signal is output can be adjusted by setting the set value corresponding to each control signal after the semiconductor device is manufactured, the control signal can be adjusted at an optimal timing for each semiconductor device. Can be output, and the usage conditions of the semiconductor device can be widened.
【図１】本発明の半導体装置の一実施例の構成回路図で
ある。FIG. 1 is a configuration circuit diagram of an embodiment of a semiconductor device of the present invention.
【図２】本発明の半導体装置の動作を説明する一実施例
のタイミングチャートである。FIG. 2 is a timing chart of an example for explaining the operation of the semiconductor device of the present invention.
【図３】本発明の半導体装置の動作を説明する別の実施
例のタイミングチャートである。FIG. 3 is a timing chart of another embodiment for explaining the operation of the semiconductor device of the present invention.
【図４】本発明の半導体装置に用いられるシステムクロ
ックとサンプリングクロックとの関係を示す一実施例の
タイミングチャートである。FIG. 4 is a timing chart of an example showing a relationship between a system clock and a sampling clock used in the semiconductor device of the present invention.
【図５】本発明の半導体装置の動作を示す一実施例のタ
イミングチャートである。FIG. 5 is a timing chart of an example showing the operation of the semiconductor device of the present invention.
【図６】本発明の半導体装置の動作を示す一実施例のタ
イミングチャートである。FIG. 6 is a timing chart of an example showing the operation of the semiconductor device of the present invention.
【図７】本発明の半導体装置の動作を示す一実施例のタ
イミングチャートである。FIG. 7 is a timing chart of an example showing the operation of the semiconductor device of the present invention.
【図８】本発明の半導体装置の動作を示す一実施例のタ
イミングチャートである。FIG. 8 is a timing chart of an example showing the operation of the semiconductor device of the present invention.
【図９】本発明の半導体装置の動作を示す一実施例のタ
イミングチャートである。FIG. 9 is a timing chart of an example showing the operation of the semiconductor device of the present invention.
１０ 半導体装置 １２ａ，１２ｂ，…，１２ｎ バッファ １４ 遅延回路 １６ ＥＸＯＲゲート １８ 位相差検出回路 ２０ パルス幅計数カウンタ ２２ 判定回路 ２４ 電源電圧降下・温度上昇検出回路 10 semiconductor devices 12a, 12b, ..., 12n buffer 14 delay circuit 16 EXOR gate 18 phase difference detection circuit 20 pulse width counting counter 22 determination circuit 24 power supply voltage drop / temperature rise detection circuit
Claims (2)
る半導体装置であって、 前記電源電圧降下・温度上昇検出回路は、前記半導体装
置の電源電圧および温度に応じて、所定周波数のシステ
ムクロックを所定時間遅延し、遅延クロックを出力する
遅延回路と、前記システムクロックの所定周期毎に、前
記システムクロックと前記遅延クロックとの位相差を検
出して位相差パルスを出力する位相差検出回路と、前記
システムクロックよりも高周波数のサンプリングクロッ
クにより、前記位相差パルスのパルス幅を計数するため
のパルス幅計数カウンタと、前記位相差パルスのパルス
幅が外部から設定された少なくとも１つの設定値以上に
なった時に、この設定値に応じて設けられた制御信号を
出力する判定回路とを備えることを特徴とする半導体装
置。1. A semiconductor device having a built-in power supply voltage drop / temperature rise detection circuit, wherein the power supply voltage drop / temperature rise detection circuit has a system clock of a predetermined frequency according to the power supply voltage and temperature of the semiconductor device. A delay circuit for delaying a predetermined time and outputting a delay clock; and a phase difference detection circuit for detecting a phase difference between the system clock and the delay clock and outputting a phase difference pulse for each predetermined cycle of the system clock. A pulse width counting counter for counting the pulse width of the phase difference pulse with a sampling clock having a frequency higher than that of the system clock, and the pulse width of the phase difference pulse is at least one set value externally set And a determination circuit which outputs a control signal provided according to the set value when Conductor device.
れ、前記判定回路は各々の設定値以上となる毎に異なる
制御信号を出力する請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein a plurality of the at least one set value are set, and the determination circuit outputs a different control signal each time the set value is greater than or equal to each set value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065734A JPH08264718A (en) | 1995-03-24 | 1995-03-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065734A JPH08264718A (en) | 1995-03-24 | 1995-03-24 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264718A true JPH08264718A (en) | 1996-10-11 |
Family
ID=13295556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7065734A Withdrawn JPH08264718A (en) | 1995-03-24 | 1995-03-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264718A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835553A (en) * | 1995-04-20 | 1998-11-10 | Nec Corporation | Semiconductor integrated circuit having a digital temperature sensor circuit |
| JP2007187661A (en) * | 2006-01-11 | 2007-07-26 | Samsung Electronics Co Ltd | Temperature sensor and section-by-section temperature detection method |
| KR100945899B1 (en) * | 2007-06-01 | 2010-03-05 | 삼성전자주식회사 | Circuit and method for temperature sensing using DLL |
| US8049539B2 (en) | 2002-04-01 | 2011-11-01 | Fujitsu Semiconductor Limited | Circuit with variation correction function |
| JP2016176773A (en) * | 2015-03-19 | 2016-10-06 | 株式会社豊田中央研究所 | Temperature sensor circuit |
| JP2018125737A (en) * | 2017-02-01 | 2018-08-09 | 株式会社豊田中央研究所 | Conversion circuit |
-
1995
- 1995-03-24 JP JP7065734A patent/JPH08264718A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835553A (en) * | 1995-04-20 | 1998-11-10 | Nec Corporation | Semiconductor integrated circuit having a digital temperature sensor circuit |
| US8049539B2 (en) | 2002-04-01 | 2011-11-01 | Fujitsu Semiconductor Limited | Circuit with variation correction function |
| JP2007187661A (en) * | 2006-01-11 | 2007-07-26 | Samsung Electronics Co Ltd | Temperature sensor and section-by-section temperature detection method |
| KR100945899B1 (en) * | 2007-06-01 | 2010-03-05 | 삼성전자주식회사 | Circuit and method for temperature sensing using DLL |
| JP2016176773A (en) * | 2015-03-19 | 2016-10-06 | 株式会社豊田中央研究所 | Temperature sensor circuit |
| JP2018125737A (en) * | 2017-02-01 | 2018-08-09 | 株式会社豊田中央研究所 | Conversion circuit |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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