JPH08264673A - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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- JPH08264673A JPH08264673A JP7062859A JP6285995A JPH08264673A JP H08264673 A JPH08264673 A JP H08264673A JP 7062859 A JP7062859 A JP 7062859A JP 6285995 A JP6285995 A JP 6285995A JP H08264673 A JPH08264673 A JP H08264673A
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- H01—ELECTRIC ELEMENTS
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/10155—Shape being other than a cuboid
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- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、集積回路装置に係り、
特に、そのシリコンチップ及びパッケージの構造に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device,
In particular, it relates to the structure of the silicon chip and the package.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
以下に示すようなものがあった。図５はかかる従来の集
積回路装置の一部破断平面図である。一般に、かかる従
来の集積回路装置は、図５に示されるように、シリコン
チップ１は正方形（又は長方形）であり、これを内蔵す
るパッケージ２も正方形（又は長方形）となっている。
なお、３は入出力ピンである。2. Description of the Related Art Conventionally, techniques in such a field include:
There was something like the following. FIG. 5 is a partially cutaway plan view of such a conventional integrated circuit device. Generally, in such a conventional integrated circuit device, as shown in FIG. 5, the silicon chip 1 has a square shape (or a rectangular shape), and the package 2 incorporating the silicon chip 1 also has a square shape (or a rectangular shape).
Reference numeral 3 is an input / output pin.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た従来の集積回路装置では、近年の回路の大規模化に伴
う入出力ピンの増加に対して、十分に満足できる構造で
はなかった。本発明は、上記問題点を除去し、近年の回
路の大規模化に対応するために、単位面積当りの入出力
ピンの増加を図り得る、集積回路装置を提供することを
目的とする。However, the above-mentioned conventional integrated circuit device is not sufficiently satisfying the increase in the number of input / output pins accompanying the recent increase in circuit scale. SUMMARY OF THE INVENTION It is an object of the present invention to provide an integrated circuit device capable of increasing the number of input / output pins per unit area in order to eliminate the above-mentioned problems and cope with the recent increase in circuit scale.
【０００４】[0004]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体チップを内蔵する集積回路装置において、
方形の半導体チップと、この方形の半導体チップを封止
する三角形のパッケージと、この三角形のパッケージの
全周辺部に形成される入出力ピンを設けるようにしたも
のである。In order to achieve the above-mentioned object, the present invention provides: (1) In an integrated circuit device containing a semiconductor chip,
A square semiconductor chip, a triangular package encapsulating the rectangular semiconductor chip, and input / output pins formed on the entire periphery of the triangular package are provided.
【０００５】（２）半導体チップを内蔵する集積回路装
置において、三角形の半導体チップと、この三角形の半
導体チップを封止する三角形のパッケージと、この三角
形のパッケージの全周辺部に形成される入出力ピンを設
けるようにしたものである。(2) In an integrated circuit device incorporating a semiconductor chip, a triangular semiconductor chip, a triangular package encapsulating the triangular semiconductor chip, and input / output formed on the entire peripheral portion of the triangular package. A pin is provided.
【０００６】[0006]
（１）請求項１記載の集積回路装置によれば、方形の半
導体チップと、この方形の半導体チップを封止する三角
形のパッケージと、この三角形のパッケージの全周辺部
に形成される入出力ピンを設けるようにしたので、同一
のパッケージ面積で約１４％の入出力ピンの増加を図る
ことができる。(1) According to the integrated circuit device of claim 1, a rectangular semiconductor chip, a triangular package encapsulating the rectangular semiconductor chip, and input / output pins formed on the entire peripheral portion of the triangular package. Since it is provided, it is possible to increase the number of input / output pins by about 14% in the same package area.
【０００７】また、パッケージ内には従来のシリコンチ
ップ（方形）をそのまま組み込むことができる。 （２）請求項２記載の集積回路装置によれば、シリコン
チップの形状をさらに三角形にすることにより、シリコ
ンチップにおける入出力パッド数も単位面積当たり、従
来の方形に比べて、約１４％増やすことができる。Further, a conventional silicon chip (square) can be directly incorporated in the package. (2) According to the integrated circuit device of claim 2, the number of input / output pads in the silicon chip is increased by about 14% per unit area by making the shape of the silicon chip more triangular. be able to.
【０００８】また、ウエハ上のチップの配置について
も、三角形とその逆三角形を組み合わせることにより、
チップをウエハから効率よく切り出すことができる。Regarding the arrangement of the chips on the wafer, by combining the triangle and its inverse triangle,
Chips can be efficiently cut out from the wafer.
【０００９】[0009]
【実施例】本発明の実施例について図を参照しながら説
明する。図１は本発明の第１実施例を示す集積回路装置
の一部破断平面図であり、ここでは、シリコンチップの
一辺を三角形のパッケージの底辺に合わせて配置するよ
うにしている。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a partially cutaway plan view of an integrated circuit device showing a first embodiment of the present invention. Here, one side of a silicon chip is arranged so as to be aligned with the bottom side of a triangular package.
【００１０】この実施例は、図５に示す従来の集積回路
装置の正方形の一辺の長さと同じくして、外形を正三角
形にしたものである。図１において、１１はシリコンチ
ップ、１２はこのシリコンチップ１１から導出されるリ
ード（ここで、リードにはパッケージ内の配線と、パッ
ケージ内の配線とシリコンチップを接続するボンデヘン
グワイヤ等の接続線を含む）、１３は入出力ピン、１４
は外形が三角形のパッケージである。 ここで、一辺の
長さをＡとすると、外周すなわち入出力ピン１３を取り
付けられる長さは、図５では４Ａ、図１では３Ａとなり
３／４倍となる。In this embodiment, the outer shape is an equilateral triangle, which is the same as the length of one side of the square of the conventional integrated circuit device shown in FIG. In FIG. 1, 11 is a silicon chip, 12 is a lead led out from the silicon chip 11 (here, the lead is a wire in the package, and a connection such as a bond de Heng wire connecting the wire in the package and the silicon chip. (Including lines), 13 is an input / output pin, 14
Is a triangular package. Here, assuming that the length of one side is A, the outer circumference, that is, the length to which the input / output pin 13 is attached is 4A in FIG. 5 and 3A in FIG. 1, which is 3/4 times.
【００１１】占有する面積については、図５ではＡ2 で
あるのに対して、図１においては、Ａ×（Ａ／２）×√
３×（１／２）＝（√３／４）Ａ2 となり、面積比で
は、√３／４倍となる。このように、従来の外形が四角
形状のパッケージに比して、単位面積当たりの入出力ピ
ン数を増大させることができる。The occupied area is A 2 in FIG. 5, whereas it is A × (A / 2) × √ in FIG.
3 × (1/2) = (√3 / 4) A 2 , which is an area ratio of √3 / 4. As described above, the number of input / output pins per unit area can be increased as compared with the conventional package having a rectangular outer shape.
【００１２】すなわち、面積の減少の割合が入出力ピン
の減少の割合より大きくできる。図２は従来の正方形の
集積回路装置と面積を同一にした本発明の第１実施例を
示す正三角形の集積回路装置の平面図である。この図に
おいて、各辺には６０本の入出力ピン２１が形成された
樹脂モールドによる三角形のパッケージ２２が示されて
いる。That is, the reduction rate of the area can be made larger than the reduction rate of the input / output pins. FIG. 2 is a plan view of an equilateral triangular integrated circuit device showing the first embodiment of the present invention having the same area as that of a conventional square integrated circuit device. In this figure, a resin-molded triangular package 22 in which 60 input / output pins 21 are formed on each side is shown.
【００１３】そこで、図５の一辺をＡとすれば面積はＡ
2 となる。従って、図２の正三角形の面積はＡ2 であ
り、正三角形の一辺をＢとすると、Ａ2 ＝（√３／４）
Ｂ2 となる。従って、 Ｂ＝√（４／√３）Ａ＝１．５２０Ａ 図２の外周は、１．５２０Ａ×３＝４．５６Ａとなる。Therefore, if one side of FIG. 5 is A, the area is A
It becomes 2 . Therefore, the area of the equilateral triangle in FIG. 2 is A 2 , and if one side of the equilateral triangle is B, then A 2 = (√3 / 4)
It becomes B 2 . Therefore, B = √ (4 / √3) A = 1.520A The outer circumference of FIG. 2 is 1.520A × 3 = 4.56A.
【００１４】図５の外周は４Ａなので、外周比は、 ４．５６／４＝１．１４ となる。すなわち、同一面積で、外周が１４％増加し、
入出力ピンを多く装着することができる。Since the outer circumference of FIG. 5 is 4 A, the outer circumference ratio is 4.56 / 4 = 1.14. That is, in the same area, the outer circumference increases by 14%,
Many I / O pins can be mounted.
【００１５】図３は図１に示す集積回路装置が基板に実
装された状態の平面図であり、図５に示される従来の集
積回路装置の一辺と同じ長さの辺を有する正三角形の集
積回路装置が基板上に搭載されている。図３において、
樹脂モールドによる三角形のパッケージ３２の各辺に
は、例えば２０本の入出力ピン３１が配置されている。
そして、この入出力ピン３１に対応する位置に設けられ
た基板３３上に形成される配線３４のパッドに接続され
るようになっている。FIG. 3 is a plan view showing a state in which the integrated circuit device shown in FIG. 1 is mounted on a substrate, and an equilateral triangular integration having a side having the same length as one side of the conventional integrated circuit device shown in FIG. The circuit device is mounted on the substrate. In FIG.
For example, 20 input / output pins 31 are arranged on each side of a resin-molded triangular package 32.
Then, it is connected to the pad of the wiring 34 formed on the substrate 33 provided at the position corresponding to the input / output pin 31.
【００１６】図４は図１に示す集積回路装置に対してシ
リコンチップの配置を変更した構造を有する集積回路装
置の一部破断平面図である。この図において、４１はシ
リコンチップ、４２はそのシリコンチップ４１から導出
されるリード、４３は入出力ピン、４４は外形が三角形
のパッケージであり、図３に示す集積回路装置に対して
シリコンチップ４１の一角を三角形のパッケージ４４の
一角（頂部）に合わせて配置するようにしている。FIG. 4 is a partially cutaway plan view of an integrated circuit device having a structure in which the arrangement of silicon chips is changed with respect to the integrated circuit device shown in FIG. In this figure, 41 is a silicon chip, 42 is a lead derived from the silicon chip 41, 43 is an input / output pin, and 44 is a package having an outer shape of a triangle. For the integrated circuit device shown in FIG. The one corner is aligned with the one corner (top) of the triangular package 44.
【００１７】いずれも、図５のような従来の構造で使用
される方形のシリコンチップを使用できるようにしたも
のである。次に、本発明の第２実施例について説明す
る。図６は本発明の第２実施例を示す集積回路装置の一
部破断平面図である。図６において、５１は三角形のシ
リコンチップ、５２はこの三角形のシリコンチップ５１
に接続されるリード、５３は入出力ピン、５４は三角形
のパッケージである。In either case, the rectangular silicon chip used in the conventional structure as shown in FIG. 5 can be used. Next, a second embodiment of the present invention will be described. FIG. 6 is a partially cutaway plan view of an integrated circuit device showing a second embodiment of the present invention. In FIG. 6, 51 is a triangular silicon chip, and 52 is this triangular silicon chip 51.
Is an input / output pin, and 54 is a triangular package.
【００１８】この実施例では、上記した第１実施例に対
してシリコンチップ５１を三角形にしたものである。第
１実施例に示したように、シリコンチップにおいても、
形状を三角形にすることで入出力パッドを約１４％増加
させることができる。三角形のシリコンチップ５１は、
図６に示すように、三角形のパッケージ５４と相似形を
なし、縮小された位置に装着される。In this embodiment, the silicon chip 51 has a triangular shape as compared with the first embodiment described above. As shown in the first embodiment, even in the silicon chip,
By making the shape triangular, the number of input / output pads can be increased by about 14%. The triangular silicon chip 51
As shown in FIG. 6, it has a shape similar to the triangular package 54 and is mounted in a reduced position.
【００１９】図７は本発明の第２実施例を示す三角形の
集積回路装置に内蔵されるシリコンチップの形状を示す
図である。図７に示すように、三角形のシリコンチップ
６１は、その周辺部にパッド６２が形成され、外部へと
接続されるようになっている。このように、三角形のシ
リコンチップ６１には、単位面積当り多くのパッド６２
を配置することができる。FIG. 7 is a diagram showing the shape of a silicon chip incorporated in a triangular integrated circuit device showing a second embodiment of the present invention. As shown in FIG. 7, the triangular silicon chip 61 has pads 62 formed on the periphery thereof so as to be connected to the outside. As described above, the triangular silicon chip 61 has many pads 62 per unit area.
Can be arranged.
【００２０】また、図８は三角形のシリコンチップが切
り出される状態を示す平面図であり、この図に示すよう
に、三角形のシリコンチップ７２と、その逆三角形のシ
リコンチップ７３を組み合わせることにより、ウエハ７
１から効率よくシリコンチップ７２，７３を切り出すこ
とができる。なお、上記実施例においては、三角形のパ
ッケージに内蔵されるチップは、シリコンチップを例に
挙げて説明したが、これに限定されるものではなく、他
の半導体材料によるチップであってもよい。FIG. 8 is a plan view showing a state where a triangular silicon chip is cut out. As shown in FIG. 8, a triangular silicon chip 72 and an inverted triangular silicon chip 73 are combined to form a wafer. 7
The silicon chips 72 and 73 can be efficiently cut out from 1. In the above-mentioned embodiment, the chip built in the triangular package has been described by taking the silicon chip as an example, but the chip is not limited to this and may be a chip made of another semiconductor material.
【００２１】また、三角形のパッケージは樹脂モールド
による例を挙げたが、セラミックパッケージであっても
よい。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。Further, although the triangular package has been exemplified by the resin mold, it may be a ceramic package. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００２２】[0022]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、同一のパッケージ
面積で約１４％の入出力ピンの増加を図ることができ
る。As described in detail above, according to the present invention, the following effects can be achieved. (1) According to the first aspect of the invention, it is possible to increase the number of input / output pins by about 14% in the same package area.
【００２３】また、パッケージ内には従来のシリコンチ
ップ（方形）をそのまま組み込むことができる。 （２）請求項２記載の発明によれば、シリコンチップの
形状をさらに三角形にすることにより、シリコンチップ
における入出力パッド数も単位面積当たり、従来の方形
に比べて、約１４％増やすことができる。Further, a conventional silicon chip (square) can be directly incorporated in the package. (2) According to the second aspect of the present invention, the number of input / output pads in the silicon chip can be increased by about 14% per unit area by making the shape of the silicon chip more triangular. it can.
【００２４】また、ウエハ上のチップの配置についても
三角形とその逆三角形を組み合わせることにより、チッ
プをウエハから効率よく切り出すことができる。Further, regarding the arrangement of the chips on the wafer, the chips can be efficiently cut out from the wafer by combining the triangle and the inverted triangle.
【図１】本発明の第１実施例を示す集積回路装置の一部
破断平面図である。FIG. 1 is a partially cutaway plan view of an integrated circuit device showing a first embodiment of the present invention.
【図２】従来の正方形の集積回路装置と面積を同一にし
た本発明の第１実施例を示す正三角形の集積回路装置の
平面図である。FIG. 2 is a plan view of an equilateral triangular integrated circuit device showing the first embodiment of the present invention having the same area as that of a conventional square integrated circuit device.
【図３】図１に示す集積回路装置が基板に実装された状
態の平面図である。FIG. 3 is a plan view of the integrated circuit device shown in FIG. 1 mounted on a substrate.
【図４】図１に示す集積回路装置に対してシリコンチッ
プの配置を変更した構造を有する集積回路装置の一部破
断平面図である。FIG. 4 is a partially cutaway plan view of an integrated circuit device having a structure in which the arrangement of silicon chips is changed with respect to the integrated circuit device shown in FIG.
【図５】従来の集積回路装置の一部破断平面図である。FIG. 5 is a partially cutaway plan view of a conventional integrated circuit device.
【図６】本発明の第２実施例を示す集積回路装置の一部
破断平面図である。FIG. 6 is a partially cutaway plan view of an integrated circuit device showing a second embodiment of the present invention.
【図７】本発明の第２実施例を示す三角形の集積回路装
置に内蔵されるシリコンチップの形状を示す図である。FIG. 7 is a diagram showing a shape of a silicon chip built in a triangular integrated circuit device showing a second embodiment of the present invention.
【図８】図８は三角形のシリコンチップが切り出される
状態を示す平面図である。FIG. 8 is a plan view showing a state where a triangular silicon chip is cut out.
１１，４１，５１，６１，７２，７３ シリコンチッ
プ １２，４２，５２ リード １３，２１，３１，４３，５３ 入出力ピン １４，２２，３２，４４，５４ 三角形のパッケージ ３３ 基板 ３４ 配線 ６２ パッド ７１ ウエハ11, 41, 51, 61, 72, 73 Silicon chips 12, 42, 52 Leads 13, 21, 31, 43, 53 Input / output pins 14, 22, 32, 44, 54 Triangular package 33 Substrate 34 Wiring 62 Pad 71 Wafer
Claims (2)
おいて、（ａ）方形の半導体チップと、（ｂ）該方形の
半導体チップを封止する三角形のパッケージと、（ｃ）
該三角形のパッケージの全周辺部に形成される入出力ピ
ンを具備することを特徴とする集積回路装置。1. An integrated circuit device containing a semiconductor chip, wherein (a) a rectangular semiconductor chip, (b) a triangular package encapsulating the rectangular semiconductor chip, and (c).
An integrated circuit device comprising input / output pins formed on the entire peripheral portion of the triangular package.
おいて、（ａ）三角形の半導体チップと、（ｂ）該三角
形の半導体チップを封止する三角形のパッケージと、
（ｃ）該三角形のパッケージの全周辺部に形成される入
出力ピンを具備することを特徴とする集積回路装置。2. An integrated circuit device containing a semiconductor chip, comprising: (a) a triangular semiconductor chip; and (b) a triangular package encapsulating the triangular semiconductor chip.
(C) An integrated circuit device comprising input / output pins formed on the entire peripheral portion of the triangular package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062859A JPH08264673A (en) | 1995-03-22 | 1995-03-22 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062859A JPH08264673A (en) | 1995-03-22 | 1995-03-22 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264673A true JPH08264673A (en) | 1996-10-11 |
Family
ID=13212451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062859A Withdrawn JPH08264673A (en) | 1995-03-22 | 1995-03-22 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264673A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10260646A1 (en) * | 2002-12-23 | 2004-07-08 | Infineon Technologies Ag | Housing for semiconducting components has base surface essentially in form of triangle and housing essentially in form of triangular prism; all lateral surfaces can have connecting elements |
| JP2015516676A (en) * | 2012-03-15 | 2015-06-11 | ネーデルランセ オルハニサチエ フォール トゥーヘパスト−ナツールウェーテンシャッペルック オンデルズク テーエヌオーＮｅｄｅｒｌａｎｄｓｅ Ｏｒｇａｎｉｓａｔｉｅ ｖｏｏｒ ｔｏｅｇｅｐａｓｔ−ｎａｔｕｕｒｗｅｔｅｎｓｃｈａｐｐｅｌｉｊｋ ｏｎｄｅｒｚｏｅｋ ＴＮＯ | Submount, assembly including submount, assembly method, and assembly apparatus |
-
1995
- 1995-03-22 JP JP7062859A patent/JPH08264673A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10260646A1 (en) * | 2002-12-23 | 2004-07-08 | Infineon Technologies Ag | Housing for semiconducting components has base surface essentially in form of triangle and housing essentially in form of triangular prism; all lateral surfaces can have connecting elements |
| JP2015516676A (en) * | 2012-03-15 | 2015-06-11 | ネーデルランセ オルハニサチエ フォール トゥーヘパスト−ナツールウェーテンシャッペルック オンデルズク テーエヌオーＮｅｄｅｒｌａｎｄｓｅ Ｏｒｇａｎｉｓａｔｉｅ ｖｏｏｒ ｔｏｅｇｅｐａｓｔ−ｎａｔｕｕｒｗｅｔｅｎｓｃｈａｐｐｅｌｉｊｋ ｏｎｄｅｒｚｏｅｋ ＴＮＯ | Submount, assembly including submount, assembly method, and assembly apparatus |
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Legal Events
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|---|---|---|---|
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