JPH08256193A - インターフェースのパラメータを自動的に整合させるための方法 - Google Patents

Abstract

(57)【要約】 【課題】 インターフェースのパラメータを自動的に整
合させるための方法 【解決手段】 インターフェースを伝送プロトコルに整
合させる上での問題は、ファジー論理を用いることによ
って解決される。その結果、回路が簡略化され、さらに
は、普遍的にさえなることが示されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインターフェースの
パラメータの自動的整合に関するものである。本発明
は、特にデータ処理の分野において、コンピュータ、マ
イクロコンピュータまたは周辺機器の間のリンクを確立
するために用いられ、さらに、いわゆるインテリジェン
トビル用のホームオートメーション分野において並びに
自動車分野において利用される。

【０００２】

【従来の技術】本発明は、ＡＳＣＩＩフォーマットとし
て周知のフォーマットを用いた伝送プロトコルの概念で
説明される。しかしながら、本発明の特徴はその他のプ
ロトコルおよびその他のフォーマットにも容易に適用さ
れる。一般に、ＡＳＣＩＩプロトコルでエンコードされ
るメッセージは、スタートビットと呼ばれる最初のビッ
ト、パリティビットを含むデータ要素、さらに最後のス
トップビットと呼ばれるビットによって構成される。種
々のメッセージは、同一の順序で次々に送信される。受
信においては、その情報がこの順序で取り出されなけれ
ばならない。これは、スタートビットとストップビット
を認識し、データ要素を抽出して、さらにパリティビッ
トの値に従ってそれらを検証することが必要であること
を意味する。スタートビットとストップビットの種類、
データビットの数、パリティの性質、及び、種々のビッ
トの伝送速度は、全て、プロトコル同士を区別している
パラメータである。

【０００３】通信を行う当事者が互いに情報要素を交換
し理解し合うためには、トランスミッタとレシーバが、
この認識と処理操作とを実行することができるように構
成されなければならない。このような構成の操作は、一
般に、人間の動作によるものである。つまり、このよう
な構成操作は、手動操作可能な一組の小さなスイッチま
たはディップスイッチによって制御することができる。
これらのスイッチは、一般にトランスミッタまたはレシ
ーバ機器の背面にあって、場合によっては機器の背面部
分を取り外すことが必要となる。多くの場合、この構成
を行うには使用説明書または機器の操作説明書を参照し
なければならない。この構成操作は、さらに、スイッチ
およびディップスイッチがしばしば手の届き難い所にあ
るために非常に複雑になり得る。

【０００４】この情報交換の方式には別の欠点がある。
別のタイプの装置と接続を行う場合に、同じ構成操作を
最初からやり直さなければならない。これは、例えば、
プリンタ、ファックス、電話、RS232 リンクによる測定
値読出用オペレータ、エミュレータなどの場合に言える
ことである。

【０００５】現在周知の機器は、それぞれ、この種のタ
スクを実行し、機器のマイクロコントローラおよびマイ
クロプロセッサには依存しない専用のインターフェース
回路を備えている。接続の位置が変更されるやいなや、
新しい構成が古い構成と同一であることが確実にされな
ければならない。

【０００６】さらに、機器が数種類の異なるプロトコル
を取ることができるようにするためには、第１に、特殊
化されたインターフェース回路の数を大幅に増やす（取
るべきプロトコルの数に応じて）。第２に、受信された
プロトコルを認識して、それらの受信状態を、自動的
に、整合されたインターフェース回路に向けることが必
要である。認識は特定の回路によって行われ、この回路
は同時に受信状態をインターフェース回路へと向ける動
作を実行する。これら特定の回路はフィルタの様な働き
をし、受信されたプロトコルに間違いなく相当する回路
のみが有効な信号を発信する。

【０００７】図１は、従来技術による別の種類のインタ
ーフェース回路を示している。図に示されたインターフ
ェース回路は、手動ディップスイッチＩ１、Ｉ２、Ｉ
３、並びに自動選択リンクＳＡを有する。この選択リン
クＳＡは、伝送されるメッセージを基準ＲＥＦと比較す
るための記号回路(symbolic circuit)をインターフェー
スの制御入力に接続する。

【０００８】一般に、リンクＳＡによってこれらのイン
ターフェース回路より伝送される制御信号は異なる。従
って、受信したメッセージを処理し利用する機器のマイ
クロプロセッサまたはマイクロコントローラに接続する
ために、制御バスの数を大幅に増やさなければならな
い。

【０００９】ほとんどの場合、データバスが多くの問題
を引き起こすことはない。しかしながら時折、データバ
スの順序が逆になっていることがある。最も上位のビッ
トが左に来ることもあり、またある時には最も上位のビ
ットが右に来る。この場合、インターフェース回路が反
転した機能を行うか、あるいは、これが当てはまらない
場合も多いので、この種の反転を行うのに機器のマイク
ロコントローラまたはプロセッサを用いるかである。こ
の特殊なケースでは、マイクロプロセッサまたはコント
ローラのリソースの一部がこの二次的なタスクを行うた
めに使用される。このため効率が著しく損なわれる。非
常に高い情報ビット速度を用いてプロトコールについて
は何も行えない場合がある。

【００１０】

【発明が解決しようとする課題】この種の問題を解決す
るには、インターフェース回路の数または通信専用のカ
ードの数が大幅に増加される。今日の社会では情報交換
の必要性が増しつつあり、従って通信ネットワークの数
は絶えず増大しており、それらの通信ネットワークの性
質は常に互いに異なるものである。例えば搬送電流を用
いるホームオートメーションの分野では、現在の傾向と
して、ＡＳＣＩＩ型情報要素、またはＡＳＣＩＩ型情報
と同等なホームシステム（Home System)型情報要素を用
いてネットワーク内で情報要素を搬送する方向に向かっ
ている。

【００１１】自動車の分野では、銅線のキロメートルを
節約して車両の製造、メンテナンス等を簡略化するため
に、多重化技術が用いられている。これは、音響的アプ
ローチをベースとする効果的な概念である。残念なが
ら、方針（方策）、市場戦略およびビジネス競争上の理
由から、例えば、ＶＡＮ、ＣＡＭ、ＡＢＢおよびＪ1850
プロトコルのような数種類のプロトコルが出てきてい
る。

【００１２】ＶＡＮプロトコルはフランスのプロトコル
であって、ＣＡＭとＡＢＢはドイツのプロトコル、さら
にＪ1850はアメリカ合衆国のプロトコルである。それぞ
れのメーカ（アウトフィッタ）は独自のニーズに応じて
特異的なインターフェースを製造する。この業界では、
情報認識のために４種類のインターフェース回路が出て
きている。Ｙ製の車を購入したマイカー運転者は、Ｙ製
を専門とする自動車ディーラーまで持って行ってサービ
スやメンテナンスを受けなければならない。さもないと
サービスやメンテナンスを受けることはできない。例え
ば、別のディーラーの診断装置ではこの車の欠陥要素を
検出することができない。なぜなら、この診断装置が理
解して通信できるのはただ１つのプロトコルであって、
それはＹ製の車について選択されたプロトコルとは違う
からである。

【００１３】診断装置が両方のプロトコルを理解するに
は、情報要素を処理してメッセージを理解し、受信した
これらデータ要素をマイクロプロセッサあるいはマイク
ロコントローラに転送することが可能な２つのインター
フェース回路を備えていなければならない。この種の例
は他にも挙げることができる。

【００１４】

【課題を解決するための手段】本発明の１実施例の思想
は、第１に、図１に概念的に示したインターフェース回
路、第２に、ファジー理論に基づいている。この思想
は、全てのプロトコル（例えばＶＡＮ、ＣＡＭ、ＡＢ
Ｂ、Ｊ1850）を、人間の自然言語を用いる論理形態(for
m of reasoning) を用いて１つの回路で処理するという
ものである。それによって、図１の比較回路の複雑さが
軽減され、この回路が簡略化される。その結果、回路Ｍ
ＥＳで受信されたメッセージの特徴が測定された後、こ
れらの測定信号は、特異的なオリエンテーション回路に
印加されるのではなくファジー論理回路に印加されるも
ので、このファジー論理回路の実行の柔軟性は、各種の
既存プロトコルの様々な変動する特性に非常に適してい
る。

【００１５】本発明によって得られる最も価値ある結果
は、コネクタの数およびインターフェース回路の数が減
少するためにハードウェアのコストが軽減されることに
ある。例えば、自動車向けのファジー理論に基づいた単
一のインターフェース回路は、上記の４種類全てのプロ
トコルを処理することができ、特に、伝送またはビット
速度を整合させることができる。つまり、情報要素の伝
送速度は75ビット／秒から１Ｍビット／秒まで変化す
る。

【００１６】本発明の１実施例は、リンクに接続された
インターフェースによって受信される２進信号のプロト
コルの伝送パラメータを自動的に整合させるための方法
についてのものである。伝送速度に関する一組のメンバ
ーシップ関数がメモリに記憶されており、これらの関数
がそれぞれ、メンバーシップの水準（度合い）を示す値
と伝送速度を示す値との間の対応関係を含む。一組のル
ールが、ファジー論理マイクロプロセッサに関係してこ
のメモリに記憶されている。この一組のルールによっ
て、異なるメンバーシップ関数に応じてインターフェー
スの伝送パラメータを選択することが可能となる。受信
された信号について、種々の関数に関してこの信号の種
々のメンバーシップ水準が測定される。インターフェー
スは、マイクロプロセッサでは、測定された水準にルー
ルを適用することによって、特に、結果変数の可能性の
度合い（水準）を評価することによって選択されたパラ
メータの関数として整合される。

【００１７】同様に、ホームオートメーションまたはデ
ータ処理システムの分野では、上記の方法にはさらに、
伝送速度と同時に伝送フォーマットを認識することが含
まれる。この伝送速度は100 ビット／秒から4800ビット
／秒まで、場合によってはそれ以上に及ぶ。この場合、
上記方法は、このメモリにさらにフォーマットに関する
一組のメンバーシップ関数（これらの関数は、それぞ
れ、メンバーシップ水準と伝送プロトコルに従った典型
的メッセージのフォーマットビット数との間の対応関係
を含む）を記憶させることによって改良することができ
る。

【００１８】本発明は、無線周波数、赤外線、同軸ケー
ブル、撚り線、搬送電流など、あらゆる種類の伝送媒体
に適用することができる。以下の説明および添付した図
面より、本発明はより明らかに理解されよう。これらの
図面は単に例示のためのものであって、なんら本発明を
限定するものではない。

【００１９】

【実施例】図２は、本発明の１実施例の整合方法を実行
するために使用可能な装置を示している。この図では、
伝送リンク１は、インターフェース３を介して伝送され
る信号を処理して利用するための機器２に接続されてい
る。１つの例では、機器２はファジー論理マイクロプロ
セッサ（μＦ）４を備えており、このマイクロプロセッ
サは、選択ルールの実行を実行し、そして、例えばビッ
ト速度に関するようなメンバーシップ関数の記憶乃至保
存するために使用することができる。図５（ａ）および
図５（ｂ）のメンバーシップ関数は、データ要素とデー
タ要素の値とで構成されるアドレスペアであって、アド
レスが変数の値を表し、データの値がそれぞれの変数の
値に割当てられた水準（例えば０〜１）を表すようにな
っていてもよい。このような具体例では、ルールは一組
のＩＦ−ＴＨＥＮ（もし…ならば、…である）型の条件
の組合わせである。説明を簡単にするために、自動車分
野に関する第１ステージでは、転送速度との整合のみを
検討する。ファジー論理のマイクロプロセッサは、例え
ば、エスジェーエス−トムソン ミクロエレクトロニク
ス(SGS-Thomson Microelectronics)社製のＷＡＲＰ1.1
またはＷＡＲＰ２型のものである。

【００２０】マイクロプロセッサ４に加えて、メモリ５
はルールとメンバーシップ関数とそれらを適用するため
の予め記録されたプログラムとを含む。機器２は、一般
に、受信された信号を物理的に測定し、その伝送プロト
コルを明らかにする信号特性測定回路（ＭＥＳ）６を備
えている。なお、このような測定回路６は従来技術にす
でに存在している。例えば、1992年12月14日出願のフラ
ンス国特許出願第92 15039号には、特に、受信した信号
の特性を測定し、測定されたアナログ信号を２進モード
に変換し、そして、測定回路マイクロプロセッサととも
に、インターフェース遠隔制御を可能にする比較回路を
確立するようにしたホームオートメーション型インター
フェースワイヤード回路が提案されている。しかしなが
ら、この測定回路マイクロプロセッサのプログラミング
自体は、この比較回路を確立するために特定的であっ
て、多様な状況に簡単には置き換えることができない。

【００２１】図３はリンク上を伝送されるメッセージの
種類の一例を示す。このようなメッセージは、ヘッダと
して、スタートビットＳｔと呼ばれる開始情報要素を含
む。ＡＳＣＩＩプロトコルでは、１である最初のビット
について前縁の遷移が検出される。別のプロトコル、例
えばＩ２Ｃプロトコルと言われるプロトコルでは、制御
バスのワイヤのうちの一本によって伝送されるクロック
信号が高い状態にある瞬間にデータバス上に前縁が存在
することによって、スタートビットが検出される。他の
形態のスタートビットも可能であって、それらは本発明
開示の範囲に含まれる。例えば、メッセージの開始を指
示するようなビットのグループ分けを有することも可能
である。

【００２２】基本のＡＳＣＩＩフォーマットでは、デー
タ要素は様々な数のビットにエンコードされており、最
も頻繁に選択されるビットの長さは７、８、９、10およ
び11ビットである。このようなメッセージの後にはパリ
ティビットと呼ばれるビットＰａが送られる。このパリ
ティビットは、メッセージの内容を補足してそれを選択
されたプロトコルに従って偶数パリティまたは奇数パリ
ティのメッセージとするか、あるいは選択されたプロト
コルに応じて常に０または常に１であるビットにする。
そして、メッセージの最後にはストップビットＳｐがあ
る。ストップビットはその形態によって認識可能なもの
とすることができる。例えば、それは通常のビットより
も長く継続することができる。あるいはそれ自体が数個
のビットで構成されている場合にはフォーマットによっ
て認識されてもよい。

【００２３】図４は、リンク１に接続された測定回路６
の一詳細例を示す。この測定回路は主に転送速度を測定
するため、さらにビットのフォーマット、パリティビッ
トの値およびストップビットの値を測定するために使用
される。測定回路６は、端部にＤ型フリップフロップ回
路７を備え、この回路７はその入力にデータバスのワイ
ヤのうちの一本によって伝送された信号を受ける（並列
伝送の場合）か、あるいはデータ伝送ワイヤによって伝
送された信号を受ける（直列伝送の場合）。Ｄ型フリッ
プフロップ回路７は、受信信号の前縁を出力Ｑに送出す
る。フリップフロップ回路７の出力Ｑは、ＡＮＤゲート
８の入力に接続されており、このＡＮＤゲート８も伝送
された信号を受ける。受信された最初のビット、つまり
スタートビットの存続期間中、ＡＮＤゲート８は状態１
を出力する。クロック９の出力およびＡＮＤゲート８の
出力は、第２のＡＮＤゲート10の入力に接続されてお
り、その結果、第２のＡＮＤゲート10は、入力信号の高
い矩形波パルスの周期に応じた数のパルスを出力する。
このパルス数はカウンタ11でカウントされる。カウント
動作が終了すると、カウンタ11の内容はファジー論理マ
イクロプロセッサ４に伝送される。カウンタ11の内容
は、ビット存続期間を表すためのアドレスとして使用さ
れ、それより、測定された周期のビット速度に関するメ
ンバーシップ関数におけるメンバーシップの度合いを導
くことができる。このビット速度に関するメンバーシッ
プ関数は、それ自体、メモリ５に記憶された一組のルー
ル内で実行され、このインターフェースが伝送された信
号を受信し翻訳するためになされなければならない構成
の手法を、インターフェースにアドレスされたコマンド
Ｃによって、決定することができる。ファジー論理マイ
クロプロセッサは非常に高速のマイクロプロセッサ（例
えば50ＭHzの内部クロック）とすることができるため
に、上記の伝送速度ではコマンドＣの関数としてのイン
ターフェースの機器構成はその場合即時に行われると考
えることができる。

【００２４】受信したプロトコルの他のパラメータを測
定するために、図４に示した実施例ではもう１つのＤ型
フリップフロップ回路12が使用されている。このＤ型フ
リップフロップ回路12は、その制御入力をインバータ13
を介して入力接続部に接続することによって、入力信号
の後縁にて活性化される。フリップフロップ回路12の出
力Ｑは、それ自体、ＡＮＤゲート14の入力に接続されて
おり、このＡＮＤゲート14も、他方の入力にクロック信
号９を受ける。ＡＮＤゲート14の出力は、別のカウンタ
15の入力に接続されており、このカウンタ15はメッセー
ジのビットのカウントを行う。カウンタ15の出力はデコ
ーダ16に接続されており、このデコーダは、デコード動
作によってカウンタ15のカウント結果を使用し、ビット
の特徴およびメッセージのフォーマットを明らかにす
る。つまり、カウンタ15がある所定数のクロックパルス
９をカウントし、これをカウンタ11によって与えられる
最初のクロックパルス数で割ると、ゼロであるビットの
数が得られる。続いて、カウンタ15が再び、１であるメ
ッセージビットの存続期間をカウントする。さらに、平
均を取ることによって、除々により正確なビットの存続
期間の測定に近づき、より正確にビット速度を導き出す
ことも可能であることが理解されよう。これは特に速度
が伝送中に変化する場合に当てはまる。実際には、スタ
ートビットのカウント後、カウンタ11の結果も、１であ
るビットの連列を測定するために、例えばデコーダ16に
よってデコードされる。それぞれのカウント動作の後、
カウンタ11および15は、例えばＤ型フリップフロップと
同時にリセットされる。その後デコーダ16は、メッセー
ジに含まれるデータ要素のビット数８、９、10または11
を表す情報要素を、マイクロプロセッサ４に送る。

【００２５】Ｄ型フリップフロップ回路７，12をリセッ
トするには、２つの単安定回路17，18が使用され、それ
ぞれ、フリップフロップ回路７のリセット入力とゲート
14の出力との間、および、受信された信号の入力接続部
とフリップフロップ回路12のリセット入力との間に接続
される。

【００２６】機器のマイクロプロセッサ19に伝送される
コマンドＣによって、特にこの機器が前記フランス国特
許出願に記載のタイプのものである場合、この機器に対
し、各種の回路をこのように認識されたプロトコルに整
合させることが可能となる。

【００２７】これらのコマンド信号は、本質的に、ＳＴ
ＲＯＢＥ信号と呼ばれる信号を含んでいてもよく、この
信号は、受信されたデータ要素が、認識されたコード化
および伝送のタイプに従って使用可能であることが報告
されるようにインターフェースを管理するマイクロプロ
セッサを活性化する。他の信号は、割込信号ＩＲＱであ
って、マイクロプロセッサ19に、ワードのデコードが行
われたことを、それが８、９、10、または11ビットのワ
ードのいずれであるかに関わらず、通知する。次に、マ
イクロプロセッサ19は、ファジー論理マイクロプロセッ
サ４に対して、情報が考慮されたことを報告するための
承認信号ＡＣＱを発信する。独立したクロック９を備え
るよりも、マイクロプロセッサ19に設置された水晶要素
20を用いてクロック信号９を発生させる方が好ましい。

【００２８】マイクロプロセッサ19は、特にそれがイン
ターフェースと同時に集積回路の形に作製されている場
合には、リンク１上で利用可能な信号を受信することも
できる。１実施例では、マイクロプロセッサ４およびマ
イクロプロセッサ19は同一の集積回路上に作製される。

【００２９】図５（ａ）は、伝送速度の検出に関して、
メモリ５に記憶されているメンバーシップ関数の例を示
している。２つの軸は、図５（ａ）に記号で示されてお
り、特に、時間軸及びメンバーシップの水準の軸であ
る。時間軸は、伝送されるビットの高い矩形波パルスに
対応するビットの存続期間について起こり得る様々な値
を示している。つまり、19200 ビット／秒では、カーブ
Ｖ１が、50μｓから60μｓまでのビット存続期間の全て
の値に水準１が割当てられていることを示す。これは、
例えば、19200 ビット／秒で伝送するための52μｓ付近
におけるビット存続期間に関する許容限界の標準化され
た限界に相当する。

【００３０】ファジー論理技術をより効果的に使用する
ために、カーブＶ１はそれぞれ30μｓから40μｓおよび
60μｓ〜70μｓに上昇勾配および下降勾配を有し、測定
された値が40-60 を越える場合に直線的に増加するメン
バーシップ水準および直線的に減少するメンバーシップ
水準を割当てるようになっている。つまり、カウンタ11
で測定された信号が50μｓに相当する情報要素を発信す
る場合、測定された値について、関数Ｖ１に対するメン
バーシップの水準は１であると言う。測定された信号が
35μｓに等しい場合には、関数Ｖ１に関するメンバーシ
ップの水準は0.5 であると言う。Ｖ２、Ｖ３、Ｖ４、Ｖ
５・・・においては、ビット存続期間の公称値はそれぞ
れ、9600ビット／秒、4800ビット／秒、2400ビット／
秒、1200ビット／秒・・・の伝送速度について示され
る。

【００３１】図５（ａ）は、また、より速いビット速度
Ｖ１、或いは、Ｖi 及びＶi+1 相当速度の中間速度に対
応し、Ｘ１、Ｘ２・・・と称されるメンバーシップ関数
を示している。上記の例をまとめると、52μｓに等しい
ビット存続期間の値は、関数Ｖ１に対するメンバーシッ
プ水準が１であって、他の全ての関数に対するメンバー
シップ水準が０であると解釈される。特定の関数に対す
るメンバーシップの水準とは、受信された信号がこの特
定の関数に対応した或る特性を有するという確実性であ
ると見なされる。

【００３２】図５（ｂ）は、メッセージのビット数に関
するメンバーシップ関数の例を図５（ａ）と同じ条件で
示したものである。一般に、メッセージのビット数は自
然数である。しかしながら、上記に示したように、カウ
ンタ15はクロック信号９のビットをカウントするのであ
って、必ずしも実際にメッセージ中に伝送されるビット
をカウントするわけではない。メッセージは０のビット
を含んでいてもよく、０のビット自体は信号がその状態
を変えないのでカウントされることはできない。従っ
て、カウントされたクロックビット数にクロック信号９
の周期をかけて、カウンタ11によって測定されたビット
の長さで割った値は、正確に自然数にはならないことが
ある。例えば、各種のフリップフロップ回路または各種
のゲートに必然的に伴う遅延によって、カウントの精度
がある程度損なわれる可能性がある。これは、メンバー
シップ関数が図５（ｂ）（この図では、ｘ軸がカウント
されたビットの数を示してｙ軸がメンバーシップの水準
を示す）に示されるようなものである場合には問題とは
ならない。例えば、測定されたビット数が7.8 〜8.2で
ある場合にはメンバーシップの水準は関数Ｎ１（８ビッ
トに関するもの）に割当てることができる。しかしなが
ら、このビット数が7.5 〜7.8 あるいは8.2 〜8.5 の場
合には、比例して低いメンバーシップの水準が割当てら
れる。従って、マイクロプロセッサ４は図に示されてい
るＮ１からＮ４までのそれぞれの関数についてメンバー
シップの水準を受ける。

【００３３】ここではメンバーシップ関数Ｎ１〜Ｎ４は
別々のものとして表されているが、受信条件の不良を考
慮するために、このメンバーシップ関数の勾配をさらに
傾斜させて、関数が分離しないようにすることも可能で
ある。つまり、メンバーシップ関数のうち０に等しいも
のを除く全てについて１つのメンバーシップ水準を有す
るのではなく、8.5 に等しいビット数の値は、関数Ｎ１
についてメンバーシップ水準0.25、関数Ｎ２についてメ
ンバーシップ水準0.25、そして、その他の関数について
メンバーシップ水準０を割当てることができる。この結
果、ファジー論理のルールを適用することによってある
程度の曖昧さ（この曖昧さは従来技術の特定用途向け回
路の場合に禁制である）を取り除くことが可能となる。

【００３４】図５（ｃ）では、ｘ軸がパリティーの値を
表し、ｙ軸が対応する関数に対するメンバーシップの水
準を表す。これらのメンバーシップ関数は主にＡＳＣＩ
Ｉ型のフォーマットについて使用することができる。つ
まり、メンバーシップ関数Ｐ１が８ビットのうち７番目
のビットが１または０に等しいことを判断する。関数Ｐ
２は９ビットのうち８番目のビットが１または０に等し
いことを判断し、Ｐ３およびＰ４についても同様であ
る。パリティは、一般に、連続する数個のメッセージに
ついて同一である。パリティビットはストップビットの
前に来るビットである。このストップビットが認識され
たならば、メッセージのフォーマット、バリティビット
の値、およびデータビットの値が明らかになる。そうす
ればメッセージのパリティが偶数パリティであるか奇数
パリティであるかを決定することが可能となる。次のメ
ッセージについても同様の操作が行われる。このような
方法で動作を継続することによって、パリティーは、例
えば、それが偶数パリティである場合には０の値で測定
され、それが奇数パリティの場合には１の値で測定され
る。連続する数個のメッセージについて測定された値を
積算し、それらの平均を取ることによって、値が決定さ
れるが、この値は伝送ノイズのために必ずしも０または
１ではない。ファジー論理に関するメンバーシップ関数
によって、曖昧さのない決定を行うことが可能となり、
さらに誤ったパリティを有し、従って誤って受信された
と見なされるメッセージを的確に退けることが可能とな
る。

【００３５】図６（ｄ）は、図５（ａ）と同じ方法で、
関数ＳＰ１、ＳＰ２、ＳＰ３・・・によって、ストップ
ビットの存続期間、及び、割当てられた各種の関数に対
するメンバーシップの水準を考慮した例を示している。
ストップビットの長さは選択されたプロトコルの種類に
関する情報を提供する。

【００３６】図６（ｅ）は、ビット速度のみを処理する
場合の、メンバーシップ関数Ｄ１〜Ｄ５に関するシステ
ムの出力変数の例を示している。結果に関するメンバー
シップ関数は、コマンドバスＣ上で伝送される順序とし
て直接解釈される。１に等しい関数Ｄ１は、例えば、19
200 ビット／秒の速度が選択されたということを示す。
結果のメンバーシップ関数は必ず急勾配の側面を有する
が、これは、この瞬間にはコマンドはハーフコマンドと
して与えられるべきではないからである。

【００３７】メモリ５に記録されるファジー論理のルー
ルは以下に示すようなタイプのものとすることができ
る： １．ＶがＶ１であり、ＮがＮ１であり、ＰがＰ１でな
く、かつ、ＳＰがＳＰ１であるならば、ＤはＤ１である ２．ＶがＶ１であり、ＮがＮ１であり、ＰがＰ１であ
り、かつ、ＳＰがＳＰ１であるならば、ＤはＤ１である ３．ＶがＶ２であり、ＮがＮ２であり、ＰがＰ２であ
り、かつ、ＳＰがＳＰ２でないならば、ＤはＤ２である ４．ＶがＶ２であり、ＮがＮ１であり、ＰがＰ１であ
り、かつ、ＳＰがＳＰ１であるならば、ＤはＤ２である ５．ＶがＶ２であり、ＮがＮ３であり、ＰがＰ３であ
り、かつ、ＳＰがＳＰＥでないならば、ＤはＤ２である ６．ＶがＶ２であり、ＮがＮ１であり、ＰがＰ１であ
り、かつ、ＳＰがＳＰ１であるならば、ＤはＤ２である ７．ＶがＶ２であり、ＮがＮ２であり、ＰがＰ２であ
り、かつ、ＳＰがＳＰ２であるならば、ＤはＤ２である ８．ＶがＶ２であり、ＮがＮ３であり、ＰがＰ３であ
り、かつ、ＳＰがＳＰ３であるならば、ＤはＤ３である ９．ＶがＶ２であり、ＮがＮ１であり、ＰがＰ２であ
り、かつ、ＳＰがＳＰ１でないならば、ＤはＤ０である

【００３８】上記１段目の意味は、関数Ｖ１(19200) に
対するメンバーシップの水準が１であり、変数Ｎの値が
Ｎ１に等しく（受信されたワードは８ビットワードであ
る）、パリティＰの値が１ではなく、かつ、ストップビ
ットＳｔの値が伝送速度と一致しているならば、出力変
数Ｄは出力Ｄ１に等しい（受信されたワードのビット速
度が19200 であって、パリティは０、ワードは８ビット
ワードである）ことをいっている。この場合、実際にマ
イクロプロセッサ４に含まれるデコーダは、出力Ｄ１か
ら信号Ｃを発生する。

【００３９】上記２段目については、受信されるワード
もまたＡＳＣＩＩ規格に準じており、ビット速度が1920
0 であり、パリティが１であり、かつ、ワードが８ビッ
トワードである。上記３段目は、９ビットワード、ビッ
ト速度9600、かつ、パリティ０に関係している。上記４
段目については、８ビットワード、ビット速度9600、か
つ、パリティ０である。上記５段目については、10ビッ
トワード、ビット速度9600、かつ、パリティ０である。
上記６、７および８段目については、ビット速度が9600
であり、パリティが１であり、かつ、ワードが、それぞ
れ、８ビット、９ビットおよび10ビットワードである。

【００４０】上記９段目については、出力が０である。
これは、メッセージが認識されず、期待された規格のう
ちの１つに合わないことを意味する。これはメモリ５に
は記録されない。なぜならば、マイクロプロセッサ19の
インターフェースを構成することができないからであ
る。従って、新規なプロトコルが出てきた場合、ルール
の組のサイズを増やすだけで良いことから、インターフ
ェースの更新が容易に行われることが理解されよう。場
合によっては、別の中間のメンバーシップ関数を作成す
ることも必要となる。

【００４１】以上、本発明の少なくとも１つの図示実施
例について説明を行ったが、当業者には各種の変形、変
更および改良が容易に可能であろう。そのような変形、
変更および改良は本発明の範囲に含まれるものである。
従って、上記の説明は単に例示のためのものであって、
なんら限定的なものではない。本発明は、特許請求の範
囲における規定およびその同等物によってのみ限定され
るものである。

【図面の簡単な説明】

【図１】従来技術によるインターフェースを示した図。

【図２】本発明の１実施例の方法を実行するために使用
可能なシステムを象徴的に示した図。

【図３】典型的な２進メッセージを示した図。

【図４】本発明の１実施例の方法を実行するためのシス
テムを詳細に示した図。

【図５】測定されたプロトコルの種々のパラメータに応
じた選択を行うことができるようにするためのメンバー
シップ関数を例示した図。

【図６】測定されたプロトコルの他のパラメータに応じ
た選択を行うことができるようにするためのメンバーシ
ップ関数を例示した図。

【符号の説明】

１ 伝送リンク ２ 機器 ３ インターフェース ４ ファジー論理マイクロプロセッサ ５ メモリ ６ 測定回路 ７、12 Ｄ型フリップフロップ回路 ８、10、14 ＡＮＤゲート ９ クロック 11、15 カウンタ 13 インバータ 16 デコーダ 17 単安定回路 19 マイクロプロセッサ 20 水晶要素

Claims (5)

【特許請求の範囲】
1. 【請求項１】 リンクに接続されたインターフェースの
   伝送パラメータを、該インターフェースが受信した２進
   信号の伝送用のプロトコルに自動的に整合させるための
   方法において、 伝送速度に関する一組のメンバーシップ関数がメモリに
   記憶されており、これらの関数の各々が、メンバーシッ
   プの水準の値と伝送速度の値との間の対応関係を含んで
   いること、 ファジー論理マイクロプロセッサに関して一組のルール
   が上記メモリに記憶されており、この一組のルールが、
   種々のメンバーシップ関数に応じた上記インターフェー
   スの伝送パラメータの選択を可能にすること、 受信された信号について、前記種々の関数に関するこの
   信号の種々のメンバーシップの水準が測定されること、
   及び、 前記インターフェースが、上記測定された水準に対して
   前記ルールを、前記マイクロプロセッサにおいて、適用
   することにより、特に結果変数の可能性の度合いを評価
   することにより、選択されたパラメータの関数として整
   合されることを特徴とする方法。
2. 【請求項２】 フォーマットに関する一組のメンバーシ
   ップ関数が前記メモリに記憶されており、これらの関数
   の各々が、メンバーシップの水準と伝送プロトコルに従
   った典型的メッセージのフォーマットビットの数との間
   の対応関係を含んでいることを特徴とする請求項１に記
   載の方法。
3. 【請求項３】 パリティに関する一組のメンバーシップ
   関数が前記メモリに記憶されており、これらの関数の各
   々が、メンバーシップの水準と伝送されるメッセージに
   おけるフォーマットビットの数との間の対応関係を含ん
   でいることを特徴とする請求項１に記載の方法。
4. 【請求項４】 ストップビットに関する一組のメンバー
   シップ関数が前記メモリに記憶されており、これらの関
   数の各々が、メンバーシップの水準とストップビット存
   続時間の値との間の対応関係を含んでいることを特徴と
   する請求項１に記載の方法。
5. 【請求項５】 受信される２進信号の各ビットが伝送期
   間中数回サプリングされ、前記種々の関数に対するこの
   ビットの種々のメンバーシップの水準を測定するように
   することを特徴とする請求項１〜４のいずれか一項に記
   載の方法。