JPH08251167A - マルチポート分析、タイム・スタンプ同期、及び並列通信のためのアナライザ - Google Patents

Abstract

(57)【要約】 【課題】 デジタル通信ネットワークにおけるデータパ
ケットを分析する。 【解決手段】 デジタル送信ネットワークの複数ポート
に対して複数のアナライザを配置する。各アナライザ
は、それ自身の内部のタイミング用及びデータパケット
のタイムスタンプ用のクロックをもつ。パケットのタイ
ムスタンピングを同期するために、試験に加わるアナラ
イザのクロック出力を共に接続する。制御用ＣＰＵは、
１つのアナライザがマスタとなりクロックを他のアナラ
イザに供給するよう指令する。マスタアナライザは、他
のアナライザがそれら自身のクロックをディスエーブル
するよう指令して、それらをマスタアナライザのクロッ
クのタイミング制御下におく。パケットのヘッダ及びタ
イムスタンプは分析のためにアナライザ間で送信され
る。この相互通信は全てのアナライザ及びＣＰＵを相互
接続する別のバスを用いて行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はネットワーク・アナ
ライザに関し、より詳細には、データ・パケットを、デ
ータ・パケットがポートからポートへネットワークを経
て進む又は流れるにつれて、リアル・タイムで分析する
ネットワーク・アナライザに関する。

【０００２】

【従来の技術】ローカル・エリア・ネットワーク（ＬＡ
Ｎ）やワイド・エリア・ネットワーク（ＷＡＮ）のよう
なデジタル送信ネットワークのためのアナライザは、よ
く知られている。ネットワークは、デジタル・データを
運ぶ多くの異なるフォーマット又はプロトコルをもつ。
デジタル・データは、通常、パケット又はフレームで送
信され、それらは、通常は、パケットのデータ部分のビ
ットの数に依存して多種の長さである。プロトコルがパ
ケットを同じ長さにすることを指令するとき、通常、こ
のパケットは「セル」と呼ばれる。

【０００３】パケットは通常ヘッダ（例えば、アドレ
ス）及びフッタを、そのパケットの両端部にもち、運ば
れるデータ・ビットはその間に置かれる。ヘッダ及びフ
ッタの特性及び内容は、通常、ネットワークのタイプの
プロトコルによって指令される。ネットワーク・アナラ
イザは、システムのデジタルの健康状態（health）を分
析するために主に各パケットのヘッダ及びフッタを識別
及び検査するように、デジタル・トラフィック又はビッ
ト・ストリームを監視するように意図されている。それ
故、それらネットワーク・アナライザは、しばしばネッ
トワーク・プロトコル・アナライザと呼ばれる。ネット
ワーク・プロトコル・アナライザには多くの例があり、
その一例が、１９８８年１２月２０日にイワイに授与さ
れたアメリカ合衆国特許第４７９２７５３号に示されて
いる。

【０００４】ネットワークにアクセスを提供する任意の
位置が、「ポート」と呼ばれる。任意の２つのポート間
においてビット・ストリームに何が起こっているかを分
析するために、アナライザは各ポートに接続されねばな
らない。１つのポートでテスト・パケットが入れられ、
別のポートを通過するとそれが分析される。しかしなが
ら、テスト・パケットが通常のトラフィックを十分に表
さないときのような、テスト・パケットの使用が好適で
はない状況がある。そのような場合、通常の、データを
含むパケットを分析するのが最適である。

【０００５】ネットワークの２つのポート間を伝搬する
ランダムなパケットの伝搬を分析するために、パケット
は、第１のポートを通過し且つそのヘッダが記憶される
とタイム・スタンプされる。タイム・スタンプはパケッ
トには付加されず、ネットワークにおいて続けられる。
タイム・スタンプは、アナライザにおいてヘッダととも
に記憶される。そのパケットが第２のポートを通過する
と、再びタイム・スタンプされ、そして、２つのタイム
・スタンプが比較されて、そのパケットが第１のポート
から第２のポートへ伝搬するのにどれだけの時間を必要
としたかが判定される。その伝搬は、１つ以上のデジタ
ル・スイッチや幾つかの他のネットワーク・コンポーネ
ントを通過しているかもしれず、伝搬時間は光の速度と
は関連がない。

【０００６】比較のために１つのアナライザから何れか
のアナライザに送信される、又は比較のために２つ以上
のアナライザから別のコンピュータへ送信されるタイム
・スタンプ情報についての、及びたぶんヘッダについて
もの、幾つかの方法がある。これは、たぶんテスト中の
ネットワーク上において、又はたぶんテスト中のネット
ワーク外で行われ得る。オペレーションの柔軟性は非常
に重要である。従って、通常、アナライザは、それらの
多数の分析機能のための多くのソフトウエア制御をも
つ。そのようなソフトウエア制御は主中央処理装置（Ｃ
ＰＵ）で実施され、このＣＰＵは、通常は、ネットワー
ク送信アナライザ自身内に含まれるマイクロプロセッサ
である。また、ネットワーク・アナライザは、ヒューマ
ン・インターフェース（human interface）を容易にす
るため及び各分析状況をアナライザに「プログラム」す
るための「ラップ・トップ」のコントローラのような別
のコンピュータを持ち得る。

【０００７】また、２つのアナライザは、それらのクロ
ックを、ベース・カウントを一致させるため及び同じレ
ート（rate）で共にクロッキングするために同期せる必
要がある。さもなければ、２つのタイム・スタンプの差
は、パケットの伝搬時間よりもクロックの相違を反映す
るものとなってしまう。

【０００８】クロック同期及びカウンタ・コーディネー
ション（coordinatoin）の１つの方法は、２つのアナラ
イザをコントローラ・コンピュータと同じキャビネット
に設置し、コントローラ・コンピュータのクロックを用
いて両方のアナライザを走らせ且つ両方のアナライザに
よって用いられるカウントを同期させる。これは、ノー
ス・カロライナ州のリサーチ・トライアングル・パーク
のワンデル・アンド・ゴルターマン・テクノロジーズ社
（Wandel & Goltermann Technologies, Inc.）のＤＡ−
３０ネットワーク・アナライザで用いられている技術で
ある。しかしながら、パケットがネットワークの２つよ
り多くのポートを通過するときの、又はポートが物理的
に大きく離れているので同じキャビネットに対してネッ
トワークの２つのポートを接続するのが不都合なとき
の、パケットの伝搬を分析することが時には必要であ
る。

【０００９】クロック同期の別の方法は、各アナライザ
をサテライト無線レシーバに接続し、グローバル・ポジ
ショニング・システム・サテライト（Global Positioni
ng System satellite）から時間信号を受信するように
することである。このようなオプションは、ワンデル・
アンド・ゴルターマン・テクノロジーズ社から、ＤＡ−
３０アナライザを用いて使用するために入手可能であ
る。しかしながら、このような同期は、ネットワークを
通じての予期される伝搬時間の大きなパーセンテージを
サテライト時間差が占めるような小さいネットワークに
対しては、十分な精度ではない。

【００１０】

【発明が解決しようとする課題】本発明の目的は、デジ
タル通信ネットワークにおけるデータ・パケットを、パ
ケットがネットワークの複数のポートを通信するときに
分析することである。

【００１１】従って、本発明の目的は、デジタル送信ネ
ットワークのポートのうちの１つと複数のポートを接続
し、及びネットワークの別のポートに接続された少なく
とも１つの別のアナライザのクロックと接続可能なクロ
ックを有する、データ・パケット分析能力をもつアナラ
イザを提供することである。アナライザの制御回路は、
クロックを、別のアナライザのクロックが制御すること
を可能とするように、選択的にディスエーブルにする。
アナライザの受信・送信回路は、受信したコマンドに応
答して受信・送信回路の相互接続構成を制御する制御回
路の制御のもとに、ネットワークの別のポートに接続さ
れた少なくとも１つの別のアナライザと相互通信（inte
rcommunicate）する。

【００１２】本発明の別の目的は、デジタル送信ネット
ワークのためのアナライザにおいて、アナライザ間の相
互通信を容易にすることであり、前記のデジタル送信ネ
ットワークから離れて別のアナライザと相互通信ための
アナライザにおける少なくとも１つの受信・送信回路を
含み、コマンドに応答して受信・送信回路の送信及び受
信能力を制御するための受信・送信制御回路をもつ。

【００１３】本発明の更に別の目的は、デジタル送信ネ
ットワークの複数のポートを分析するための設備を提供
することであり、この設備は複数の個々のネットワーク
・アナライザを含み、個々のネットワーク・アナライザ
はローカルの発振器クロックを有し、その出力は、別の
それぞれのアナライザのクロックの出力に相互接続可能
であり、且つ、分析を行うために個々のアナライザを制
御及びプログラムする分析・制御コンピュータからのコ
マンドに応答して別のネットワーク・アナライザにクロ
ック・ディスエーブル信号を送信するための、各アナラ
イザにおけるクロック制御回路を含み、且つ、各アナラ
イザは、ＣＰＵからのコマンドのもとで、受信・送信制
御回路に応答して別のアナライザと何れかの方向で相互
通信するための受信・送信回路を有する。

【００１４】また、本発明の目的は、デジタル送信ネッ
トワークの１つのポートにおいてネットワーク・アナラ
イザがその機能を、該デジタル送信ネットワークの別の
ポートにおいてその機能を行う別のアナライザと同期し
て行うことを可能とすることであり、アナライザのクロ
ック間の相互接続能力を提供し、クロック・ディスエー
ブル・コマンドに応答し、１つのアナライザの内部のタ
イミングがそれ自身のクロック出力に依存するのではな
く、別のアナライザのクロックの出力に従属するように
することを含む。

【００１５】本発明の別の目的は、デジタル送信ネット
ワークの複数のポートを分析するための設備を提供する
ことであり、複数の別個のネットワーク・アナライザを
含み、各アナライザはカウンタを有し、このカウンタは
受信したクロック信号に応答して、カウンタがリセット
されたときから経過した時間をそのカウントにより示
し、カウンタの出力はアナライザが受信したデータ・パ
ケットをタイム・スタンプするのに用いられ、かつ、個
々のアナライザが分析を行うように制御及びプログラム
する分析・制御コンピュータを含み、このコンピュータ
はアナライザとは別個のものであるが各アナライザにリ
ンクされており、このコンピュータは、試験の開始前に
すべてのアナライザのカウンタが同時にリセットされる
ようにするようプログラムされ、かつ、クロック信号の
ソースを含み、このソースは分析・制御コンピュータか
ら独立し且つ少なくとも１つのアナライザから独立し、
すべてのアナライザのカウンタを同期して進めるもので
ある。

【００１６】本発明は、以下の詳細な説明及び図面を参
照することにより良く理解されるであろう。図面におい
て、同じ参照番号は同じ又は類似の部分を示す。

【００１７】

【実施例】図１を参照すると、デジタル送信ネットワー
ク・システム１０が示され、このシステムは少なくとも
１つのローカル・エリア・ネットワーク（ＬＡＮ）１２
を含んでいる。ＬＡＮ１２はデジタル送信ネットワーク
であり、このネットワークは、複数のワークステーショ
ン１４の間で及びワークステーションと他の装置との間
で、同軸ケーブルシステムで、１秒あたり約５６メガビ
ットまでで、パケットでデジタル・データを送信する。
図１では、ワークステーション１４のうちの幾つかのも
ののみが示されている。

【００１８】また、プリンタ１６のようなプリンタが１
つ以上従来のようにＬＡＮ１２に接続され得る。ＬＡＮ
の主な目的は、幾つかのワークステーション１４を、プ
リンタ１６と接続すること、また、メインフレームであ
り得且つハブ２２を経てＬＡＮ１２にアクセス可能であ
り得る従来のファイル・サーバ・コンピュータ２０と接
続すること、であり得る。ハブ２２は従来のものであ
り、ＬＡＮ１２と、別のＬＡＮ２６と、従来のブリッジ
／ルータ（bridge/router）３２を通じてワイド・エリ
ア・ネットワーク３０との間を相互接続するように、及
びたぶんデータ・パケットをスイッチするように、機能
する。

【００１９】このようなデジタル送信ネットワーク・シ
ステムの性能を分析するために、送信アナライザ（Ｔ
Ａ）３６が、ネットワーク・システムに戦略的に配置さ
れ得る。ここに説明される特徴以外に関しては、これら
のＴＡ３６は従来のものでよく、それに関しては、上記
のアメリカ合衆国特許第４７９２７５７号を参照せよ。
各ＴＡ３６は、コンピュータ（ＴＡの内部のＣＰＵ又は
「ラップ・トップ」のような別のＰＣのＣＰＵ）の制御
のもとに独立に機能する能力を有する。ＰＣはＴＡのヒ
ューマン・インターフェース（キーボード、ビデオ・ス
クリーンなど）を含むことができる。

【００２０】図１において、幾つかのＴＡ３６が、ワー
クステーション１４Ａとファイル・サーバ２０又はそれ
より先のものとの間を行くパケットを分析するために、
示されたように配置され得る。

【００２１】送信アナライザ（ＴＡ）はデジタル送信を
監視し、このデジタル送信は、建物の一部を通って回る
同軸ケーブルを流れ得る。同軸ケーブルは、モデムを通
じて多数のワークステーション１４、プリンタ１６の各
々へ、及び、ハブ２２を通じてファイル・サーバ２０へ
接続する。このファイル・サーバ２０は、ＬＡＮ１２の
ワークステーション１４に対してのみ働くものか、或い
はシステム１０のすべてのＬＡＮ及びＷＡＮのワークス
テーションに対して働くものであり得る。

【００２２】パケットがワークステーション１４Ａから
流れると、それは最初に送信アナライザ（ＴＡ）３６Ａ
によってとらえられる（読まれ、フィルタされ、恐らく
部分的に記憶される）。パケットはＴＡ３６Ａでは停止
せず、遅延や変更なしに、その宛て先に向かう。しかし
ながら、ＴＡ３６Ａは、少なくともパケットのヘッダの
部分を、恐らくはアドレス及び他の幾らかのパケット・
アイデンティフィケーションを伴って、記憶する。ネッ
トワーク・プロトコル・アナライザの分野では、「フィ
ルタ」という用語は、特定のシーケンスのビットを見つ
けるために、バイト又はバイトの組を検査することを意
味する。そのシーケンスが発見されると、或る動作がト
リガされる。例えば、ＴＡがヘッダのアドレス部分をフ
ィルタリングしているならば、ＴＡはそのヘッダの特定
のアドレスを探し、次にタイム・スタンプ、記憶、及び
従来の分析オペレーションをトリガする。

【００２３】ＴＡはまた、パケットにタイム・スタンプ
する。タイム・スタンプは、パケットがいつワークステ
ーション１４Ａを出たかを識別するので、重要である。
タイム・スタンプは、ＴＡ３６Ａのクロックの出力を表
す単なる数字である。タイム・スタンプはＬＡＮにおい
てパケットに付加されないが、パケットのヘッダの部分
とともにＴＡのメモリに記憶される。

【００２４】パケットがＬＡＮ１２を進行すると、パケ
ットは別のＴＡ３６Ｂを通過し、このＴＡ３６Ｂは、再
び、パケットのヘッダの同じ部分を記憶し且つタイム・
スタンプする。パケットは、ＬＡＮを光の速度で移動す
る必要はない。パケットはしばしば読まれたりスイッチ
されたりする。これらの機能の殆どが、送信の遅延をも
たらす。多重の同時のパケット分析の最も好適な機能の
うちの１つは、それらの遅延を分析することである。パ
ケットがハブ２２に到達するとき、ＴＡ３６Ｃによって
そのヘッダが再びとらえられ、タイム・スタンプされ、
記憶される。

【００２５】ハブ２２はデジタル・スイッチであり得、
パケット全体又は読み取りに十分な長さであるヘッダの
みを記憶する。パケットのアドレスが読み取られた後、
ハブ２２は、好適には、アドレスを読み取り且つ解釈す
るのに必要な時間のみパケットを遅延した後に、それを
ファイル・サーバ２０に送信する。

【００２６】パケットがハブ２２を出ると、ファイル・
サーバ２０に送られ、ＴＡ３６Ｄにとらえられる。ＴＡ
３６Ｄはパケットをフィルタして試験されるのに適した
ものかを識別し、ヘッダのアドレス等をとらえ、タイム
・スタンプし、その結果を記憶する。このようにして、
複数のＴＡは、パケットがワークステーション１４Ａを
出て、ファイル・サーバ２０及び幾つかの中間点に入る
に従って、その同じパケットに対するタイム・スタンプ
を有する。しかしながら、それらのタイム・スタンプが
有効であるかを確かめる必要があり、且つ記憶された情
報を分析のために通信する必要がある。

【００２７】ＬＡＮのオペレーションを分析するとき
に、もしタイム・スタンプが同期されていないならば、
同じデータ・パケットに幾つかの点でタイム・スタンプ
することにあまり意味がない。従って、幾つかのＴＡの
タイム・スタンプ・カウンタが同期していることが重要
である。即ち、それらＴＡがすべて同じ時に同じカウン
トであることが重要である。また、ヘッダ及びタイム・
スタンプ情報をＴＡがデータを分析しようとしまいと即
座に通信することが重要である。なぜならば、別のパケ
ットがＬＡＮに即座に来る可能性があるからである。

【００２８】ＴＡ３６Ａが接続されているＬＡＮのポー
トから、ＴＡ３６Ｂが接続されているＬＡＮのポートへ
の伝搬時間又はデータ送信の速度を分析するために、Ｔ
Ａ３６Ａでとらえられ且つ記憶されたヘッダ情報及びタ
イム・スタンプが、好適には、即座にＴＡ３６Ｂに送信
される。ＴＡ３６Ｂにおいて、従来のＴＡ回路がフィル
タするためのカスタムのプログラムの制御のもとに用い
られ、ＴＡ３６Ａから受信したヘッダ情報のアイデンテ
ィティ及びＴＡ３６Ｂによって受信されている又は丁度
受信されたパケットのヘッダを認識する。また、ＴＡ３
６Ｂは、次に、プログラムの制御のもとに２つのタイム
・スタンプを比較することによって伝搬時間を計算す
る。各ＴＡは、典型的に、１つ又はそれ以上の主中央処
理装置（ＣＰＵ）、好適には、縮小命令セット・コンピ
ュータ（ＲＩＳＣ）の集積回路（ＩＣ）チップような、
１つ又はそれ以上のマイクロプロセッサと、ＴＡが行う
ことができる分析を行うための、記憶されたプログラム
の制御とをもつ。

【００２９】ここで図２を参照する。図２は、ＴＡ３６
がどのように通信し、どのように相互接続されているか
を示す。ラップトップのＰＣ４０は、複数のＴＡ３６
Ａ、３６Ｂ、・・・３６Ｎのヒューマン・インターフェ
ースであり且つ分析・制御コンピュータである。理論的
には、ＬＡＮを分析するのに不確定数のＴＡを同時に用
いることができるが、現在は、経済性を考慮して、約７
個又は８個より多くのＴＡを滅多に必要とされない。Ｐ
Ｃ４０はバス４２に接続されており、このバスは試験に
関係するすべてのＴＡに延びている。

【００３０】制御コンピュータ又はＰＣ４０は、ネット
ワーク・プロトコル分析の分野の十分に確立された慣例
に従って、典型的には、どの試験が行われるか及びどの
ＴＡが何をするか及びＴＡがそれをどのようにするかに
関する情報を記憶している。これらの記憶された試験用
プログラムの命令は、次に、その試験を計画し且つ指示
する人間の技術者からのコマンドに応答して、ＴＡに選
択的に転送される。バス４２の別の部分は、制御コンピ
ュータ又はＰＣ４０との何れの接続からも完全に別にＴ
Ａを相互接続する。

【００３１】ネットワークのクロックのソース４４が図
２に示されている。本発明の別の実施例と関連してのこ
のビット・クロックのオペレーションは、以下に詳細に
説明されている。

【００３２】複数のアナライザ３６を用いて可能な共働
しての分析の例として、ＴＡ３６Ｂが、ワークステーシ
ョン１４ＡからＴＡ３６Ｂが接続されているポートまで
のパケットの伝搬時間を計算したとき、ＴＡ３６Ｂはバ
ス４２を経てこの結果をＰＣ４０に報告する。別の例と
して、ＴＡ３６Ｂを、結果を、ヘッダ及びＴＡ３６Ｂの
タイム・スタンプとともに、ＴＡ３６Ｃに送るようにプ
ログラムすることもできる。また別の例として、ＴＡ３
６Ｂを、ＴＡ３６Ａからのトラフィックを無視して、単
にそのヘッダ及びタイム・スタンプをＴＡ３６Ｄに報告
するようにプログラムし、次に、ＴＡ３６Ｄを、４つの
すべてのＴＡからヘッダ及びタイム・スタンプを集め、
すべての伝搬時間を計算し、すべての結果をバス４２を
経てＰＣ４０に報告するようにプログラムすることもで
きる。

【００３３】装置の柔軟性とＴＡの利用とが非常に重要
である。従って、バス４２は、好適にはＬＡＮ１２から
完全に分離されており、且つ好適には幾つかのマルチコ
ンダクタ（multiconductor）のコンピュータ・ケーブル
からなり、このケーブルは、各ＴＡのＨＤ−５０タイプ
のパラレル・ポート、好適にはそれぞれに２つ、とＰＣ
４０のコンパチブルのポートとの間に延び、デイジー・
チェーン（daisy-chain）のパラレルの接続を作る。

【００３４】ＴＡへ、ＴＡから、及びＴＡ間の通信が、
試験中のネットワークとパラレルな且つ分離した経路で
行われることが、通常は望ましい。しかしながら、試験
及び試験結果に不利益な影響をしないかぎり、ＴＡの通
信を分析中のネットワークで行うこともできる。更に、
ＴＡ及び／又はＰＣ４０が、電話線を経て相互通信する
ために、モデムを用いて、互いの間の電話接続をダイヤ
ル・アップ（dial-up）することが可能である。

【００３５】各ＴＡは、どのような理にかなった構成の
ネットワーク・プロトコル分析にも使用が可能なよう
に、できるだけ柔軟性があり且つ汎用性があるようにさ
れるのが、商業的には望ましい。従って、従来の送信・
分析回路及びプログラム制御に加えて、各ＴＡ３６は、
好適には、図３に表された回路を含む。図３は、バス４
２の導線の幾つかに接続された１つのＴＡ３６を示す。
ＴＡ３６には発振器又はクロック５０が含まれ、その出
力は、タイム・スタンプするために及びＴＡ３６の他の
内部の回路に対して働く。

【００３６】発振器又はクロック５０の出力は、４つの
バッファ・ゲート５２のうちのバッファ・ゲート５２Ｃ
に送られる。バッファ・ゲートは３状態の出力を有す
る。それらは、ゲートのターミナルでの電圧入力が論理
的に高のときの、オープンのスイッチのような、浮いた
状態（floating）と、ゲートのターミナルでの電圧入力
が論理的に低のときの、バッファ・ゲートの入力での電
圧を追従する高または低の状態とである。

【００３７】４つのバッファ・ゲート５２は、それらの
制御又はゲート・ターミナルが共通に接続され、且つリ
セット入力５６をもつ制御フリップフロップ５４の「反
転された」出力５３に接続される。制御フリップフロッ
プ５４のセット入力５８は、アンド・ゲート６０の出力
に接続される。アンド・ゲート６０の１つの入力は、汎
用の通信及びデコード化／コード化回路６２の出力に接
続される。（これについては、以下に詳細に説明す
る。）アンド・ゲート６０の他方の入力は、４つのバッ
ファ・ゲート５２のうちのバッファ・ゲート５２Ａの出
力に接続され、かつ１００００オームの抵抗６４の１つ
のターミナルに接続される。抵抗６４の他方の端部は論
理高の基準電圧に接続される。バッファ・ゲート５２Ａ
の入力はグラウンド、論理「低」の基準電圧に接続され
る。

【００３８】図３に示すＴＡ３６が「パワー・アップ」
されると、ＴＡ３６の従来のパワー・アップ回路は、制
御フリップフロップ５４のリセット入力５６を含むＴＡ
の多くの内部回路に、クリア又はリセット信号を送信す
る。従って、ＴＡが最初にパワー・アップされるとき
に、フリップフロップ５４は最初は「リセット」状態に
ある。このリセット状態において、制御フリップフロッ
プ５４の「正常」の出力は、論理「低」電圧にある。従
って、制御フリップフロップ５４の「反転」の出力５３
は、論理「高」電圧にある。従って、４つのバッファ・
ゲート５２のゲート・ターミナルは高電圧にあるので、
それらの出力ターミナルは浮いた状態にある。

【００３９】もしＰＣ４０が、次に、バス４２を経て図
３のＴＡ３６に、ＴＡが試験のための「マスタ」の役を
引き受けるようにコマンドするコマンド信号を送ると、
デコード化／コード化通信回路６２がそのコマンドを受
信し、セット信号をアンド・ゲート６０に送る。そのセ
ット信号は、低基準電圧から高基準電圧への遷移であ
り、アンド・ゲート６０の１つの入力に与えられる。ア
ンド・ゲート６０の他方の入力は、バッファ・ゲート５
２Ａの浮いた状態の出力及び高基準電圧に接続された抵
抗６４のため、高基準電圧にある。アンド・ゲート６０
の両方の入力が高電圧にあるため、アンド・ゲート６０
の出力は、高基準電圧信号をフリップフロップ５４のセ
ット入力に送り、それをリセット状態からセット状態に
変える。

【００４０】フリップフロップ５４はセット状態にある
とき、その反転出力５３は低基準電圧をバッファ・ゲー
ト５２のゲート・ターミナルに送り、バッファ・ゲート
５２を、「浮いた」又は「オープン・スイッチ」出力状
態から、それらの出力電圧がそれらの入力電圧を複製又
は追従する「閉じた」又は「閉じたスイッチ」状態に変
化させる。

【００４１】バッファ・ゲート５２Ａが閉じた状態にあ
るときは、その入力でのグラウンド又は低基準電圧がそ
の出力でも現れ、従って、それがアンド・ゲート６０の
１つの入力にも現れて、以降のセット信号がフリップフ
ロップ５４のセット入力５８に送られるのを阻止する。
ひとたびフリップフロップ５４がセット状態に置かれる
と、フリップフロップ５４への以降のセット信号を阻止
することは重要なことではないかも知れない。しかしな
がら、バッファ・ゲート５２Ａの出力ターミナルでのそ
のグラウンド電圧が、また、バス４２の導線の１つに接
続され且つ続けられる。

【００４２】試験に参加するすべてのＴＡは（図２を参
照せよ）、それらのバッファ・ゲート５２Ａの出力がバ
ス４２の同じ導線に接続されている。従って、すべての
それら他のＴＡのそれら他のアンド・ゲート６０はま
た、セット信号をそれらのフリップフロップ５４のセッ
ト入力に送ること及びそれらのバッファ・ゲート５２を
閉じることを妨げられる。このようにして、最初のセッ
ト信号をそのアンド・ゲート６０に受けるＴＡ３６は、
グラウンド電圧ディスコネクト（disconnect）又はクロ
ック・ディスエーブル・コマンドを、試験における他の
ＴＡに送り、そして、その試験における「マスタ」ＴＡ
になる。従って、指名された「マスタ」ＴＡは、試験の
期間、各ＴＡ３６内の、選択されたローカルの機能の制
御（以下に説明する）をつかみとる。

【００４３】汎用の通信回路６２は大変柔軟である。こ
の回路は、好適には、ＴＡ３６のその他の機能を動作さ
せるプログラム制御されたマイクロプロセッサであり得
る。また、それは、ＰＣ４０からのプレフィクス・バイ
ト（prefix byte）を認識するための、フィルタ又はプ
レフィクス・バイト認識回路を含み、かつ、次の又はコ
マンド・バイトをイネーブルにしてリード・オンリ・メ
モリＲＯＭのルックアップ・テーブルをアドレスする、
独立した（stand-alone）回路であってもよい。このル
ックアップ・テーブルは、次のバイトを２進コードに変
換し、この２進コードはアンド・ゲートのようなゲート
（示さず）によって認識されて、電圧信号が、アンド・
ゲート６０やフリップフロップ５４のような機能回路へ
の導線に送られ。

【００４４】ここで、フリップフロップ５４が４つのバ
ッファ・ゲート５２を閉じたときのクロック５０及びバ
ッファ・ゲート５２Ｃを参照する。バッファ・ゲート５
２Ｃは、クロックの出力をタイム・スタンプ・カウンタ
７０の入力に接続する。従って、カウンタ７０のカウン
トは、それ自身のＴＡ３６のクロック５０によって制御
される。カウンタ７０の内容は、各関連の送信パケット
に「タイム・スタンプ」するために、受信パケットのヘ
ッダとともに、ＴＡの従来のメモリ回路に記録される。
各タイム・スタンプ・カウントは、関連のパケットがそ
のＴＡ３６に到着した時間を表す。

【００４５】もし各ＴＡ３６がそれ自身の内部のクロッ
クをタイム・スタンプするために用いると、テスト結果
は欠陥があるものとなってしまう。なぜならば、内部の
クロックは、高精度の結晶発振器であるが、１００パー
セント完全に同期しない。従って、目的は、「マスタ」
ＴＡ３６のクロック５０のみを用いて、試験に参加する
すべてのＴＡのカウンタを動作させる。即ち、力によ
り、即ち、パー・フォース（per force）で、それらを
同期する。

【００４６】「マスタ」ＴＡ３６はそのバッファ・ゲー
ト５２Ｃを閉じ、そのクロック５０をそれ自身のカウン
タと接続する。そして、クロック５０の出力もまた、バ
ッファ・ゲート５２Ｃの出力を経て、バス４２の別の導
線に接続される。試験に参加するその他のＴＡのすべて
もまた、バス４２の同じ導線に接続されたそれらのバッ
ファ・ゲート５２Ｃの出力を有し、従って、それらはそ
れらのタイム・スタンプ・カウンタ７０の入力に接続さ
れている。「マスタ」ＴＡのバッファ・ゲート５２Ａに
接続されたバスの導線に置かれたグラウンド電圧は、試
験に参加する他のすべてのＴＡのバッファ・ゲート５２
Ａの出力においても現れる。従って、それら他のすべて
のＴＡのフリップフロップ５４はそれらの関連のバッフ
ァ・ゲート５２を閉じることができず、「マスタ」にな
れなかったそれら他のすべてのＴＡのバッファ・ゲート
５２Ｃは「オープン・スイッチ」状態になる。従って、
それら他のすべてのＴＡのクロック５０は、それらのカ
ウンタ７０とディスコネクト（disconnect）される、即
ち、接続を解かれる。これによって、「マスタ」ＴＡ３
６のクロック５０がその閉じたバッファ・ゲート５２Ｃ
を通過して、すべてのカウンタ７０を動作させることが
可能となる。従って、試験におけるすべてのカウンタ７
０は、それらの時間を示すカウントが同期して動作す
る。

【００４７】別の例として、制御コンピュータ又はＰＣ
４０がアドレスし且つクロック・ディスコネクト信号を
直接にその他のＴＡのフリップフロップ５４のリセット
入力に送るようにして、バッファ・ゲート５２Ａの出力
をバス４２の導線に接続することを除くこともできる。
あまり魅力的ではないが別の例としては、「マスタ」Ｔ
Ａがアドレスし且つより複雑なクロック・コマンドをそ
の他のＴＡのうちの１つの通信回路６２に、そのＴＡが
アドレスし且つラインに沿ってクロック・ディスコネク
ト信号を「マスタ」ＴＡのアドレス以外の残りのＴＡに
渡すようにする命令とともに、送る。

【００４８】すべてのＴＡのカウンタ７０がそのカウン
トを共に進めて行くことが重要であるが、それと同じ
位、すべてのカウンタ７０のカウントがどのようにか調
整されるか又は共に開始することが重要である。各ＴＡ
３６の内部に、存在する従来の試験開始コマンド機能
（ブロック７２で表される）があり、好適にはこれはＴ
Ａ３６の主ＣＰＵによって行われ、内部の開始試験信号
を生成する。しかしながら、そのような機能は、ワイヤ
接続された（hardwired）回路によって、又はワイヤ接
続とプログラム制御の幾つかの組み合わせによって、行
われてもよい。

【００４９】この試験装置と関連して、この汎用の試験
開始信号生成機能は、カウンタ・クリア・コマンド７２
として用いられる。カウンタ・クリア・コマンド７２の
出力は、試験の開始において制御を獲得した「マスタ」
ＴＡ３６の閉じたバッファ・ゲート５２Ｄを通過し、そ
れ自身のタイム・スタンプ・カウンタ７０をリセットす
る。このような試験の開始及びクロック・リセット調整
コマンドは、好適には、ＰＣ４０のコマンド及び制御の
もとで行われる。従って、ＰＣ４０は、最終的に、各Ｔ
Ａ３６のカウンタが試験の開始の前に、即ち、パケット
のヘッダをタイム・スタンプ及び記録する前に、同時に
リセットされるようにする。

【００５０】自身のタイム・スタンプ・カウンタ７０の
リセット入力に接続されることに加えて、バッファ・ゲ
ート５２Ｄの出力は、試験に参加するすべての他のＴＡ
のバッファ・ゲート５２Ｄの入力ターミナルへのバス４
２の更に別の導線に接続される。従って、他のＴＡのバ
ッファ・ゲート５２Ａ及び５２Ｃのようにバッファ・ゲ
ート５２Ｄは、オープン・スイッチ状態にあるので、
「マスタ」ＴＡ３６からのカウンタ・リセット・コマン
ドはまた、試験に参加するすべてのカウンタ７０のリセ
ット入力に与えられる。従って、同じカウンタ・リセッ
ト信号がすべてのタイム・スタンプ・カウンタ７０のリ
セット入力に同時に与えられるので、カウンタはすべて
試験を同期して行う。

【００５１】ここで図２を参照する。互換的なシステム
は、幾つかのＴＡのタイム・スタンプ・カウンタ７０を
同期することについて示される。試験に参加する幾つか
のＴＡのタイム・スタンプ・カウンタ７０のカウントの
同期（同時に、同じリセット・カウントで開始する）を
達成するために、ＰＣ４０は、カウンタ・リセット・コ
マンドを、好適にはバス４２上を、各ＴＡ３６に送る。
このカウンタ・リセット・コマンドは試験開始コマンド
と同じであってもよい。

【００５２】タイム・スタンプ・カウンタ７０を同期し
て進めるために、ＰＣ４０にも何れのＴＡにも接続され
ていない別のクロックが用いられる。好適な別のクロッ
クは、ストラタム・クロック（Stratum Clock）又はビ
ッツ・クロック（Bits Clock）（図２ではクロック・ソ
ース４４として表す）であり、リジョナル・ベル・オペ
レーティング・カンパニ（Regional Bell Operating Co
mpany）（ＲＢＯＣ）や他の者によって用いられ、ネッ
トワークのトラフィックを構成するビットのタイミング
をとるようにしている。ストラタム・クロックは、アメ
リカ合衆国の殆どの部分にＲＢＯＣによって分配されて
いる。１つのＲＢＯＣ内において、ビッツ・クロックも
また使用可能であり（通常は、デジタル・データ・サー
ビスに対しては６４Ｋボーである）、ストラタム・クロ
ックに同期している。そのようなクロックが使用可能で
あるところでは、それを、ネットワークの幾つかのポー
トで試験を行っている幾つかのＴＡのタイム・スタンプ
・カウンタ７０を同期して進めるために好適に用いるこ
とができる。

【００５３】図３と関連して説明したように、各ＴＡ３
６は、ＴＡの監視するポートをデータ・パケットが通過
するときに該データ・パケットに対してタイム・スタン
プを与えるために用いる内部カウンタ７０を有する。本
発明の別の実施例では、別個の外部のクロック・ソース
４４を用い、ＴＡの内部クロック５０はタイム・スタン
プ・カウンタ７０を進めるために用いられない。そのか
わりに、内部タイム・スタンプ・カウンタ７０へのクロ
ック入力は、ビット・クロック信号を、クロック・ソー
ス４４で表されるＲＢＯＣのストラタム・クロック又は
ビッツ・クロックからのビット速度（bit rate）で受信
する。このストラタム・クロック又はビッツ・クロック
は、データのネットワークのトラフィックが処理又は制
御されるすべてのＲＢＯＣの位置において利用可能であ
ることが理解できる。

【００５４】このストラタム・クロック又はビッツ・ク
ロックは、クロック・ソース４４において利用され得
る。このクロック・ソース４４にはＴＡ３６が接続され
ており、且つこのクロック・ソース４４はＰＣ４０には
全く関係しておらず、また、テスト中のネットワークに
も関連しなくてもよい。個々のデータ・パケットは、ネ
ットワークを通じていろいろなポートにおいて一時的に
遅延され得るが（それらの遅延をつきとめることは、本
発明の例示的使用のうちの１つである）、ネットワーク
のＲＢＯＣが制御する部分におけるＷＡＮにおいて流れ
るすべてのデータ・トラフィックは、ＲＢＯＣのシステ
ムのストラタム・クロック又はビッツ・クロックによっ
て決定されるビット速度又はボーで移動する。従って、
そのストラタム・クロック又はビッツ・クロックは、上
記のようなＷＡＮのビット・ストリームが存在する何れ
のところにおいても与えられるか又は導出される。従っ
て、クロック・ソース４４の、各ＴＡ３６のタイム・ス
タンプ・カウンタ７０へのクロック入力への接続によっ
て提案されたように、各カウンタ７０のカウンティング
は、外部のＲＢＯＣのストラタム・クロック又はビッツ
・クロックによって指令されたビット速度で、他のカウ
ンタ７０と同期して進められる。

【００５５】図３を再び参照する。各ＴＡ３６の主ＣＰ
Ｕは、ＴＡにおけるさまざまな使用のための幾つかのト
リガ信号を従来のように生成する。しかしながら、ネッ
トワークの複数のポートにおいての１つの試験に幾つか
のＴＡが参加するとき、トリガ信号を「マスタ」ＴＡ３
６から、その試験に参加する他のＴＡに通信することが
必要である。トリガ発生器７６は、試験に参加する他の
ＴＡに送信せねばならないトリガ信号を発生する「マス
タ」ＴＡ３６の主ＣＰＵのどのような特徴も表す。

【００５６】トリガ発生器７６の出力は、試験の開始に
おいて制御を獲得した「マスタ」ＴＡ３６の閉じたバッ
ファ・ゲート５２Ｂを通じて渡される。トリガ発生器７
６の出力は、閉じたバッファ・ゲート５２Ｂを通じて、
その同じトリガ信号を通常受信する「マスタ」ＴＡ３６
のどのような機能にも接続される。

【００５７】そのトリガを必要とするそれ自身のどのよ
うな機能にも接続されることに加えて、バッファ・ゲー
ト５２Ｂの出力は、試験に参加する他のすべてのＴＡの
バッファ・ゲート５２Ｂの入力ターミナルへのバス４２
の更に別の導線に接続される。従って、バッファ・ゲー
ト５２Ｂは、他のＴＡのバッファ・ゲート５２Ａ、５２
Ｃ、５２Ｄのように、オープン・スイッチ状態であるの
で、「マスタ」ＴＡ３６からのトリガ信号はまた、試験
に参加する他のすべてのＴＡにおけるそのトリガ信号を
必要とする対応する機能に与えられる。

【００５８】図３に示されたＴＡ３６が「マスタ」とし
て指定されていないならば、他の参加しているＴＡがそ
の試験の「マスタ」として指定される。指定されていな
いＴＡ３６のバッファ・ゲート５２Ｂはオープン・スイ
ッチ状態であり、マスタは、従って、指定されていない
ＴＡの内部機能に必要とされるトリガを与える。そのト
リガは、指定されたＴＡ３６の閉じたスイッチのバッフ
ァ・ゲート５２Ｂから、バス４２の関連の導線を通じ
て、指定されていないＴＡのバッファ・ゲート５２Ｂの
出力ターミナルへのものである。そこから、そのトリガ
を必要とする指定されていないＴＡの何れの機能のとこ
ろへも行く。

【００５９】ネットワークの複数のポートの位置におけ
る送信分析のパフォーマンスにおいて、各ＴＡが同じデ
ータ・パケットの移動を監視する間に、幾つかのネット
ワークのポートにおいて幾つかのＴＡによって集められ
た試験データを比較することが望ましい。幾つかのネッ
トワークのポートにおいてそのように集められたデータ
は、次に、分析のために比較される。これには、パケッ
ト・ヘッダや各ＴＡでのパケットのタイム・スタンプの
ような選択された情報を送信することが含まれる。各Ｔ
Ａ３６はそのような分析を行うように設計され構築され
ているので、ＴＡのうちの１つが必要な計算及び他の分
析を行うようにするのが好適である。しかしながら、別
の例として、ＰＣ４０をプログラムしてそのような作業
を行うようにしてもよい。従って、ヘッダ及びタイム・
スタンプ情報が、或るパケットのヘッダ及びタイム・ス
タンプを送るそのパケットを最も最初に感知するＴＡ３
６から、同じパケットを後に感知するＴＡ３６へ通信さ
れることが好適である。この第２のＴＡ３６は、計算及
び分析をすることができ且つその結果をＰＣ４０に知ら
せることができる。

【００６０】試験にかかわる幾つかのＴＡ間でヘッダ及
びタイム・スタンプ情報を送信するために、各ＴＡ３６
は好適には２つの半デュープレックス（haif-duplex）
受信／送信（Ｒ／Ｔ）回路９０を備える。各Ｒ／Ｔ回路
は、バス４２へ接続する２つの入力／出力（Ｉ／Ｏ）を
もつ。各Ｉ／Ｏ接続は、バス内の異なるグループの並列
のデータ導線に対するものである。従って、各Ｒ／Ｔ回
路９０は、並列なデータ導線のグループのうちの１つ又
は両方に送信し、又は１つ又は両方から受信することが
できる。しかしながら、好適には半デュープレックスで
あるので、１つのＲ／Ｔ回路９０は同時に送信及び受信
を行うことができない。

【００６１】各Ｒ／Ｔ回路９０はＲ／Ｔ制御回路９２に
よって制御され、このＲ／Ｔ制御回路９２は、好適には
バス４２の別の多重導線（multi-conductor）部分を経
てＰＣ４０から制御信号を受信して実行する。バス４２
のこの別の多重導線部分は、アドレスされ且つコード化
されたバイトのコマンド及び制御情報又は信号の、並列
又は同時の送信をするためのものである。ＰＣ４０から
の制御信号は、アドレスされるＴＡ３６にのみ関係する
ものであり、そして、アドレスされ且つ幾つかのＴＡの
通信回路６２に送られる信号情報に含まれるアドレスに
よって他のものには無視される。

【００６２】各Ｒ／Ｔ制御回路９２は、それに関連する
Ｒ／Ｔ回路９０の送信又は受信を制御し、且つバス４２
の並列のデータ導線のグループのうちの一方または他方
または両方へのその送信又はそこからのその受信を行う
ことを制御する。

【００６３】Ｒ／Ｔ回路９０の目的は、図１と関連して
も説明したように、試験に参加するすべてのＴＡを、ヘ
ッダやタイム・スタンプのような情報を相互通信するた
めに相互接続することである。この相互通信は、試験に
参加する幾つかのＴＡ間に加えて、ＰＣ４０と行うこと
ができる。２つのＲ／Ｔ回路９０を用いることにより得
られる柔軟性により、それぞれが、バス４２の２つの通
信経路のうちの何れかを選択的に用いることができ、Ｐ
Ｃ４０からのプログラム制御のもとに高い柔軟性が得ら
れる。例えば、図１を参照すると、ＰＣ４０は、すべて
のＴＡが、一方のＲ／Ｔ９０がバス４２の一方のグルー
プのデータ導線に送信し且つ他方のＲ／Ｔ９０がバス４
２の他方のグループのデータ導線から受信するように、
指令することができる。これによって、各ＴＡには、Ｐ
Ｃ４０のみならず、メッセージを試験中の任意の他のＴ
Ａにアドレシングするオプションが、与えられる。その
他の、より柔軟性の低い構成は容易になされる。

【００６４】また、通信回路６２は、Ｒ／Ｔ９０の柔軟
性を用いるのではなく、ＰＣ４０と及び幾つかのＴＡ間
の相互通信のためのビークル（vehicle）であってもよ
い。別の例として、クリティカルなタイミング関連の機
能（critical timing-related function）以外の、ＴＡ
間及びＴＡとＰＣ４０との間のすべての通信は、パケッ
ト間にネットワーク送信経路に送られることができる。

【００６５】上記に開示した特定の実施例及びコンセプ
トは、本発明の変更及び本発明の目的を実行するための
他の構造の設計の基礎として容易に用いられ得る。その
ような等価の構成は、請求項に記載の本発明の範囲およ
び精神から離れるものではない。

【図面の簡単な説明】

【図１】図１は、デジタル送信ネットワーク・システム
の概略図であり、複数の送信アナライザがこのネットワ
ーク・システム内に配置され得ることを示す。

【図２】図２は、例示的な分析システムのヒューマン・
インターフェースとして機能するＰＣの制御のもとで、
デジタル送信システムの複数のポートにおいて共に動作
する複数の送信アナライザの相互接続ロジックの概略図
である。

【図３】図３は、どのように、送信アナライザの幾つか
の部分が、アナライザ間で、しかしテスト中のデジタル
送信ネットワークから分離して、相互通信バスに接続さ
れるかを示す概略図である。

【符号の説明】

１０ デジタル送信ネットワーク・システム： １２、
２６ ローカル・エリア・ネットワーク： １４、１４
Ａ ワークステーション： １６ プリンタ：２０ フ
ァイル・サーバ・コンピュータ： ２２ ハブ： ３０
ワイド・エリア・ネットワーク： ３２ ブリッジ／
ルータ： ３６、３６Ａ〜Ｄ、３６Ｎ送信アナライザ：
４０ ＰＣ： ４２ バス： ４４ クロック・ソー
ス：５０ クロック５０： ５２、５２Ａ〜Ｄ バッフ
ァ・ゲート： ５４ フリップフロップ： ６０ アン
ド・ゲート： ６２ 汎用の通信及びデコード化／コー
ド化回路： ６４ 抵抗： ７０ タイム・スタンプ・
カウンタ： ７２カウンタ・クリア・コマンド： ７６
トリガ発生器： ９０ 半デュープレックス受信／送
信回路： ９２ Ｒ／Ｔ制御回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596017196 1030 Ｓｗａｂｉａ Ｃｏｕｒｔ，Ｐｏｓ ｔ Ｏｆｆｉｃｅ Ｂｏｘ 13585，Ｒｅ ｓｅａｒｃｈ Ｔｒｉａｎｇｌｅ Ｐａｒ ｋ，Ｎｏｒｔｈ Ｃａｒｏｌｉｎａ 27709，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ジン・チャン アメリカ合衆国ノース・カロライナ州 27713，ダーラム，フレンチマンズ・クリ ーク・ドライヴ 5612 (72)発明者 ケネス・アール・グラムリー アメリカ合衆国ノース・カロライナ州 27513，キャリ，デスレイリ・ドライヴ 125

Claims (24)

【特許請求の範囲】
1. 【請求項１】 複数のポート（１４、１６、２２）をも
   つデジタル送信ネットワーク（１２）のためのアナライ
   ザ（３６）であって、データ・パケット分析能力を有
   し、クロック（５０）及び少なくとも１つの別のアナラ
   イザとともに分析に参加するための手段を含むするアナ
   ライザであって、 デジタル送信ネットワークの複数のポートにおける別の
   アナライザと相互通信するための手段であって、前記別
   のアナライザと相互通信するための少なくとも１つの受
   信・送信回路（９０）を備える手段と、 コマンドに応答して前記受信・送信回路の送信及び受信
   能力を制御するための受信・送信制御回路（６２、９
   ２）と、を特徴とするアナライザ。
2. 【請求項２】 複数のポートをもつデジタル送信ネット
   ワークのためのアナライザであって、データ・パケット
   分析能力を有し、デジタル送信ネットワークの複数のポ
   ートにおいて、同期し且つ相互通信して、分析に参加す
   るための手段を有するアナライザであって、 カウンタであって、その出力はアナライザによって受信
   されたデータ・パケットをタイム・スタンプするために
   用いられ、その入力は別のアナライザのクロックの出力
   と相互接続可能である、カウンタと、 クロックであって、その出力は前記カウンタの入力と前
   記別のアナライザのカウンタの入力とに相互接続可能で
   ある、クロックと、 前記クロックを前記カウンタに及び前記別のアナライザ
   のカウンタに選択的に相互接続し、且つ受信したクロッ
   ク・ディスエーブル信号に応答して前記クロックを前記
   カウンタからディスコネクトし、前記別のアナライザの
   クロック出力が、ディスコネクトされたクロックの出力
   の代わりとなることを可能にするための、クロック制御
   回路と、 前記デジタル送信ネットワークとは別個に、前記別のア
   ナライザと何れかの方向に相互通信するための、少なく
   とも１つの受信・送信回路と、 コマンドに応答して前記受信・送信回路の送信及び受信
   能力を制御するための受信・送信制御回路と、を含むア
   ナライザ。
3. 【請求項３】 制御信号を送信して前記クロック制御回
   路（６０、５４、５２Ｃ）を動作させるための、且つコ
   マンドを送信して受信・送信制御回路（９２）を動作さ
   せるための分析・制御コンピュータ（４０）を更に備え
   る、 請求項２に記載のアナライザ。
4. 【請求項４】 前記クロック制御回路は、別のネットワ
   ーク・アナライザにクロック・ディスエーブル信号を送
   信し、前記クロック出力が前記別のアナライザのクロッ
   ク出力の代わりとなるようにすることができる、 請求項２に記載のアナライザ。
5. 【請求項５】 受信した前記クロック・ディスエーブル
   信号は、前記別のアナライザから受信される、 請求項４に記載のアナライザ。
6. 【請求項６】 前記受信・送信回路は半デュープレック
   ス回路であり、且つ前記受信・送信制御回路は、前記コ
   マンドに応答して、前記受信・送信回路が受信モードに
   あるか又は送信モードにあるかを決定する、 請求項２に記載のアナライザ。
7. 【請求項７】 複数のポートをもつデジタル送信ネット
   ワークのためのアナライザであって、データ・パケット
   分析能力を有し、デジタル送信ネットワークの複数のポ
   ートにおいて、別のアナライザと相互通信して、分析に
   参加するための手段を有するアナライザであって、 前記別のアナライザと相互通信するための少なくとも１
   つの受信・送信回路と、 コマンドに応答して前記受信・送信回路の送信及び受信
   能力を制御するための受信・送信制御回路と、を含むア
   ナライザ。
8. 【請求項８】 前記受信・送信回路は半デュープレック
   ス回路であり、且つ前記受信・送信制御回路は、前記コ
   マンドに応答して、前記受信・送信回路が受信モードに
   あるか又は送信モードにあるかを決定する、 請求項７に記載のアナライザ。
9. 【請求項９】 前記受信・送信回路は、前記デジタル送
   信ネットワークとは別個のものであり、且つ前記別のア
   ナライザと何れかの方向に相互通信することができる、 請求項７に記載のアナライザ。
10. 【請求項１０】 前記デジタル送信ネットワークとは別
    個に、別のアナライザと何れかの方向に相互通信するた
    めの、第２の受信・送信回路と、 コマンドに応答して前記第２の受信・送信回路の送信及
    び受信能力を制御し、同時の受信及び送信相互通信が、
    前記アナライザと前記別のアナライザとの間で又は前記
    別のアナライザと１つの方向で及び別のアナライザと反
    対の方向で、可能となるようにするための、第２の受信
    ・送信制御回路と、を更に含む、請求項９に記載のアナ
    ライザ。
11. 【請求項１１】 複数のポートをもつネットワークの分
    析のためのデジタル送信ネットワーク・アナライザ・シ
    ステムであって、該システムのアナライザはデータ・パ
    ケット分析能力を有し、同期し且つ相互通信して複数の
    ポートをもつデジタル送信ネットワークを分析するため
    の手段を有するデジタル送信ネットワーク・アナライザ
    ・システムであって、 それぞれがローカルの発振器クロックを有し且つそれぞ
    れが前記ネットワークの異なるポートに接続された、複
    数のネットワーク・アナライザと、 個々のアナライザを制御し且つ分析を行うように個々の
    アナライザをプログラミングするための分析・制御ＣＰ
    Ｕと、 前記アナライザの各々の前記クロックの出力は、別の前
    記アナライザの各々の前記クロックの出力と相互接続可
    能であることと、 各アナライザにおけるクロック制御回路であって、 すべてのアナライザに対してクロックを提供するために
    前記ＣＰＵのコマンドに応答して前記別のアナライザに
    クロック・ディスエーブル信号を送信して、前記クロッ
    クの出力が前記別のアナライザの各々のクロックの出力
    の代わりとされるようにし、また、 クロック・ディスエーブル信号に応答してそれ自身のク
    ロックをディスエーブルとして、別のアナライザのクロ
    ックの出力がそのディスエーブルされたクロックの出力
    の代わりとなることを可能にするための、クロック制御
    回路と、 前記別のアナライザと何れかの方向に相互通信するため
    の、少なくとも１つの受信・送信回路と、 前記ＣＰＵからのコマンドに応答して前記受信・送信回
    路の送信及び受信能力を制御するための受信・送信制御
    回路と、を備えるデジタル送信ネットワーク・アナライ
    ザ・システム。
12. 【請求項１２】 前記クロック・ディスエーブル信号
    は、前記別のアナライザから受信される、 請求項１１に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。
13. 【請求項１３】 複数のポート（１４、１６、２２）を
    もつデジタル送信ネットワーク（１２）のためのアナラ
    イザ（３６）であって、データ・パケット分析能力を有
    し、その出力がカウンタ（７０）の入力と相互接続可能
    なクロック（５０）を含み、該カウンタの出力はアナラ
    イザが受信したデータ・パケットをタイム・スタンプす
    るために用いられ、且つ複数のポートにおける分析に加
    わるためのアナライザ内部の手段を含む、アナライザに
    おいて、 前記カウンタの入力と、別のアナライザのクロックの出
    力とを選択的に相互接続するための手段（４２、５２）
    と、 前記クロックの出力と、別のアナライザのカウンタの入
    力とを選択的に相互接続するための手段（４２、５２）
    と、 前記クロックをカウンタへ及び別のアナライザのカウン
    タへ相互接続するために前記相互接続手段を制御し、及
    び受信したクロック・ディスエーブル信号に応答して前
    記クロックと前記カウンタとの間の接続をディスエーブ
    ルとし、前記別のアナライザのクロック出力が、カウン
    タとの接続をディスエーブルとされた前記クロックの出
    力の代わりとなることを可能にする、クロック制御回路
    （５２Ｃ、５４、６０）と、 を特徴とするアナライザ。
14. 【請求項１４】 複数のポートをもつデジタル送信ネッ
    トワークのためのアナライザであって、データ・パケッ
    ト分析能力を有し、且つデジタル送信ネットワークの複
    数のポートにおいて、同期して、分析に加わるための手
    段を含む、アナライザにおいて、 カウンタであって、その出力は、前記アナライザが受信
    したデータ・パケットをタイム・スタンプするのに用い
    られ、その入力は、別のアナライザのクロックの入力と
    相互接続可能であるカウンタと、 クロックであって、その出力が、前記カウンタの入力及
    び別のアナライザのカウンタと相互接続可能であるクロ
    ックと、 前記クロックを前記カウンタへ及び別のアナライザのカ
    ウンタへ選択的に相互接続し、かつ受信したクロック・
    ディスエーブル信号に応答して前記クロックと前記カウ
    ンタとの間の接続をディスエーブルとし、前記別のアナ
    ライザのクロック出力が、カウンタとの接続をディスエ
    ーブルとされた前記クロックの出力の代わりとなること
    を可能にする、クロック制御回路と、 を含むアナライザ。
15. 【請求項１５】 クロック・ディスエーブル・コマンド
    を発行させて前記クロック制御回路を動作させる制御コ
    ンピュータを更に備える、 請求項１４に記載のアナライザ。
16. 【請求項１６】 前記クロック制御回路は、クロック・
    ディスエーブル・コマンドを前記別のアナライザに送信
    することができ、それによって前記クロックの出力が前
    記別のアナライザのクロック出力の代わりとなる、 請求項１４に記載のアナライザ。
17. 【請求項１７】 複数の別のアナライザを備え、前記別
    のアナライザのそれぞれはクロック・ディスエーブル・
    コマンドを受信し、かつクロック・ディスエーブル・コ
    マンドを前記複数の別のアナライザのうちの１つのアナ
    ライザに送信する、 請求項１６に記載のアナライザ。
18. 【請求項１８】 受信した前記クロック・ディスエーブ
    ル・コマンドは、前記別のアナライザから受信したもの
    である、 請求項１４に記載のアナライザ。
19. 【請求項１９】 複数のポートをもつネットワークの分
    析のためのデジタル送信ネットワーク・アナライザ・シ
    ステムであって、該システムのアナライザはデータ・パ
    ケット分析能力を有し、同期し且つ相互通信して分析す
    るための手段を有するデジタル送信ネットワーク・アナ
    ライザ・システムであって、 複数の個々のネットワーク・アナライザであって、それ
    ぞれがカウンタを有し、受信したクロック信号に応答し
    て、前記カウンタがリセットされてから経過した時間を
    前記カウンタのカウントにより示し、前記カウンタの出
    力は、前記アナライザが受信したデータ・パケットをタ
    イム・スタンプするのに用いられ、各前記アナライザは
    前記ネットワークの異なるポートに接続される、ネット
    ワーク・アナライザと、 前記アナライザと別個であるが各アナライザにリンクさ
    れた制御コンピュータであって、試験の開始前にすべて
    のアナライザのカウンタが同時にリセットされるように
    するようプログラムされている制御コンピュータと、 前記制御コンピュータから独立し且つ前記アナライザの
    うちの少なくとも１つから独立し、すべての前記アナラ
    イザのカウンタを同期して進めるためのクロック信号の
    ソースと、 を備えるデジタル送信ネットワーク・アナライザ・シス
    テム。
20. 【請求項２０】 前記クロック信号のソースは、前記ネ
    ットワークにおいてビットの送信をクロッキングするた
    めのビット速度クロック・ソースである、 請求項１９に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。
21. 【請求項２１】 前記クロック信号のソースは、すべて
    の前記アナライザから独立しており且つ前記制御コンピ
    ュータから独立している、 請求項２０に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。
22. 【請求項２２】 前記ビット速度クロック・ソースは、
    前記ネットワークを流れるビット・ストリームから導出
    される、 請求項２０に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。
23. 【請求項２３】 前記ビット速度クロック・ソースは、
    ネットワーク・マスタ・クロックから導出される、 請求項２１に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。
24. 【請求項２４】 前記クロック信号のソースは、前記ネ
    ットワークを流れるビット・ストリームからから独立し
    ている、 請求項１９に記載のデジタル送信ネットワーク・アナラ
    イザ・システム。