JPH08249233A

JPH08249233A - データ処理装置

Info

Publication number: JPH08249233A
Application number: JP8029883A
Authority: JP
Inventors: William C Moyer; ウィリアム・シー・モイヤー; Kaye Ho Yui; ユイ・ケイ・ホー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-02-02
Filing date: 1996-01-24
Publication date: 1996-09-27
Also published as: EP0725348A1; KR960032174A

Abstract

(57)【要約】【課題】多種類のページ・サイズに対応するアドレス
変換を可能にするデータ処理システム（１０）を提供す
る。【解決手段】データ処理システム（１０）において、
メモリ・マッピング動作を実行する方法および装置であ
って、有効ビットを用いることによりメモリ・アレイを
部分的に制御して、１つのＣＡＭアレイで多数のページ
・サイズに対応可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にデータ処理シ
ステムに関し、更に特定すればデータ処理システムにお
いてメモリ・マッピング処理(memory mapping operatio
n)を行う方法および装置に関するものである。

【０００２】

【従来の技術】今日の高性能データ処理システムは、洗
練されたメモリ管理システムに基づいて論理アドレスを
実（物理）アドレスに変換している。論理アドレスは、
プログラマがソフトウエアを書くときに用いるソフトウ
エア・アドレスである。物理アドレスは、かかるソフト
ウエアを実行する半導体チップや電子回路が用いるハー
ドウエア・アドレスである。

【０００３】非常に単純なマイクロプロセッサを基本と
したシステムでは、中央処理装置（ＣＰＵ）が直接メモ
リに連携される。この種の構成では、メモリ・マッピン
グまたはタスク保護機能は設けられておらず、ＣＰＵに
よって発生されるアドレスがアクセスすべき物理位置を
直接識別する。しかしながら、かかる形式のシステム
は、他のタスクの実行中に別のタスクによって用いられ
るメモリの転化(corruption)を防止する保護機能がない
ので、多重タスク処理には不適切である。

【０００４】マルチタスク型データ処理システムを構築
する際に必要とされるアドレス・マッピングおよびタス
ク保護を設けるために、１つ以上の変換ルックアサイド
・バッファ(TLB:translation-lookaside buffer)を有す
るメモリ部がしばしば用いられている。この場合、メモ
リ部は、ＣＰＵと物理的メモリとの間でインターフェー
スとして作用する。メモリ部は物理的素子への全アクセ
スを制御し、他のタスクによって使用されているメモリ
・リソースにタスクがアクセスするのを防止することが
できる。仮想メモリ機能を有するオペレーティング・シ
ステムに制御される場合、論理−物理マッピング機能に
よって、システムの物理的特性について詳細な知識が無
くても、複数のタスクがＣＰＵのアドレス空間全体を利
用し、ＣＰＵアドレス空間と同じ大きさのメモリ・シス
テムを構築することができる。

【０００５】論理アドレスは、ＣＰＵの命令部またはデ
ータ部によって発生され、メモリ部によって入力として
受信される。メモリ部は、１つ以上のＴＬＢを用いて、
論理アドレスに対してアドレス変換および特権検査(pri
vilege checking)を行い、マッピングが有効であれば、
対応する物理アドレスをデータまたは命令キャッシュあ
るいはその他のタイプのメモリに送出する。ＴＬＢによ
って生成される対応物理アドレスは、ＴＬＢがデータ・
メモリ部の一部であるか、あるいは命令メモリ部の一部
であるかに応じて、データまたは命令のいずれかをアク
セスするために用いられることを注記しておく。

【０００６】一般的に、メモリ部は１つ以上のＴＬＢを
含み、これらはアドレス変換および特権検査を行うため
に用いられる。また、メモリ部は、実データまたは命令
を記憶する１つ以上のキャッシュも含む。ＴＬＢ内の
各エントリは、通常論理アドレス、対応する物理アドレ
ス、および１つ以上の保護または制御ビット（総括的に
アトリビュート・ビット(attribute bit)またはアトリ
ビューツと呼んでいる）を含む。

【０００７】各メモリ・アクセスにおいて、入来する論
理アドレスはメモリ部によって受信され、適切なＴＬＢ
内の各エントリの論理アドレス部と比較され、必要な論
理−物理マッピングの位置を突き止める。ＴＬＢが必要
な論理−物理マッピングを含んでいるとき、変換「ヒッ
ト」（「一致」とも呼ぶ）が生じ、ＴＬＢは対応する物
理アドレスを生成する。

【０００８】ＴＬＢが必要な論理−物理マッピングを含
んでいない場合、変換「ミス」（「不一致」とも呼ぶ）
が生じ、ハードウエア状態機械(state machine)または
ソフトウエア・ルーチンが呼び出され、このＴＬＢより
も遠い(distant)メモリを検索し、受信された論理アド
レスに対応する物理アドレスを決定する。この検索を行
うには、データ処理システムがより遠くのメモリに記憶
されている１つ以上のメモリ・テーブルにアクセスし読
み出す必要があるので、この検索はしばしば「テーブル
・サーチ」または「テーブル・ウオーク」と呼ばれてい
る。

【０００９】ＴＬＢの利点は、大量の時間を節約できる
ことである。変換が要求される毎に遠くのメモリの中に
あるテーブルをアクセスしなければならない代わりに、
データ処理システムは迅速にＴＬＢにアクセスし、ある
選択された論理アドレスに対して正しい物理アドレスを
取り出すことができる。

【００１０】テキサス州オースチンのMotorola,Inc.か
ら入手可能なMC88200上のキャッシュ／メモリ管理部
は、別個の命令用メモリ部と、別個のデータ用メモリ部
とを有する。これら２つのメモリ部（命令およびデー
タ）の各々は、別個のページ・アドレス変換ルックアサ
イド・バッファ(PTLB:page address translation-looka
sidebuffer)と別個のブロック・アドレス変換ルックア
サイド・バッファ(BTLB)とを含むアドレス変換論理回路
を有する。これらのバッファは双方共、相互交換可能に
キャッシュと呼ぶこともできる。

【００１１】ＢＴＬＢは５１２Ｋバイト・ブロックのメ
モリまたは５１２Ｋバイトのページ・サイズのための論
理−物理アドレス変換を提供する。一方、ＰＴＬＢは、
これより小さな４Ｋバイト・ページのメモリのための論
理−物理アドレス変換を提供する。これらのシステム
は、２種類の固定ページ・サイズを物理アドレスに変換
可能であると考えることができる。しかしながら、各Ｔ
ＬＢ（ＢＴＬＢおよびＰＴＬＢ）は、センス・アンプ、
ワード線駆動部および制御構造を含む、回路ハードウエ
アおよび電力消費オーバーヘッドを含む。このオーバー
ヘッドに加えて、２つのＴＬＢ間に複雑な調停(arbitra
tion)も必要となる。

【００１２】

【発明が解決しようとする課題】これらのシステムは、
２種類の固定ページ・サイズを良好に処理することがで
きる。しかしながら、２種類以上のページ・サイズに対
応することが望ましい。データ処理システムの中には、
大量の線形データ・アレイを必要とするものがある。例
えば、カラー・モニタ用フレーム・バッファは、モニタ
画面上の画素に対応する、大量の線形データ・アレイで
構成されている。かかるフレーム・バッファは、４Ｍバ
イトものメモリを必要とすることもある。かかるフレー
ム・バッファは、各ページが４Ｋバイトの場合１０００
ページを必要とし、各ページが５１２Ｋバイトの場合８
ページを必要とすることになる。加えて、目的指向型オ
ペレーティング・システム(object oriented operating
system)は、典型的に、多数のオブジェクト・サイズを
使用する。

【００１３】更にＴＬＢを追加することによって、現行
のシステムを多数のページ・サイズに対応するように拡
張することは現実的でない。ＴＬＢを追加することによ
るオーバーヘッド、および多数のＴＬＢ間の調停を行う
複雑性は、余りに煩雑過ぎる可能性があるからである。

【００１４】

【課題を解決するための手段】柔軟性を高めたアドレス
変換の手法が望まれている。より具体的には、迅速的か
つ効率的に多種類のページ・サイズに対応するアドレス
変換の手法が望ましい。多数のページ・サイズを用いる
と、結果として、メモリ割り当ての無駄が減少し、しか
もメモリをマップするのに必要なエントリの数を減らす
ことができる。ここに開示する本発明は、アドレス変換
を必要とするデータ処理システムの効率および柔軟性を
高めるための広範囲におよぶ様々な用途に有用である。

【００１５】本発明によるデータ処理装置は、複数の論
理アドレス値と複数の制御値とを通信するインターフェ
ース手段、ならびにインターフェース手段に結合され、
論理アドレス値と制御値とを受信するメモリで構成され
ている。このメモリは、インターフェース手段に結合さ
れ論理アドレス値を受信する複数のメモリ・セルを有
し、各メモリ・セルは、記憶されたアドレスの１ビット
を記憶する複数のメモリ・セル・ビットで構成され、各
ビットは、前記記憶されたアドレス値の１ビットを論理
アドレス値の所定ビットと選択的に比較可能である。ま
た、メモリは、インターフェース手段に結合され第１制
御ビットを記憶し、複数のメモリ・セルの第１部分と前
記複数のメモリ・セルの第２部分との間に結合された第
１有効ビットも有する。この第１有効ビットによって、
複数のメモリ・セルの第１部分の各々が、その中に記憶
されているビットを前記論理アドレス値の所定ビットと
比較可能となる。

【００１６】

【実施例】添付図面に関連付けた以下の詳細な説明は、
本発明を実施し使用するために必要な事項を、当業者に
理解してもらうためのものである。

【００１７】図１は、データ処理システム１０を示す。
処理部１２ないし１４はバス２０に双方向結合され、更
にバス２２にも結合されている。データ部３０はバス２
０およびデータ・メモリ部(DMU)３２の双方に、双方向
結合されている。レジスタ・ファイル３４はバス２０に
双方向結合され、更にバス２２ににも結合され、バス２
２に信号を供給する。命令部３６はバス２２に双方向結
合され、更にバス２０にも結合され、バス２０に信号を
供給する。目標命令キャッシュ３８および命令メモリ部
（ＩＭＵ）４０は各々、命令部３６に双方向結合されて
いる。データ・メモリ部(DMU)３２はデータ部３０に双
方向結合されている。

【００１８】命令メモリ部(IMU)４０およびデータ・メ
モリ部(DMU)３２は各々、バス・インターフェース部２
４に双方向結合されている。バス・インターフェース部
２４は外部バス・インターフェース２６を有し、これは
バス２８およびバス２９に双方向結合されている。図１
に示す本発明の一実施例では、データ処理システム１０
は単一の集積回路上に配置され、バス２８およびバス２
９は双方とも、データ処理システム１０の外部にある。

【００１９】図２は、図１のデータ・メモリ部(DMU)回
路３２を示す。ＤＭＵ３２はメモリ管理部(MMU)回路５
２、タグ回路５４、およびデータ・キャッシュ回路５６
を含む。図３は、図１の命令メモリ部(IMU)回路４０を
示す。ＩＭＵ４０は、メモリ管理部(MMU)回路６２、タ
グ回路６４、および命令キャッシュ回路６６を含む。図
４は、図２のメモリ管理部(MMU)５２の一部を示す。本
発明の一実施例では、図４に示すＭＭＵ５２の一部は、
図３のメモリ管理部(MMU)６２の一部と同一であること
に注意されたい。本発明の他の実施例では、図４は唯一
のメモリ管理部の一部、または１つ以上のメモリ管理部
の同一部分を示す場合もある。

【００２０】更に図４を参照すると、変換ルックアサイ
ド・バッファ(TLB)７０は、図１のデータ部３０または
図１の命令部３６からの論理アドレス８０を受信する。
また、ＴＬＢは、制御レジスタ・ファイル７２の制御レ
ジスタ７４からの制御信号も受信する。バス８０を通じ
て転送された論理アドレスは、典型的に、データ部３０
からのアドレス・ビットの副集合であるが、データ部３
０からの１アドレス全体の可能性もある。次に、ＴＬＢ
７０はバス８０を通じて転送された論理アドレスを用い
て、物理アドレス１００を発生する。

【００２１】図５は、本発明の一実施例にしたがって図
４のＴＬＢ７０内に実施された、内容アドレス可能メモ
リ(CAM:content addressable memory)アレイ１２０とＲ
ＡＭアレイ１２２とのマッピング機能のアーキテクチャ
を示す。マッピング機能は、論理アドレス８０と物理ア
ドレス１００との間の変換を可能にするものである。ア
レイ１２０の各行１２１は、多数対の列(column parin
g)１２４に分割されている。各対は、図６のＣＡＭセル
・ビット２００を１つ以上と、有効ビット１２８とを含
むＣＡＭセル群１２６から成る。同様の対が、ＣＡＭセ
ル群１３４と有効ビット１３０、およびＣＡＭセル群１
３５と有効ビット１３２とを含む。図５には詳しく示し
ていないが、各ＣＡＭセル群１２６は、図６に示すＣＡ
Ｍセル・ビット２００のような、複数のＣＡＭセル・ビ
ットを含む。図５は、ＣＡＭ１２０の行毎に３つの対を
含んでいるので、３種類のページ・サイズに対応するこ
とができる。本発明の他の実施例では、ＣＡＭアレイ１
２０はあらゆる多数対のＣＡＭセル群１２６および有効
ビット１２８に分割することができる。また、図５では
ＣＡＭセル群１２６，１３４，１３５は大まかに等しい
サイズとして示されているが、本発明の他の実施例で
は、各ＣＡＭセル群１２６内のＣＡＭセル・ビット（図
示せず）の数は対毎に相違させることもできる。しか
し、ＣＡＭアレイの最後の行１５０にその可能性がある
ことを除いて、ＣＡＭセル・ビットの数は全ての行１２
１の各対内では一定である。

【００２２】ここに示し説明する本発明の実施例では、
ＣＡＭセル群のビット（詳細には示されていない）は右
側に行くにしたがって上位であり、左のビットほど下位
であることは理解されよう。

【００２３】物理アドレス１００に変換されるページ・
サイズは、バス８０を通じて転送される論理アドレスの
一部によって決定され、この論理アドレスの一部は、Ｃ
ＡＭアレイ１２０の各行１２１内のＣＡＭセル群１２
６，１３４，１３５内に記憶されているアドレスとの一
致を判定される。この論理アドレス８０の一部を、ＣＡ
Ｍアレイ１２０の行内の有効ビット１２８，１３０，１
３２の状態によって決定される、ＣＡＭセル群１２６，
１３４，１３５内に記憶されているアドレスと比較す
る、即ち一致するか否か判定する。ＣＡＭセル対１２４
内の有効ビット１２８がアサートされている場合、ＣＡ
Ｍセル群１２６内に記憶されているアドレス・ビット
が、そのＣＡＭセル群に対応する、バス８０を通じて転
送された論理アドレスの一部と比較される。第１ページ
・サイズでは、ＣＡＭアレイ１２０の１行内の３有効ビ
ット１２８，１３０，１３２は全てアサート(assert)さ
れる。第２ページ・サイズでは、最も右側の２有効ビッ
ト１３０，１３２がアサートされ、最も左側の有効ビッ
ト１２８はアサートされない。この状況では、ＣＡＭセ
ル群１２６内の情報は、ＣＡＭアレイ行１２１の「ドン
トケア(don't care)」領域にあると考えられる。第３ペ
ージ・サイズでは、行１２１内の最も右側の有効ビット
がアサートされ、最も左側の有効ビット１２８，１３０
はアサートされず、ＣＡＭセル群１２６，１３４の各々
にある情報は、ＣＡＭアレイ行１２１の「ドントケア」
領域内にある。

【００２４】ここに例示する本発明の実施例では、第２
有効ビットの左側にある第１有効ビットがアサートされ
る場合、第２有効ビットもアサートされる。例えば、有
効ビット１２８がアサートされると、有効ビット１３
０，１３２もアサートされなければならない。同様に、
有効ビット１３０がアサートされる場合、有効ビット１
３２もアサートされなければならない。しかし、他の体
系を用いる実施例も可能である。

【００２５】有効ビットの状態はデコーダ１３６によっ
て判定される。デコーダ１３６は、制御レジスタ・ファ
イル７２の制御レジスタ７４からのページ・サイズ情報
を受信する。また、デコーダ１３６は、図５にＲＡＭア
レイ１２２の１列として示されているページ・サイズ・
レジスタ１６０に、ページ・サイズ・データ情報を供給
する。本発明のこの実施例では、ＣＡＭアレイ１２０の
最終行１５０は、自己タイミング(self-timing)または
遅延機能を実行する。最終行１５０は、ＲＡＭアレイ１
２２の複数のワード線駆動部１６２に、イネーブル信号
１５２を供給する。イネーブル信号は、ＣＡＭアレイ１
２０の複数の一致線１５４によって供給される情報を、
複数のワード線駆動部１６２が読み出せるようにする。

【００２６】ＣＡＭアレイ１２０およびＲＡＭアレイ１
２２が構成されると、データがＣＡＭセルビット（図示
せず）に記憶され、各々可能な論理アドレスに対応する
変換アドレスを表わす。ＣＡＭアレイ１２０内の各行１
２１は、１つの論理アドレスを表わし、複数の一致線１
５４の１本を介して、ＲＡＭアレイ１２２内の対応する
行１２３に接続される。動作の間、バス８０を通じて転
送された変換されるべき論理アドレスは、一致を得るた
めに、ＣＡＭアレイ１２０の各行において可能な論理ア
ドレスと比較される。一致が見出されたなら、複数の一
致線１５４の内行１２１に対応する１本がアサートさ
れ、他の一致しない行の一致線１５４は全てアサートさ
れない。次に、自己タイミング行１５０は、ＣＡＭアレ
イ行１２１の全てにおいて一致判定機能が完了したこと
を示すイネーブル信号１５２を供給する。複数の一致線
１５４の１本およびイネーブル信号１５２が双方ともア
サートされると、複数のＲＡＭアレイ・ワード線駆動部
１５２の１つが、ＲＡＭアレイ１２２内の適切な行を選
択する。

【００２７】図７および図６、ならびに以下の記載で
は、ＣＡＭアレイ１２０は、いかにしてバス８０を通じ
て供給された論理アドレスを、ＣＡＭアレイ１２０に記
憶されている可能な論理アドレスと比較し、一致を見出
すかについて説明する。既に説明したように、ＣＡＭア
レイ１２０内の各行１２１は、複数のＣＡＭセル・ビッ
トと有効ビットとを含む。図６は、ＣＡＭセル・ビット
回路２００を示す。このＣＡＭセル・ビット回路２００
は、バス８０を通じて供給された入力論理アドレスの１
ビットを、記憶されている可能な論理アドレスと比較す
るために用いられる。図７は有効ビット回路１２８を示
す。有効ビット回路１２８は、一致判定機能の実行中
に、その左側のＣＡＭセル・ビットにアクセスすべきか
否かを判断するために用いられる。

【００２８】ＣＡＭセルビットおよび有効ビットの双方
は、スタティック・メモリ・セル２０２，２５２をそれ
ぞれ含んでいる。図６および図７に示す実施例は、６つ
のトランジスタ型スタティックＲＡＭメモリ・セル（６
ＴＳＲＡＭ）を含んでいる。当業者は、図６の素子２０
４，２０６，２０８，２１０および図７の素子２５４，
２５６，２５８，２６０を、６ＴＳＲＡＭメモリ・セル
として認識しよう。しかしながら、他の実施例も可能で
あることを注記しておく。これらのメモリ・セル２０
２，２５２は、可能な論理アドレスのビットおよび有効
ビット値を記憶する。バス８０を通じて転送される入力
論理アドレスはこれらと比較される。

【００２９】ＣＡＭビット回路２００は、メモリ・セル
２０２に記憶されている値と、ビット線ｂ，２１４およ
び反転ビット線反転ｂ，２１６上の論理アドレスビット
値との間で、排他的論理和(EXCLUSIVE-OR)を実行するた
めの回路２１２も含む。

【００３０】一致機能を開始する前に、一致線２２０は
アサートされる。一致線２２０は、図５の複数の一致線
１５４の１本の一部を形成する。排他的論理和回路１２
１が、ビット線２１４，２１６上の値とメモリ・セル２
０２に記憶されている値との間の一致を指示した場合、
トランジスタ２２２は導通されず、一致線２２０はアサ
ートされたままとなる。しかしながら、排他的論理和回
路２１２が不一致と判定した場合、トランジスタ２２２
は導通され、vgnd ２２４線の値を用いて、一致線２２
０が非アサート状態に切り換えられる。vgnd２２４線の
値は、図７の有効ビット１２８内のトランジスタ２６８
を用いて、基準接地値に引き下げられる。有効ビットが
アサートされた、図５のＣＡＭセル群１２６内のビット
のいずれかが不一致を示した場合、複数の一致線１５４
の内当該ビットが含まれている行に対応する１本が非ア
サート状態に切り換えられる。

【００３１】しかしながら、ＣＡＭセル群１２６に対す
る有効ビット１２８がアサートされない場合、ＣＡＭセ
ル群１２６内のＣＡＭアレイ１２０の複数のＣＡＭセル
ビットの中の一致線２２０は、ＲＡＭアレイ１２２をア
クセスするために用いられる複数の一致線１５４の残り
の部分から分離される。有効ビット１２８がアサートさ
れていない場合（この場合、論理低値即ち「０」）、ト
ランジスタ２６２は有効ビット１２８の左側の一致線２
２０の部分を分離することができる。こうして、有効ビ
ット１２８は、バス８０を通じて転送された論理アドレ
スと、ビット線２１４，２１６を通じてＣＡＭアレイ１
２０に転送された論理アドレスとの一致判定(matching)
に用いられる、ＣＡＭアレイ行１２１（図５に示す）の
一部を制御する。有効ビット１２８がアサートされてい
ない場合、この有効ビットの左側の複数のＣＡＭセル・
ビット内の全情報は、バス８０を通じて転送される論理
アドレスと比較されない。一方、有効ビット１２８がア
サートされている場合、有効ビットの左側の複数のＣＡ
Ｍセル・ビットは、有効ビットがアサート状態から非ア
サート状態に切り換えられその左側の複数のＣＡＭセル
・ビットを分離するまで、一致判定機能に含まれる。分
離されたＣＡＭセル・ビットは、ＣＡＭアレイ行１２１
の「ドントケア」領域内にある。

【００３２】有効ビット１２８がアサートされていない
場合、ｐ入力線１６６上の値とは無関係に、ＮＡＮＤ
ゲート２６４の出力はアサートされない。ＮＡＮＤゲー
ト２６４の出力がアサートされると、トランジスタ２６
８が導通するので、vgnd信号２２４を基準接地電圧に引
き下げることができる。図６を参照して、ＣＡＭセル・
ビット２００のＣＡＭビット・メモリ・セル内に記憶さ
れている値とビット線ｂ，２１４の値との間に一致が得
られない場合、一致線２２０の「ドントケア」領域は、
vgnd信号２２４を通じて、基準接地電圧に引き下げられ
る。ＣＡＭセルビット２００のＣＡＭビット・メモリ・
セル２０２内に記憶されている値とビット線ｂ，２１４
の値との間に一致が得られた場合、一致線２２０の「ド
ントケア」領域は基準接地電圧に引き下げられないが、
トランジスタ２６２がその左側の一致線２２０を効果的
に分離するので、有効ビット１２８の右側の一致線２２
０の値には影響を与えない。有効ビットがアサートされ
ないと、トランジスタ２７０は非導通状態を維持し、ト
ランジスタ２６８は導通状態を維持するので、不一致が
生じたとき「ドントケア」領域では電力は消費されな
い。

【００３３】有効ビットがアサートされると（本発明の
この実施例では、論理高値即ち「１」）、出力ＮＡＮＤ
ゲート２６４は、ｐ入力線２６６の値によって決定され
る。ｐ入力線２６６がアサートされると、一致線２２０
はトランジスタ２７０を通じて供給電圧VDDにプリチャ
ージ(precharge)され、一方トランジスタ２６８は非導
通状態を維持する。トランジスタ２７０は、図６に示す
ＣＡＭビット・セル２００のトランジスタを通じて、vg
nd信号２２４もVDD-Vtにプリチャージする。Vtは、ｎ−
チャネル・トランジスタのスレシホールド電圧である。
ｐ入力線２６６がアサートされないと、vgnd信号２２４
は、トランジスタ２６８によって、論理低値に引き下げ
られる。不一致がＣＡＭビット２００において判定され
た場合、一致線２２０も、トランジスタ２２２を用い
て、論理低値に引き下げられる。すると、トランジスタ
２６２によって有効ビット１２８の右側の一致線が論理
低値に引き下げられる。一致が生じると、アサートされ
た有効ビットの左側の複数のＣＡＭセル・ビット２００
の各々のトランジスタによって、一致線２２０は論理低
値に引き下げられない。ＣＡＭアレイ１２０内の複数の
有効ビット全てに対して、複数の一致線１５４の１本が
基準接地電圧に引き下げられない場合、複数の一致線１
５４の内ＣＡＭアレイ１２０の行に対応するこの１本が
アサートされたままとなり、バス８０を通じて転送され
た論理アドレスと一致したことを示す。しかしながら、
ＣＡＭセル・ビット２００のいずれかが複数の一致線１
５４の１本を論理低値に引き下げた場合、（図６の）ト
ランジスタ２６２が導通しアサートされた有効ビット１
２８が当該ＣＡＭビット２００を制御しているならば、
複数の一致線１５４の内対応する１本が論理低値に引き
下げられる。ＣＡＭセル・ビットの内１ビットが一致線
を論理低値に引き下げたときでも、ＣＡＭアレイ１２０
の当該行１２１に対する全体的な不一致が生じる。

【００３４】図６および図７に示す回路における一致線
は、VDD-VTにプリチャージしておき、一致線に関連する
論理レベル遷移によって消費される電力量を制限するこ
とができる。本発明を実施するためには、他のトランジ
スタ構成も可能であることは、当業者には認められよ
う。

【００３５】また、従来技術のＣＡＭセルでは、一致線
をプリチャージしつつ、各一致判定動作の前にビット線
ｂおよび反転ｂをVDDと接地との間で変化させる必要が
あるのに対して、ＣＡＭセル・ビット２００は電力消費
に関しても有利である。ＣＡＭセル・ビット２００にお
ける一致判定は、ビット線がVDD-Vtと接地との間で遷移
するように、vgnd信号２２４によって制御される。した
がって、消費電力が低減される。電圧の変動幅(swing)
が狭いことに加えて、従来技術のＣＡＭセル・ビットの
データ線上よりもvgnd信号２２４の方が負荷が少ないの
で、消費電力は少なくなる。また、ＣＡＭアレイ１２０
に供給される論理アドレス・ビットは変化する可能性が
ないので、ＣＡＭセル・ビットによっても電力消費を節
約することができる。このように、ビット線２１４，２
１６は、ＣＡＭセル・ビット２００に対して静的に駆動
されるので、消費電力は非常に少ない。

【００３６】加えて、ＣＡＭアレイ行１２１の「ドント
ケア」領域／範囲内の一致線２２０は、一致線２２０の
アクティブな部分の電力消費や負荷(loading)の負担に
は寄与しない。したがって、複数のページ・サイズのア
ドレス変換をより少ない有効ビットをアサートすること
に行っているため、アサートする有効ビット数がこれよ
りも多いページ・サイズのアドレス変換よりも、消費電
力が少なくて済む。

【００３７】更に、ＣＡＭアレイ１２０とＲＡＭアレイ
１２２では、論理アドレスが変換アドレスと一致したと
仮定する。変換アドレスは、バス９０を通じて、図５の
マルチプレクサ(MUX)に１４０転送される。ＭＵＸ１４
０では、ＲＡＭアレイ１２２のページ・サイズ・レジス
タ１６０からのページ・サイズ・データが供給され、バ
ス８０を通じて転送された論理アドレスが、バス９０に
よって供給された変換アドレスと比較される。ＲＡＭア
レイ１２２は、特定の物理位置にセーブされているメモ
リの属性に関する属性ビット１６４も含む。特定の変換
アドレスに対応する属性ビット内の情報も、ＭＵＸ１４
０に送られる。図５に示したＲＡＭアレイ１２２はサイ
ズ属性および変換アドレス部のための列を別個に示す
が、アレイ内のこの情報の分配が行毎に一貫性がある限
り、ＲＡＭアレイ内の１行１２３におけるこの情報の順
序は重要ではない。加えて、図５ではサイズ・データが
直接ＭＵＸ１４０に転送されるものとして示されている
が、本発明の実施例によっては、ＭＵＸ１４０によって
受信される前に、サイズ・データ用のデコーダを追加す
ることも可能である。

【００３８】図８ないし図１１は、ＭＵＸ１４０によっ
て出力される物理アドレス１００の構成例を３通り示す
ものである。これらの図を、図５の右側に示した素子と
合わせて検討する。各例では、その中に含まれる変換ア
ドレス値３００および論理アドレス成分の組み合わせが
異なっている。この場合も、右側がデータの最上位ビッ
トであり、左側が最下位ビットである。論理アドレス成
分３０２と変換アドレス成分３００との組み合わせは、
図５のＭＵＸ１４０によって決定される。バス８０を通
じて転送されＭＵＸ１４０を通過する論理アドレスで構
成される物理アドレス１００の量、およびバス９０を通
じて転送される変換アドレスで構成される物理アドレス
１００の量は、ＲＡＭアレイ１２２内のページ・サイズ
・レジスタ１６０に記憶されているページ・サイズによ
って決定される。図８ないし図１１は、本発明のこの実
施例において構成可能な４種類の異なるページ・サイズ
を示す。ページ・サイズが大きければ、より多くの論理
アドレスが物理アドレスの中にコピーされる。例えば、
図１０を参照されたい。図１１は、論理アドレス全体が
物理アドレスに渡されたときの識別動作の結果を示す。
ページ・サイズが小さければ、物理アドレスにコピーさ
れる論理アドレスは少なくなる。例えば、図８を参照さ
れたい。

【００３９】尚、信号、ステータス・ビット、または同
様の装置(apparatus)をその論理真または論理虚の状態
にすることを意味する場合、「アサート」および「非ア
サート」という用語をそれぞれ用いた。論理正状態がデ
ジタル論理レベル１の場合、論理虚状態はデジタル論理
レベル０となる。また、論理正状態がデジタル論理レベ
ル０の場合、論理虚状態はデジタル論理レベル１とな
る。図示した回路ではある極性即ち値を想定している
が、この想定は好適実施例にのみ適用されるものであ
り、本発明の可能な実施例全てに適用される訳ではな
い。

【００４０】以上変換ルックアサイド・バッファに関連
して本発明を例示したが、本発明はアドレス変換以外の
動作にも使用可能である。したがって、本発明はここで
例示した特定形態に限定されるのではなく、本発明の精
神および範囲から逸脱しない全ての変更は特許請求の範
囲に含まれることを意図することは理解されよう。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理システムを
示すブロック図。

【図２】本発明の一実施例による、図１のデータ・メモ
リ部を示すブロック図。

【図３】本発明の一実施例による、図１の命令メモリ部
を示すブロック図。

【図４】本発明の一実施例による、図３のメモリ管理部
（ＭＭＵ）６２の一部と同一の、図２のメモリ管理部
（ＭＭＵ）５２の一部を示すブロック図。

【図５】本発明の一実施例による、図４の変換ルックア
サイド・バッファ(TLB)７０を示すブロック図。

【図６】本発明の一実施例による単一のＣＡＭセル・ビ
ット（２００）を示す回路図。

【図７】本発明の一実施例による、単一の有効ビット
（１２８）を示す回路図。

【図８】本発明によって発生される物理アドレスの構成
を示す図。

【図９】本発明によって発生される物理アドレスの構成
を示す図。

【図１０】本発明によって発生される物理アドレスの構
成を示す図。

【図１１】本発明によって発生される物理アドレスの構
成を示す図。

【符号の説明】

１０データ処理システム１２〜１４処理部２０，２２，２８，２９バス３０データ部３２データ・メモリ部３４レジスタ・ファイル３６命令部３８目標命令キャッシュ４０命令メモリ部５２メモリ管理部回路５４タグ回路５６データ・キャッシュ回路６２メモリ管理部回路６４タグ回路６６命令キャッシュ回路７０変換監視バッファ１２０内容アドレス可能メモリ・アレイ１２２ＲＡＭアレイ１２８，１３０，１３２有効ビット１２６，１３４，１３５ＣＡＭセル群１３６デコーダ１４０マルチプレクサ１５４，２２０一致線１６０ページ・サイズ・レジスタ１６２ワード線駆動部２０４，２０６，２０８，２１０，２０２，２５２，２
５４，２５６，２５８，２６０スタティック・メモリ
・セル２１２排他的論理和回路２６２，２６８，２７０トランジスタ２６４ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】データ処理装置（１０）であって：複数の
論理アドレス値と複数の制御値とを通信するインターフ
ェース手段（２４）；ならびに前記インターフェース手
段に結合され、前記論理アドレス値と前記制御値とを受
信するメモリ（１２０）であって：前記インターフェー
ス手段に結合され前記論理アドレス値を受信する複数の
メモリ・セル（１２６）であって、該メモリ・セルの各
々は記憶されたアドレスの１ビットを記憶する複数のメ
モリ・セル・ビットで構成され、各ビットに対して、前
記記憶されたアドレス値の１ビットを論理アドレス値の
所定ビットと選択的に比較可能にする、前記複数のメモ
リ・セル（１２６）；および前記インターフェース手段
に結合され第１制御値を記憶し、前記複数のメモリ・セ
ルの第１部分と前記複数のメモリ・セルの第２部分との
間に結合された第１有効ビット（１２８）であって、こ
れにより前記複数のメモリ・セルの第１部分の各々を選
択的にイネーブルし、その中に記憶されているビットを
前記論理アドレス値の所定ビットと比較する、前記第１
有効ビット（１２８）；から成る前記メモリ（１２
０）；から成ることを特徴とするデータ処理装置（１
０）。
【請求項２】データ処理装置（１０）であって：複数の
論理アドレス値と複数の制御値とを通信するインターフ
ェース手段（２４）；および前記インターフェース手段
に結合され、前記論理アドレス値と前記制御値とを受信
するメモリ（１２０）であって：前記インターフェース
手段に結合され前記論理アドレス値を受信する複数のメ
モリ・セル（１２６）であって、該メモリ・セルの各々
は記憶されたアドレスの１ビットを記憶する複数のメモ
リ・セル・ビットで構成され、各ビットに対して、前記
記憶されたアドレス値の１ビットを論理アドレス値の所
定ビットと選択的に比較可能にする、前記複数のメモリ
・セル（１２６）；および前記インターフェース手段に
結合され前記複数の制御値を記憶し、少なくとも１つの
メモリ・セルに結合された、複数の有効ビット（１２
８，１３０，１３２）であって、各々が結合されている
メモリ・セル内の各メモリ・セル・ビットを選択的にイ
ネーブルすることができる前記複数の有効ビット（１２
８，１３０，１３２）；から成る前記メモリ（１２
０）；から成ることを特徴とするデータ処理装置（１
０）。
【請求項３】ルックアサイド・バッファ（７０）であっ
て：論理アドレスと制御値とを通信するインターフェー
ス手段（５２，４０）；ならびに前記インターフェース
手段に結合されたＣＡＭアレイ（１２０）であって：複
数のＣＡＭセル行（１２１）；可能なアドレス値を記憶
し、それを論理アドレス値と比較可能な複数のＣＡＭセ
ル・ビット（１２６）で構成される行当たり少なくとも
２つのＣＡＭセル；前記行内の各ＣＡＭセル・ビットに
結合された各行に対する導電線；少なくとも一方の側で
前記ＣＡＭセルとインターフェース手段とに結合され、
更に前記導電線に接続された複数の有効ビット（１２
８）であって、第２の側のＣＡＭセル・ビットの少なく
とも第１の側のＣＡＭセルを、選択的に分離可能にする
前記有効ビット；変換アドレスを記憶するための複数の
ＲＡＭセル・ビットから成り、前記ＣＡＭアレイの各行
に対する前記導電線に結合されたＲＡＭアレイ（１２
２）；および前記インターフェース手段と前記ＲＡＭア
レイとに接続され、前記論理アドレスを前記制御値およ
び変換アドレスと多重化し、物理アドレスを発生する多
重化手段（１００）；から成る前記ＣＡＭアレイ（１２
０）；から成ることを特徴とするルックアサイド・バッ
ファ（７０）。