JPH08236614A - Fabrication of semiconductor device - Google Patents
Fabrication of semiconductor deviceInfo
- Publication number
- JPH08236614A JPH08236614A JP3843595A JP3843595A JPH08236614A JP H08236614 A JPH08236614 A JP H08236614A JP 3843595 A JP3843595 A JP 3843595A JP 3843595 A JP3843595 A JP 3843595A JP H08236614 A JPH08236614 A JP H08236614A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- impurities
- groove
- layer
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置、特に半導
体集積回路装置における個々の素子間を分離するための
埋め込み型素子分離溝の形成方法を改良した半導体装置
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which a method for forming a buried element isolation groove for isolating individual elements in a semiconductor integrated circuit device is improved.
【０００２】[0002]
【従来の技術】半導体集積回路装置において、素子間を
分離する方法として種々のものが提案されており、従来
では例えば図６に示すような方法が良く知られている。
この方法は、図６（ａ）に示すように、シリコン半導体
基板３０に溝３１を形成した後、図６（ｂ）に示すよう
に、溝内壁に絶縁膜３２を堆積させ、さらに、図６
（ｃ）に示すように、溝内部を埋め込み部材３３で埋設
して表面を平坦化するものである。ここで、上記埋め込
み部材３３としてはシリコン半導体基板の熱膨脹係数を
考慮して多結晶シリコンが多く用いられている。2. Description of the Related Art Various methods have been proposed for isolating elements in a semiconductor integrated circuit device, and conventionally, for example, a method shown in FIG. 6 is well known.
In this method, as shown in FIG. 6A, a groove 31 is formed in a silicon semiconductor substrate 30, and then an insulating film 32 is deposited on the inner wall of the groove as shown in FIG.
As shown in (c), the inside of the groove is filled with a filling member 33 to flatten the surface. Here, polycrystalline silicon is often used as the filling member 33 in consideration of the thermal expansion coefficient of the silicon semiconductor substrate.
【０００３】また、埋め込み部材に多結晶シリコンを用
いる例として、特開平２−１２６６５０号公報に開示さ
れた方法が知られている。さらに、埋め込み部材の多結
晶シリコンのシート抵抗を下げてシールド層として用
い、溝によって分離された素子間の電気的干渉を低減さ
せる方法も提案されている。Further, as an example of using polycrystalline silicon for the burying member, a method disclosed in Japanese Patent Laid-Open No. 126650/1990 is known. Furthermore, a method has also been proposed in which the sheet resistance of the polycrystalline silicon of the burying member is reduced and used as a shield layer to reduce the electrical interference between the elements separated by the groove.
【０００４】また、埋め込み部材である多結晶シリコン
のシート抵抗を下げるためには、不純物が添加された多
結晶シリコンを堆積させることが良く行われている。こ
の方法では、シート抵抗の低い多結晶シリコンを埋め込
み部材として用いることができるので、埋め込み部材を
そのままシールド層として用いることが可能である。し
かし、不純物が添加された多結晶シリコンの堆積レート
は、不純物が添加されていない通常の多結晶シリコンの
堆積レートと比べて小さく、実際に溝を埋め込むには多
くの時間が必要になるという問題が生じる。Further, in order to reduce the sheet resistance of polycrystalline silicon which is a filling member, it is often practiced to deposit impurity-doped polycrystalline silicon. In this method, since polycrystalline silicon having a low sheet resistance can be used as the burying member, the burying member can be used as it is as the shield layer. However, the deposition rate of doped polycrystalline silicon is smaller than the deposition rate of normal polycrystalline silicon that is not doped, and it takes a lot of time to actually fill the trench. Occurs.
【０００５】また、不純物が添加された多結晶シリコン
をシールド層として用いる場合、そのシート抵抗の制御
が難しく、実際にシールド層を安定に形成するには困難
さが伴うという問題が生じる。Further, when polycrystalline silicon added with impurities is used as the shield layer, it is difficult to control the sheet resistance, and it is difficult to actually form the shield layer in a stable manner.
【０００６】さらに、埋め込み部材である多結晶シリコ
ンのシート抵抗を下げるための別の方法として、溝に埋
め込んだ多結晶シリコンの上部からイオン注入を行うも
のがある。しかし、この方法では、溝が深い場合、例え
ば深さ１０μｍをこえるような場合、多結晶シリコンの
シート抵抗を均一に下げるためには、不純物を溝の深さ
だけ拡散させなければならない。この拡散に要する熱処
理時間Ｔは、拡散係数Ｄと拡散深さＸｊに対して Ｔ（ｈｏｕｒ）＝Ｘｊ（μｍ）／Ｄ（μｍ2 ・ｈｏｕｒ
-1） の関係があり、一義的に決定される。Further, as another method for reducing the sheet resistance of polycrystalline silicon which is a filling member, there is a method of performing ion implantation from the upper portion of the polycrystalline silicon embedded in the groove. However, in this method, when the groove is deep, for example, when the depth exceeds 10 μm, in order to uniformly reduce the sheet resistance of the polycrystalline silicon, the impurities must be diffused by the depth of the groove. The heat treatment time T required for this diffusion is T (hour) = Xj (μm) / D (μm 2 · hour) with respect to the diffusion coefficient D and the diffusion depth Xj.
-1 ), and it is decided uniquely.
【０００７】通常、シリコン半導体基板で用いられる不
純物として最も拡散が速いリンにおいて、拡散温度１１
５０℃で拡散係数は１０-2〜１０-1（μｍ2 ・ｈｏｕｒ
-1）なので、拡散深さ１０μｍを得るには平均温度１１
５０℃で１０時間から１００時間の熱処理が必要とな
る。従って、この方法においても、シート抵抗が均一に
低い多結晶シリコンを形成するのに多くの時間を必要と
するという問題が生じる。Generally, in phosphorus, which is the fastest impurity used as an impurity in a silicon semiconductor substrate, a diffusion temperature of 11
At 50 ° C, the diffusion coefficient is 10 -2 to 10 -1 (μm 2 · hour
-1 ), so to obtain a diffusion depth of 10 μm, an average temperature of 11
Heat treatment at 50 ° C. for 10 to 100 hours is required. Therefore, even in this method, there is a problem that it takes a lot of time to form polycrystalline silicon having a uniformly low sheet resistance.
【０００８】[0008]
【発明が解決しようとする課題】このように、低シート
抵抗の多結晶シリコンを溝内に埋め込んで素子分離を行
い、シールド層として用いる場合に、従来方法では、シ
ールド層を安定に形成するのは困難であり、また、シー
ト抵抗が均一に低い多結晶シリコンを形成するのに多く
の時間が必要になるという問題がある。As described above, when polycrystalline silicon having a low sheet resistance is embedded in the groove to perform element isolation and it is used as a shield layer, the conventional method can form the shield layer stably. However, it takes a lot of time to form polycrystalline silicon having a low sheet resistance.
【０００９】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、素子分離のために溝内を多結晶シ
リコンで埋め込む際に、多結晶シリコンと不純物の導入
とを交互に行うことで、シート抵抗の低い多結晶シリコ
ンを安定して形成することができ、かつこの多結晶シリ
コンの形成時間を短縮できる半導体装置の製造方法を提
供することにある。The present invention has been made in view of the above problems, and an object thereof is to alternately insert polycrystalline silicon and impurities when filling the trench with polycrystalline silicon for element isolation. Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device, which can stably form polycrystalline silicon having a low sheet resistance and can shorten the time required to form the polycrystalline silicon.
【００１０】[0010]
【課題を解決するための手段】請求項１に係る発明は、
半導体基板を選択的に除去してこの基板に溝を形成する
工程と、この溝の内面を含む上記基板上に絶縁膜を形成
する工程と、多結晶シリコンの堆積と不純物の導入を交
互に行うことにより上記溝を埋め込む工程と、熱処理に
より上記不純物を上記多結晶シリコンに拡散させる工程
とを具備したことを特徴とする。The invention according to claim 1 is
The step of selectively removing the semiconductor substrate to form a groove in the substrate, the step of forming an insulating film on the substrate including the inner surface of the groove, and the deposition of polycrystalline silicon and the introduction of impurities are alternately performed. Thus, a step of filling the groove and a step of diffusing the impurities into the polycrystalline silicon by heat treatment are provided.
【００１１】請求項２に係る発明は、前記の不純物の導
入が、不純物を含むガラス層を形成してそれを拡散源と
する固相拡散によって行われることを特徴とする。請求
項３に係る発明は、前記の不純物の導入が、不純物をガ
スとして流す気相拡散によって行われることを特徴とす
る。The invention according to claim 2 is characterized in that the introduction of the impurities is carried out by solid phase diffusion using a glass layer containing the impurities as a diffusion source. The invention according to claim 3 is characterized in that the introduction of the impurities is performed by vapor phase diffusion in which the impurities are caused to flow as a gas.
【００１２】請求項４に係る発明は、前記の不純物の導
入が、イオン注入によって行われることを特徴とする。
請求項５に係る発明は、前記の不純物の導入が、不純物
が添加された多結晶シリコンの堆積によって行われるこ
とを特徴とする。The invention according to claim 4 is characterized in that the introduction of the impurities is performed by ion implantation.
The invention according to claim 5 is characterized in that the introduction of the impurities is performed by depositing polycrystalline silicon to which the impurities are added.
【００１３】[0013]
【作用】請求項１に係る発明は、溝が形成され、絶縁膜
が堆積された基板に対して、多結晶シリコンの堆積と不
純物の導入を交互に行って溝を埋め込んだ後に熱処理に
より不純物を多結晶シリコンに拡散させることを特徴と
している。このような方法によれば、半導体基板に半導
体素子を形成する際の熱処理により、導入された不純物
が多結晶シリコンに拡散して、多結晶シリコンのシート
抵抗が低くなる。これにより、シート抵抗の低い多結晶
シリコンをシールド層とした用い、溝によって分離され
た素子間の電気的干渉が低減される。According to the first aspect of the invention, polycrystalline silicon is deposited and impurities are alternately introduced into a substrate in which a groove is formed and an insulating film is deposited to fill the groove, and then heat treatment is performed to remove the impurity. It is characterized by being diffused in polycrystalline silicon. According to such a method, the introduced impurities diffuse into the polycrystalline silicon due to the heat treatment for forming the semiconductor element on the semiconductor substrate, and the sheet resistance of the polycrystalline silicon becomes low. As a result, the use of polycrystalline silicon having a low sheet resistance as the shield layer reduces the electrical interference between the elements separated by the groove.
【００１４】請求項２に係る発明は、請求項１に係る発
明における不純物の導入工程を、不純物を含むガラス層
を形成し、それを拡散源とする固相拡散によって行うこ
とにより、多結晶シリコンの低シート抵抗化が実現され
る。また、不純物の導入を不純物を含むガラス層により
行うので、不純物添加された多結晶シリコンの堆積の場
合よりも安定してシールド層を形成することができる。
さらに、多結晶シリコンの堆積レートは、不純物添加さ
れた多結晶シリコンの堆積レートよりも大きいので、溝
を埋め込む工程に費やされる時間を短縮することが可能
になる。According to a second aspect of the present invention, polycrystalline silicon is obtained by performing the step of introducing impurities in the first aspect of the invention by solid phase diffusion using a glass layer containing impurities as a diffusion source. A low sheet resistance is realized. Further, since the introduction of the impurities is carried out by the glass layer containing the impurities, the shield layer can be formed more stably than in the case of depositing the doped polycrystalline silicon.
Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, it is possible to reduce the time spent in the step of filling the trench.
【００１５】請求項３に係る発明は、請求項１に係る発
明における不純物の導入工程を、不純物をガスとして流
す気相拡散によって行うことにより、多結晶シリコンの
低シート抵抗化が実現される。不純物をガスとして流す
気相拡散によって行うので、不純物添加された多結晶シ
リコンの堆積よりも安定してシールド層を形成すること
ができる。さらに、多結晶シリコンの堆積レートは、不
純物添加された多結晶シリコンの堆積レートよりも大き
いので、溝を埋め込む工程に費やされる時間を短縮する
ことが可能になる。In the invention according to claim 3, the step of introducing the impurity in the invention according to claim 1 is performed by vapor phase diffusion in which the impurity is flown as a gas, whereby a low sheet resistance of the polycrystalline silicon is realized. Since it is performed by vapor-phase diffusion in which impurities are caused to flow as a gas, the shield layer can be formed more stably than the deposition of impurity-doped polycrystalline silicon. Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, it is possible to reduce the time spent in the step of filling the trench.
【００１６】請求項４に係る発明は、請求項１に係る発
明における不純物の導入工程を、イオン注入によって行
うことにより、多結晶シリコンの低シート抵抗化が実現
される。イオン注入によって行うので、不純物添加され
た多結晶シリコンの堆積よりも安定してシールド層を形
成することができる。さらに、多結晶シリコンの堆積レ
ートは、不純物添加された多結晶シリコンの堆積レート
よりも大きいので、溝を埋め込む工程に費やされる時間
を短縮することが可能になる。According to a fourth aspect of the present invention, the step of introducing the impurities in the first aspect of the invention is performed by ion implantation, so that the sheet resistance of the polycrystalline silicon can be reduced. Since the ion implantation is performed, the shield layer can be formed more stably than the deposition of impurity-doped polycrystalline silicon. Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, it is possible to reduce the time spent in the step of filling the trench.
【００１７】請求項５に係る発明は、請求項１に係る発
明における不純物の導入工程を、不純物が添加された多
結晶シリコンの堆積によって行うことにより、多結晶シ
リコンの低シート抵抗化が実現される。本発明によれ
ば、多結晶シリコンの堆積と不純物が添加された多結晶
シリコンの堆積を、ガス成分の変更のみで交互に行うこ
とができるため、１つの工程で溝を埋め込むことが達成
される。従って、請求項２ないし４に係る各発明の場合
よりも溝を埋め込む工程に要する時間を短縮することが
できる。According to a fifth aspect of the invention, the step of introducing the impurities in the first aspect of the invention is performed by depositing polycrystalline silicon to which impurities have been added, whereby a low sheet resistance of the polycrystalline silicon is realized. It According to the present invention, the deposition of polycrystalline silicon and the deposition of doped polycrystalline silicon can be alternately performed only by changing the gas component, so that the trench can be filled in one step. . Therefore, the time required for the step of filling the groove can be shortened as compared with the case of the inventions according to claims 2 to 4.
【００１８】[0018]
【実施例】以下図面を参照して本発明を実施例により説
明する。図１は本発明の第１実施例に係る半導体装置の
製造方法を工程順に示す断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. 1A to 1D are cross-sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【００１９】まず、シリコン半導体基板１０をエッチン
グしてこの基板の素子分離領域に対応した位置に溝１１
を形成し、続いて熱酸化法等により上記溝１１の内面を
含む基板上全面に絶縁膜１２を堆積して図１（ａ）に示
すような断面構造を得る。次に、図１（ｂ）に示すよう
に、例えばＣＶＤ法等により全面に多結晶シリコン層１
３を堆積形成する。このときの多結晶シリコン層１３
は、溝１１の埋め込みが達成されない程度の膜厚に止め
ておく。次に図１（ｃ）に示すように、全面に不純物を
含むガラス層１４を堆積形成する。この場合、ガラス層
１４として例えばシリコン酸化膜が使用され、不純物と
しては例えばリン、ボロン、ヒ素等が使用される。ま
た、このガラス層１４も、上記溝１１の埋め込みが達成
されない程度の膜厚に止めておく。次に図１（ｄ）に示
すように、ＣＶＤ法等により全面に多結晶シリコン層１
５を堆積形成して、溝１１の埋め込みを完了する。この
後は、基板表面に堆積された多結晶シリコン層、ガラス
層及び絶縁膜を、研磨やエッチング等の方法により除去
した上で、この基板の素子領域に対応した位置に半導体
素子を形成する。この半導体素子の形成工程では、基板
内に不純物を導入するための熱処理工程を含むため、こ
の熱処理工程時に、不純物を含む前記ガラス層１４から
不純物が拡散し、この結果、溝に埋め込まれた多結晶シ
リコン層全体のシート抵抗が下がり、これらをシールド
層として用いることができる。First, the silicon semiconductor substrate 10 is etched to form a groove 11 at a position corresponding to an element isolation region of this substrate.
Then, an insulating film 12 is deposited on the entire surface of the substrate including the inner surface of the groove 11 by a thermal oxidation method or the like to obtain a sectional structure as shown in FIG. Next, as shown in FIG. 1B, the polycrystalline silicon layer 1 is formed on the entire surface by, eg, CVD method.
3 is deposited and formed. Polycrystalline silicon layer 13 at this time
Is limited to such a thickness that the filling of the groove 11 is not achieved. Next, as shown in FIG. 1C, a glass layer 14 containing impurities is deposited and formed on the entire surface. In this case, for example, a silicon oxide film is used as the glass layer 14, and phosphorus, boron, arsenic, or the like is used as impurities. Further, the thickness of the glass layer 14 is also limited to such a degree that the filling of the groove 11 is not achieved. Next, as shown in FIG. 1D, a polycrystalline silicon layer 1 is formed on the entire surface by a CVD method or the like.
5 is deposited to complete the filling of the groove 11. After that, the polycrystalline silicon layer, the glass layer and the insulating film deposited on the surface of the substrate are removed by a method such as polishing or etching, and then a semiconductor element is formed at a position corresponding to the element region of this substrate. Since the step of forming the semiconductor element includes a heat treatment step for introducing impurities into the substrate, impurities are diffused from the glass layer 14 containing impurities during the heat treatment step, and as a result, many impurities are buried in the groove. The sheet resistance of the entire crystalline silicon layer is reduced, and these can be used as a shield layer.
【００２０】また、不純物の導入を不純物を含むガラス
層１４により行うので、不純物添加された多結晶シリコ
ンの堆積の場合よりも安定してシールド層を形成するこ
とができる。さらに、多結晶シリコンの堆積レートは、
不純物添加された多結晶シリコンの堆積レートよりも大
きいので、溝を埋め込む工程に費やされる時間を大幅に
短縮することができる。Further, since the impurities are introduced by the glass layer 14 containing the impurities, the shield layer can be formed more stably than the case of depositing the impurity-doped polycrystalline silicon. Furthermore, the deposition rate of polycrystalline silicon is
Since it is higher than the deposition rate of doped polycrystalline silicon, the time spent in the step of filling the trench can be greatly reduced.
【００２１】なお、この第１実施例では、２回の多結晶
シリコン層の堆積とその間のガラス層の堆積によって溝
を埋め込む場合を説明したが、１回に堆積する多結晶シ
リコン層の膜厚を薄くすることにより、多結晶シリコン
層の堆積とガラス層の堆積を複数回繰り返して行うこと
により溝を埋め込むようにしても良い。またこの場合、
多結晶シリコン層の堆積とガラス層の堆積の順序は逆で
あっても良い。In the first embodiment, the case where the groove is filled by depositing the polycrystalline silicon layer twice and depositing the glass layer in between is explained, but the thickness of the polycrystalline silicon layer deposited once is described. The groove may be filled by thinning the layer to repeatedly deposit the polycrystalline silicon layer and the glass layer a plurality of times. Also in this case,
The order of depositing the polycrystalline silicon layer and the glass layer may be reversed.
【００２２】ところで、上記図１（ｄ）は熱処理工程が
終了した後の構造を示しており、溝１１内には不純物を
含むガラス層１４が残っているが、このガラス層１４を
残さずに除去することも可能である。By the way, FIG. 1 (d) shows the structure after the heat treatment process is completed. Although the glass layer 14 containing impurities remains in the groove 11, the glass layer 14 is not left. It is also possible to remove it.
【００２３】図２は第１実施例において残されたガラス
層１４を除去するようにした、本発明の第２実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
まず、前記第１実施例の図１（ａ）ないし（ｃ）の時と
同様の方法により、シリコン半導体基板１０をエッチン
グして溝１１を形成した後に絶縁膜１２を堆積し、続い
て、多結晶シリコン層１３を堆積形成し、さらに不純物
を含むガラス層１４を堆積形成して図２（ａ）に示すよ
うな断面構造を得る。次に、熱処理を行ってガラス層１
４に含まれる不純物を多結晶シリコン層１３に拡散させ
る。次にＨＦエッチング等の方法でガラス層１４を除去
し、図２（ｂ）に示すような断面構造を得る。次に全面
に多結晶シリコン層を堆積形成して、図２（ｃ）に示す
ように、溝１１の埋め込みを完了する。続いて、基板表
面に堆積された多結晶シリコン層、絶縁膜を研磨やエッ
チング等の方法により除去した上で、この基板の素子領
域に対応した位置に半導体素子を形成する。そして、こ
の時の熱処理工程時に、先に堆積され、不純物を含む多
結晶シリコン層１３から不純物を含まない多結晶シリコ
ン層に不純物が拡散し、この結果、溝に埋め込まれた多
結晶シリコン層１５全体のシート抵抗が下がり、これら
をシールド層として用いることができる。FIG. 2 is a cross-sectional view showing, in the order of steps, a method of manufacturing a semiconductor device according to a second embodiment of the present invention, in which the glass layer 14 left in the first embodiment is removed.
First, a silicon semiconductor substrate 10 is etched to form a groove 11 and then an insulating film 12 is deposited by a method similar to that of FIGS. 1A to 1C of the first embodiment. A crystalline silicon layer 13 is deposited and formed, and a glass layer 14 containing impurities is further deposited and formed to obtain a sectional structure as shown in FIG. Next, heat treatment is applied to the glass layer 1
The impurities contained in No. 4 are diffused into the polycrystalline silicon layer 13. Next, the glass layer 14 is removed by a method such as HF etching to obtain a sectional structure as shown in FIG. Next, a polycrystalline silicon layer is deposited and formed on the entire surface to complete the filling of the groove 11 as shown in FIG. Subsequently, the polycrystalline silicon layer and the insulating film deposited on the surface of the substrate are removed by a method such as polishing or etching, and then a semiconductor element is formed at a position corresponding to the element region of this substrate. Then, in the heat treatment step at this time, impurities are diffused from the polycrystalline silicon layer 13 containing impurities and containing no impurities into the polycrystalline silicon layer containing no impurities. As a result, the polycrystalline silicon layers 15 embedded in the trenches are formed. The overall sheet resistance is reduced, and these can be used as a shield layer.
【００２４】この実施例の場合にも、不純物の導入を不
純物を含むガラス層１４により行うので、不純物添加さ
れた多結晶シリコンの堆積の場合よりも安定してシール
ド層を形成することができる。さらに、多結晶シリコン
の堆積レートは、不純物添加された多結晶シリコンの堆
積レートよりも大きいので、溝を埋め込む工程に費やさ
れる時間を大幅に短縮することができる。Also in the case of this embodiment, since the impurity is introduced by the glass layer 14 containing the impurity, the shield layer can be formed more stably than the case of depositing the impurity-doped polycrystalline silicon. Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, the time spent in the step of filling the trench can be greatly reduced.
【００２５】また、この実施例の場合にも、多結晶シリ
コン層の堆積とガラス層の堆積を複数回繰り返して行
い、熱処理を行った後にそれぞれガラス層を除去して行
うことにより溝を埋め込むようにしても良い。Also in this embodiment, the groove is filled by repeating the deposition of the polycrystalline silicon layer and the deposition of the glass layer a plurality of times, and removing the glass layer after the heat treatment. You can
【００２６】図３は本発明の第３実施例に係る半導体装
置の製造方法を工程順に示す断面図である。なお、この
第３実施例は、第１のシリコン半導体基板上に絶縁膜を
介して設けられた第２のシリコン半導体基板に対し、素
子分離用の溝を形成し、そこに多結晶シリコンを埋め込
む場合に適用されるものである。このような場合でも、
シリコン半導体基板に溝を形成する場合と全く同様の方
法で、溝に埋め込まれた多結晶シリコン層のシート抵抗
を下げることができる。FIG. 3 is a sectional view showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of steps. In the third embodiment, an element isolation groove is formed in the second silicon semiconductor substrate provided on the first silicon semiconductor substrate via an insulating film, and polycrystalline silicon is embedded therein. This is the case. Even in this case,
The sheet resistance of the polycrystalline silicon layer embedded in the groove can be reduced by exactly the same method as in the case of forming the groove in the silicon semiconductor substrate.
【００２７】まず、第１のシリコン半導体基板２０上に
第１の絶縁膜２１を介して設けられた第２のシリコン半
導体基板２２をエッチングして、第２のシリコン半導体
基板２２の素子分離領域に対応した位置に第１の絶縁膜
２１に達する溝２３を形成する。続いて熱酸化法等によ
り上記溝２３の内面を含む全面に第２の絶縁膜２４を堆
積して図３（ａ）に示すような断面構造を得る。次に、
図３（ｂ）に示すように、例えばＣＶＤ法等により全面
に多結晶シリコン層２５を堆積形成する。このときの多
結晶シリコン層２５は、溝２３の埋め込みが達成されな
い程度の膜厚に止めておく。次に図３（ｃ）に示すよう
に、不純物を含むガスを流すことで、上記多結晶シリコ
ン層２５に対して不純物注入を行う。次に図３（ｄ）に
示すように、ＣＶＤ法等により全面に多結晶シリコン層
２６を堆積形成して、溝２３の埋め込みを完了する。こ
の後は、第２のシリコン半導体基板２２の表面に堆積さ
れた多結晶シリコン層及び第２の絶縁膜を、研磨やエッ
チング等の方法により除去した上で、この基板の素子領
域に対応した位置に半導体素子を形成する。この半導体
素子の形成工程では、基板内に不純物を導入するための
熱処理工程を含むため、この熱処理工程時に、予め不純
物が注入された多結晶シリコン層２５から、不純物を含
まない多結晶シリコン層に不純物が拡散し、この結果、
溝に埋め込まれた多結晶シリコン層２６全体としてのシ
ート抵抗が下がり、これらをシールド層として用いるこ
とができる。First, the second silicon semiconductor substrate 22 provided on the first silicon semiconductor substrate 20 with the first insulating film 21 interposed therebetween is etched to form an element isolation region of the second silicon semiconductor substrate 22. A groove 23 reaching the first insulating film 21 is formed at a corresponding position. Then, a second insulating film 24 is deposited on the entire surface including the inner surface of the groove 23 by a thermal oxidation method or the like to obtain a sectional structure as shown in FIG. next,
As shown in FIG. 3B, a polycrystalline silicon layer 25 is deposited and formed on the entire surface by, eg, CVD method. At this time, the thickness of the polycrystalline silicon layer 25 is kept to such an extent that the groove 23 cannot be filled. Next, as shown in FIG. 3C, impurities are implanted into the polycrystalline silicon layer 25 by flowing a gas containing impurities. Next, as shown in FIG. 3D, a polycrystalline silicon layer 26 is deposited and formed on the entire surface by a CVD method or the like to complete the filling of the groove 23. After that, the polycrystalline silicon layer and the second insulating film deposited on the surface of the second silicon semiconductor substrate 22 are removed by a method such as polishing or etching, and then the position corresponding to the element region of this substrate is obtained. A semiconductor element is formed on. Since the step of forming the semiconductor element includes a heat treatment step for introducing impurities into the substrate, during this heat treatment step, the polycrystalline silicon layer 25 into which impurities have been previously implanted is changed to a polycrystalline silicon layer containing no impurities. Impurities diffuse, which results in
The sheet resistance of the entire polycrystalline silicon layer 26 embedded in the groove is lowered, and these can be used as a shield layer.
【００２８】この実施例の場合には、不純物の導入を不
純物を含むガスを流すことで行うので、不純物添加され
た多結晶シリコンの堆積の場合よりも安定してシールド
層を形成することができる。さらに、多結晶シリコンの
堆積レートは、不純物添加された多結晶シリコンの堆積
レートよりも大きいので、溝を埋め込む工程に費やされ
る時間を大幅に短縮することができる。In the case of this embodiment, since the introduction of the impurities is carried out by flowing the gas containing the impurities, the shield layer can be formed more stably than in the case of the deposition of the impurity-doped polycrystalline silicon. . Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, the time spent in the step of filling the trench can be greatly reduced.
【００２９】なお、この第３実施例では、２回の多結晶
シリコン層の堆積によって溝を埋め込む場合を説明した
が、１回に堆積する多結晶シリコン層の膜厚を薄くする
ことにより、多結晶シリコン層の堆積と不純物注入とを
複数回繰り返して行うことにより溝を埋め込むようにし
ても良い。In the third embodiment, the case where the groove is filled by depositing the polycrystalline silicon layer twice has been described. However, by reducing the film thickness of the polycrystalline silicon layer deposited once, The groove may be filled by repeating the deposition of the crystalline silicon layer and the impurity implantation a plurality of times.
【００３０】図４は本発明の第４実施例に係る半導体装
置の製造方法を工程順に示す断面図である。まず、シリ
コン半導体基板１０をエッチングしてこの基板の素子分
離領域に対応した位置に溝１１を形成し、続いて熱酸化
法等により上記溝１１の内面を含む基板上全面に絶縁膜
１２を堆積して図４（ａ）に示すような断面構造を得
る。次に、図４（ｂ）に示すように、例えばＣＶＤ法等
により全面に多結晶シリコン層１３を堆積形成する。こ
のときの多結晶シリコン層１３は、溝１１の埋め込みが
達成されない程度の膜厚に止めておく。次に上記多結晶
シリコン層１３に対してイオン注入により不純物の導入
を行う。この時、溝内にできるだけ均一に不純物が導入
されるように、図４（ｃ）に示すように、基板表面に対
するイオン注入角度を調整する。この時のイオン源、イ
オンの加速電圧及びトーズ量は適宜決定される。次に図
４（ｄ）に示すように、ＣＶＤ法等により全面に多結晶
シリコン層を堆積形成して、溝１１の埋め込みを完了す
る。この後は、基板表面に堆積された多結晶シリコン層
と絶縁膜１２を、研磨やエッチング等の方法により除去
した上で、基板の素子領域に対応した位置に半導体素子
を形成する。この半導体素子の形成工程では、基板内に
不純物を導入するための熱処理工程を含むため、この熱
処理工程時に、不純物が導入された前記多結晶シリコン
層１３から不純物が拡散し、この結果、溝に埋め込まれ
た多結晶シリコン層１５全体のシート抵抗が下がり、こ
れらをシールド層として用いることができる。FIG. 4 is a sectional view showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in the order of steps. First, the silicon semiconductor substrate 10 is etched to form a groove 11 at a position corresponding to an element isolation region of the substrate, and then an insulating film 12 is deposited on the entire surface of the substrate including the inner surface of the groove 11 by a thermal oxidation method or the like. As a result, a sectional structure as shown in FIG. Next, as shown in FIG. 4B, a polycrystalline silicon layer 13 is deposited and formed on the entire surface by, eg, CVD method. At this time, the thickness of the polycrystalline silicon layer 13 is limited to such a degree that the trench 11 cannot be filled. Next, impurities are introduced into the polycrystalline silicon layer 13 by ion implantation. At this time, the ion implantation angle with respect to the substrate surface is adjusted as shown in FIG. 4C so that the impurities are introduced into the groove as uniformly as possible. At this time, the ion source, the acceleration voltage of the ions, and the tose amount are appropriately determined. Next, as shown in FIG. 4D, a polycrystalline silicon layer is deposited and formed on the entire surface by the CVD method or the like to complete the filling of the groove 11. After that, the polycrystalline silicon layer and the insulating film 12 deposited on the surface of the substrate are removed by a method such as polishing or etching, and then a semiconductor element is formed at a position corresponding to the element region of the substrate. Since the step of forming the semiconductor element includes a heat treatment step for introducing impurities into the substrate, during the heat treatment step, impurities are diffused from the polycrystalline silicon layer 13 into which the impurities have been introduced, and as a result, the trenches are formed. The sheet resistance of the entire embedded polycrystalline silicon layer 15 is lowered, and these can be used as a shield layer.
【００３１】この実施例の場合、不純物の導入をイオン
注入により行うので、不純物添加された多結晶シリコン
の堆積の場合よりも安定してシールド層を形成すること
ができる。さらに、多結晶シリコンの堆積レートは、不
純物添加された多結晶シリコンの堆積レートよりも大き
いので、溝を埋め込む工程に費やされる時間を大幅に短
縮することができる。In the case of this embodiment, since the impurity is introduced by ion implantation, the shield layer can be formed more stably than in the case of depositing the doped polycrystalline silicon. Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, the time spent in the step of filling the trench can be greatly reduced.
【００３２】なお、この第４実施例では、２回の多結晶
シリコン層の堆積によって溝を埋め込む場合を説明した
が、１回に堆積する多結晶シリコン層の膜厚を薄くする
ことにより、多結晶シリコン層の堆積とイオン注入とを
複数回繰り返して行うことにより溝を埋め込むようにし
ても良い。In the fourth embodiment, the case where the groove is filled by depositing the polycrystalline silicon layer twice has been described. However, by reducing the thickness of the polycrystalline silicon layer deposited once, The groove may be filled by repeating the deposition of the crystalline silicon layer and the ion implantation a plurality of times.
【００３３】図５は本発明の第５実施例に係る半導体装
置の製造方法を工程順に示す断面図である。まず、シリ
コン半導体基板１０をエッチングしてこの基板の素子分
離領域に対応した位置に溝１１を形成し、続いて熱酸化
法等により上記溝１１の内面を含む基板上全面に絶縁膜
１２を堆積して図５（ａ）に示すような断面構造を得
る。次に、図５（ｂ）に示すように、例えばＣＶＤ法等
により全面に多結晶シリコン層１３を堆積形成する。こ
のときの多結晶シリコン層１３は、溝１１の埋め込みが
達成されない程度の膜厚に止めておく。次に図５（ｃ）
に示すように、上記多結晶シリコン層１３上に、不純物
が添加された多結晶シリコン層１６を堆積形成する。こ
の不純物が添加された多結晶シリコン層１６の堆積は一
般にイン・サイチュ・ドープ（In-situ dope）法と呼ば
れる方法で形成することができ、不純物としては例えば
リン、ボロン、ヒ素等が使用される。FIG. 5 is a sectional view showing a method of manufacturing a semiconductor device according to the fifth embodiment of the present invention in the order of steps. First, the silicon semiconductor substrate 10 is etched to form a groove 11 at a position corresponding to an element isolation region of the substrate, and then an insulating film 12 is deposited on the entire surface of the substrate including the inner surface of the groove 11 by a thermal oxidation method or the like. As a result, a sectional structure as shown in FIG. Next, as shown in FIG. 5B, a polycrystalline silicon layer 13 is deposited and formed on the entire surface by, eg, CVD method. At this time, the thickness of the polycrystalline silicon layer 13 is limited to such a degree that the trench 11 cannot be filled. Next, FIG. 5 (c)
As shown in FIG. 5, the impurity-added polycrystalline silicon layer 16 is deposited and formed on the polycrystalline silicon layer 13. The deposition of the polycrystalline silicon layer 16 to which the impurities are added can be formed by a method generally called an in-situ dope method, and, for example, phosphorus, boron, arsenic or the like is used as the impurities. It
【００３４】また、この多結晶シリコン層１６は、溝１
１の埋め込みが達成されない程度の膜厚に止めておく。
次に図５（ｄ）に示すように、ＣＶＤ法等により全面に
多結晶シリコン層１５を堆積形成して、溝１１の埋め込
みを完了する。この後は、基板表面に堆積された多結晶
シリコン層及び絶縁膜を、研磨やエッチング等の方法に
より除去した上で、基板の素子領域に対応した位置に半
導体素子を形成する。この半導体素子の形成工程では、
基板内に不純物を導入するための熱処理工程を含むた
め、この熱処理工程時に、不純物が添加された前記多結
晶シリコン層１６から不純物が多結晶シリコン層１３及
び１７にそれぞれ拡散し、この結果、溝に埋め込まれた
多結晶シリコン層全体のシート抵抗が下がり、これらを
シールド層として用いることができる。The polycrystalline silicon layer 16 is formed in the groove 1
The film thickness is set so that the filling of 1 is not achieved.
Next, as shown in FIG. 5D, a polycrystalline silicon layer 15 is deposited and formed on the entire surface by a CVD method or the like to complete the filling of the groove 11. After that, the polycrystalline silicon layer and the insulating film deposited on the surface of the substrate are removed by a method such as polishing or etching, and then a semiconductor element is formed at a position corresponding to the element region of the substrate. In the process of forming this semiconductor element,
Since a heat treatment step for introducing impurities into the substrate is included, impurities are diffused from the doped polycrystalline silicon layer 16 into the polycrystalline silicon layers 13 and 17 during the heat treatment step. The sheet resistance of the entire polycrystalline silicon layer embedded in is reduced, and these can be used as a shield layer.
【００３５】この実施例の場合には、不純物の導入を不
純物が添加された多結晶シリコンからの拡散により行う
ので、不純物添加された多結晶シリコンのみの堆積の場
合よりも安定してシールド層を形成することができる。
さらに、多結晶シリコンの堆積レートは、不純物添加さ
れた多結晶シリコンの堆積レートよりも大きいので、溝
を埋め込む工程に費やされる時間を大幅に短縮すること
ができる。しかもこの実施例では、多結晶シリコン層１
３を堆積させる工程の途中でガス成分を変更することで
続けて多結晶シリコン層１６を堆積させることができ、
その後は再びガス成分を変更することで続けて多結晶シ
リコン層１７を堆積させることができるので、１つの工
程で溝を埋め込むことができる。従って、この実施例で
は、上記第１ないし第４実施例に比べて溝を埋め込む工
程に要する時間を短縮することができる。In the case of this embodiment, since the impurities are introduced by diffusion from the doped polycrystalline silicon, the shield layer is formed more stably than in the case where only the doped polycrystalline silicon is deposited. Can be formed.
Furthermore, since the deposition rate of polycrystalline silicon is higher than the deposition rate of doped polycrystalline silicon, the time spent in the step of filling the trench can be greatly reduced. Moreover, in this embodiment, the polycrystalline silicon layer 1
The polycrystalline silicon layer 16 can be continuously deposited by changing the gas component during the step of depositing 3.
After that, since the polycrystalline silicon layer 17 can be continuously deposited by changing the gas component again, the groove can be filled in one step. Therefore, in this embodiment, the time required for the step of filling the groove can be shortened as compared with the first to fourth embodiments.
【００３６】なお、この第５実施例では、２回の多結晶
シリコン層の堆積とその間の不純物添加された多結晶シ
リコン層の堆積とによって溝を埋め込む場合を説明した
が、１回に堆積する多結晶シリコン層の膜厚を薄くする
ことにより、多結晶シリコン層の堆積と不純物添加され
た多結晶シリコン層の堆積とを複数回繰り返して行うこ
とにより溝を埋め込むようにしても良いし、多結晶シリ
コン層の堆積と不純物添加された多結晶シリコン層の堆
積の順序は逆であっても良い。In the fifth embodiment, a case has been described in which the groove is filled by depositing the polycrystalline silicon layer twice and depositing the doped polycrystalline silicon layer therebetween, but depositing it once. The groove may be filled by reducing the thickness of the polycrystalline silicon layer and repeating the deposition of the polycrystalline silicon layer and the deposition of the doped polycrystalline silicon layer a plurality of times. The order of depositing the crystalline silicon layer and depositing the doped polycrystalline silicon layer may be reversed.
【００３７】[0037]
【発明の効果】以上説明したように本発明によれば、素
子分離のために溝を形成し、この溝を多結晶シリコンで
埋め込む際に、多結晶シリコンと不純物の添加とを交互
に行うことで、シート抵抗の低い多結晶シリコンを安定
して形成することができ、また、この多結晶シリコンの
形成時間を短縮できる半導体装置の製造方法を提供する
ことができる。As described above, according to the present invention, a groove is formed for element isolation, and when the groove is filled with polycrystalline silicon, the polycrystalline silicon and the addition of impurities are alternately performed. Thus, it is possible to provide a method for manufacturing a semiconductor device, which can stably form polycrystalline silicon having a low sheet resistance, and can shorten the formation time of the polycrystalline silicon.
【図１】本発明の第１実施例に係る半導体装置の製造方
法を工程順に示す断面図。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the invention in the order of steps.
【図２】本発明の第２実施例に係る半導体装置の製造方
法を工程順に示す断面図。2A to 2D are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the invention in the order of steps.
【図３】本発明の第３実施例に係る半導体装置の製造方
法を工程順に示す断面図。3A to 3D are cross-sectional views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of steps.
【図４】本発明の第４実施例に係る半導体装置の製造方
法を工程順に示す断面図。4A to 4C are cross-sectional views showing a method of manufacturing a semiconductor device according to a fourth embodiment of the invention in the order of steps.
【図５】本発明の第５実施例に係る半導体装置の製造方
法を工程順に示す断面図。FIG. 5 is a sectional view showing a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention in the order of steps.
【図６】従来の方法を工程順に示す断面図。6A to 6C are sectional views showing a conventional method in order of steps.
１０…シリコン半導体基板、１１…溝、１２…絶縁膜、
１３…多結晶シリコン層、１４…ガラス層、１５…多結
晶シリコン層、１６…不純物が添加された多結晶シリコ
ン層、１７…多結晶シリコン層、２０…第１のシリコン
半導体基板、２１…第１の絶縁膜、２２…第２のシリコ
ン半導体基板、２３…溝、２４…第２の絶縁膜、２５…
多結晶シリコン層、２６…多結晶シリコン層。10 ... Silicon semiconductor substrate, 11 ... Groove, 12 ... Insulating film,
13 ... Polycrystalline Silicon Layer, 14 ... Glass Layer, 15 ... Polycrystalline Silicon Layer, 16 ... Impurity-Added Polycrystalline Silicon Layer, 17 ... Polycrystalline Silicon Layer, 20 ... First Silicon Semiconductor Substrate, 21 ... 1 insulating film, 22 ... second silicon semiconductor substrate, 23 ... groove, 24 ... second insulating film, 25 ...
Polycrystalline silicon layer, 26 ... Polycrystalline silicon layer.
Claims (5)
に溝を形成する工程と、 この溝の内面を含む上記基板上に絶縁膜を形成する工程
と、 多結晶シリコンの堆積と不純物の導入を交互に行うこと
により上記溝を埋め込む工程と、 熱処理により上記不純物を上記多結晶シリコンに拡散さ
せる工程とを具備したことを特徴とする半導体装置の製
造方法。1. A step of selectively removing a semiconductor substrate to form a groove in the substrate, a step of forming an insulating film on the substrate including an inner surface of the groove, and a step of depositing polycrystalline silicon and removing impurities. A method for manufacturing a semiconductor device, comprising: a step of filling the groove by alternately introducing the impurities; and a step of diffusing the impurities into the polycrystalline silicon by heat treatment.
ラス層を形成してそれを拡散源とする固相拡散によって
行われることを特徴とする請求項１に記載の半導体装置
の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the introduction of the impurities is performed by solid phase diffusion using a glass layer containing the impurities as a diffusion source.
して流す気相拡散によって行われることを特徴とする請
求項１に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the introduction of the impurity is performed by vapor phase diffusion in which the impurity is caused to flow as a gas.
って行われることを特徴とする請求項１に記載の半導体
装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the introduction of the impurities is performed by ion implantation.
れた多結晶シリコンの堆積によって行われることを特徴
とする請求項１に記載の半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein the introduction of the impurities is performed by depositing polycrystalline silicon to which the impurities are added.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3843595A JPH08236614A (en) | 1995-02-27 | 1995-02-27 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3843595A JPH08236614A (en) | 1995-02-27 | 1995-02-27 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236614A true JPH08236614A (en) | 1996-09-13 |
Family
ID=12525239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3843595A Pending JPH08236614A (en) | 1995-02-27 | 1995-02-27 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236614A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487638B1 (en) * | 2002-11-18 | 2005-05-03 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| JP2005203391A (en) * | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc | Method for manufacturing semiconductor device |
| KR100769146B1 (en) * | 2006-08-17 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Semiconductor device improving electric property and method for manufacturing the same |
| KR100781905B1 (en) * | 2006-10-25 | 2007-12-04 | 한국전자통신연구원 | Image sensor with hetero junction bipolar transistor and fabricatin method of it |
| CN106233439A (en) * | 2014-04-25 | 2016-12-14 | 德克萨斯仪器股份有限公司 | Height punctures N-shaped buried regions |
| CN107004632A (en) * | 2014-11-26 | 2017-08-01 | 德克萨斯仪器股份有限公司 | The many sandwiches filled for deep trench |
-
1995
- 1995-02-27 JP JP3843595A patent/JPH08236614A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487638B1 (en) * | 2002-11-18 | 2005-05-03 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| JP2005203391A (en) * | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc | Method for manufacturing semiconductor device |
| KR100769146B1 (en) * | 2006-08-17 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Semiconductor device improving electric property and method for manufacturing the same |
| KR100781905B1 (en) * | 2006-10-25 | 2007-12-04 | 한국전자통신연구원 | Image sensor with hetero junction bipolar transistor and fabricatin method of it |
| US7902577B2 (en) | 2006-10-25 | 2011-03-08 | Electronics And Telecommunications Research Institute | Image sensor having heterojunction bipolar transistor and method of fabricating the same |
| CN106233439A (en) * | 2014-04-25 | 2016-12-14 | 德克萨斯仪器股份有限公司 | Height punctures N-shaped buried regions |
| CN106233439B (en) * | 2014-04-25 | 2021-01-01 | 德克萨斯仪器股份有限公司 | High breakdown n-type buried layer |
| CN107004632A (en) * | 2014-11-26 | 2017-08-01 | 德克萨斯仪器股份有限公司 | The many sandwiches filled for deep trench |
| JP2018503976A (en) * | 2014-11-26 | 2018-02-08 | 日本テキサス・インスツルメンツ株式会社 | Poly sandwich for deep trench filling |
| JP2021061432A (en) * | 2014-11-26 | 2021-04-15 | 日本テキサス・インスツルメンツ合同会社 | Polysandwich for deep trench filling |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6171923B1 (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| JP2706469B2 (en) | Method for manufacturing semiconductor device | |
| US5268326A (en) | Method of making dielectric and conductive isolated island | |
| KR100227766B1 (en) | Semiconductor device and the manufacturing method thereof | |
| EP0980100A2 (en) | Trench capacitor for integrated circuit | |
| JPH0821613B2 (en) | Method for manufacturing isolation structure of MOS device | |
| JPS6113642A (en) | Method of forming separate region of semiconductor substrate | |
| US6121097A (en) | Semiconductor device manufacturing method | |
| JP2775194B2 (en) | Semiconductor device and method of manufacturing semiconductor isolation structure | |
| KR0157875B1 (en) | Manufacture of semiconductor device | |
| US5374584A (en) | Method for isolating elements in a semiconductor chip | |
| JPH08236614A (en) | Fabrication of semiconductor device | |
| US6445043B1 (en) | Isolated regions in an integrated circuit | |
| US6274455B1 (en) | Method for isolating semiconductor device | |
| KR100515723B1 (en) | Integrated circuits and manufacturing methods | |
| US5913115A (en) | Method for producing a CMOS circuit | |
| JPH02218136A (en) | Manufacture of mos semiconductor device | |
| KR950014114B1 (en) | Manufacturing method of insulating layer for isolation | |
| JPS63236317A (en) | Manufacture of semiconductor device | |
| JPH05506749A (en) | Method for manufacturing isolated single crystal silicon islands | |
| JPH0729971A (en) | Manufacture of semiconductor device | |
| JPH01319969A (en) | Manufacture of semiconductor device | |
| US6204127B1 (en) | Method of manufacturing bit lines in memory | |
| JP3189387B2 (en) | Method for manufacturing semiconductor device | |
| JPH04159719A (en) | Manufacture of semiconductor device |