JPH08235125A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH08235125A JPH08235125A JP6179095A JP6179095A JPH08235125A JP H08235125 A JPH08235125 A JP H08235125A JP 6179095 A JP6179095 A JP 6179095A JP 6179095 A JP6179095 A JP 6179095A JP H08235125 A JPH08235125 A JP H08235125A
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- JP
- Japan
- Prior art keywords
- microprocessors
- rom
- ram
- shared
- microprocessor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 複数のマイクロプロセッサを搭載する基板上
のＲＯＭの個数を削減する。 【構成】 複数のマイクロプロセッサを搭載し、各マイ
クロプロセッサがシステム立ち上げ時にＲＯＭからアク
セススピードの速いＲＡＭにプログラムをコピーし、各
マイクロプロセッサにて高速処理するマルチプロセッサ
システムにおいて、複数のマイクロプロセッサと、該複
数のマイクロプロセッサが各々に使用する複数のＲＡＭ
と、該複数のマイクロプロセッサに信号を供給する１つ
のクロックおよびリセット回路と、該複数のマイクロプ
ロセッサがデータの送受を行うための共有ＲＡＭおよび
共有ＲＯＭと、該共有ＲＡＭと共有ＲＯＭを調停する１
つの調停回路と、システム立ち上げ時に使用する１つの
順序回路と、データおよびアドレス用バッファと、該共
有ＲＡＭおよび共有ＲＯＭをセレクトする信号を生成す
るデコード回路とを備える。
のＲＯＭの個数を削減する。 【構成】 複数のマイクロプロセッサを搭載し、各マイ
クロプロセッサがシステム立ち上げ時にＲＯＭからアク
セススピードの速いＲＡＭにプログラムをコピーし、各
マイクロプロセッサにて高速処理するマルチプロセッサ
システムにおいて、複数のマイクロプロセッサと、該複
数のマイクロプロセッサが各々に使用する複数のＲＡＭ
と、該複数のマイクロプロセッサに信号を供給する１つ
のクロックおよびリセット回路と、該複数のマイクロプ
ロセッサがデータの送受を行うための共有ＲＡＭおよび
共有ＲＯＭと、該共有ＲＡＭと共有ＲＯＭを調停する１
つの調停回路と、システム立ち上げ時に使用する１つの
順序回路と、データおよびアドレス用バッファと、該共
有ＲＡＭおよび共有ＲＯＭをセレクトする信号を生成す
るデコード回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ機器、ロ
ボットシステム、ＮＣ等にて複数のマイクロプロセッサ
を使用するマルチプロセッサ装置に関する。
ボットシステム、ＮＣ等にて複数のマイクロプロセッサ
を使用するマルチプロセッサ装置に関する。
【０００２】
【従来の技術】従来のマルチプロセッサ装置は、図４に
示すようになっている。図において、１、１１はマイク
ロプロセッサ、２、２１はＲＯＭ、３、３１はＲＡＭ、
４は共有ＲＡＭ、５は調停回路、６はクロック、７、７
１はデータ・アドレス用バッファ、８はリセット回路、
９、９１はデコード回路である。従来のマルチプロセツ
サ装置では、各々のマイクロプロセッサ１、１１には同
一のリセット信号とクロックが入力され、各マイクロプ
ロセッサにはＲＯＭおよびＲＡＭを設置し、データの送
受は共有ＲＡＭ４にて行われ、その共有ＲＡＭの調停を
行う調停回路５が設置され、データおよびアドレス信号
の衝突を防ぐためにバッファが設置されていた。
示すようになっている。図において、１、１１はマイク
ロプロセッサ、２、２１はＲＯＭ、３、３１はＲＡＭ、
４は共有ＲＡＭ、５は調停回路、６はクロック、７、７
１はデータ・アドレス用バッファ、８はリセット回路、
９、９１はデコード回路である。従来のマルチプロセツ
サ装置では、各々のマイクロプロセッサ１、１１には同
一のリセット信号とクロックが入力され、各マイクロプ
ロセッサにはＲＯＭおよびＲＡＭを設置し、データの送
受は共有ＲＡＭ４にて行われ、その共有ＲＡＭの調停を
行う調停回路５が設置され、データおよびアドレス信号
の衝突を防ぐためにバッファが設置されていた。
【０００３】
【発明が解決しようとする課題】ところが、従来技術で
は、複数のマイクロプロセッサを搭載する基板におい
て、各マイクロプロセッサにＲＯＭやＲＡＭ等のデバイ
スを設置しなければならなかった。これは、決められた
寸法の基板上にマルチプロセッサシステムを構成する
際、基板が高密度実装になるという問題となっていた。
そこで、本発明は、各マイクロプロセッサがシステム立
ち上げ時にＲＯＭからアクセススピードの速いＲＡＭに
プログラムをコピーし、各マイクロプロセッサにて高速
処理するマルチプロセッサシステムにおいては、ＲＯＭ
は立ち上げ時にしかアクセスすることはないという点に
着目し、複数のマイクロプロセッサを搭載する基板にお
いて、基板上に占める部品点数を削減し、高密度実装の
緩和を行うことを目的とする。
は、複数のマイクロプロセッサを搭載する基板におい
て、各マイクロプロセッサにＲＯＭやＲＡＭ等のデバイ
スを設置しなければならなかった。これは、決められた
寸法の基板上にマルチプロセッサシステムを構成する
際、基板が高密度実装になるという問題となっていた。
そこで、本発明は、各マイクロプロセッサがシステム立
ち上げ時にＲＯＭからアクセススピードの速いＲＡＭに
プログラムをコピーし、各マイクロプロセッサにて高速
処理するマルチプロセッサシステムにおいては、ＲＯＭ
は立ち上げ時にしかアクセスすることはないという点に
着目し、複数のマイクロプロセッサを搭載する基板にお
いて、基板上に占める部品点数を削減し、高密度実装の
緩和を行うことを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、複数のマイクロプロセッサと、該複数の
マイクロプロセッサが各々に使用する複数のＲＡＭブロ
ックと、該複数のマイクロプロセッサに供給する１つの
クロックと、リセット回路と、該複数のマイクロプロセ
ッサがデータの送受を行うための１つの共有ＲＡＭと、
１つの共有ＲＯＭと、該共有ＲＡＭと共有ＲＯＭを調停
する１つの調停回路と、システム立ち上げ時に使用する
１つの順序回路と、データおよびアドレス用バッファ
と、該共有ＲＡＭおよび共有ＲＯＭ等のデバイスをセレ
クトする信号を生成するデコード回路とを設置するもの
である。
め、本発明は、複数のマイクロプロセッサと、該複数の
マイクロプロセッサが各々に使用する複数のＲＡＭブロ
ックと、該複数のマイクロプロセッサに供給する１つの
クロックと、リセット回路と、該複数のマイクロプロセ
ッサがデータの送受を行うための１つの共有ＲＡＭと、
１つの共有ＲＯＭと、該共有ＲＡＭと共有ＲＯＭを調停
する１つの調停回路と、システム立ち上げ時に使用する
１つの順序回路と、データおよびアドレス用バッファ
と、該共有ＲＡＭおよび共有ＲＯＭ等のデバイスをセレ
クトする信号を生成するデコード回路とを設置するもの
である。
【０００５】
【作用】上記手段により、複数のマイクロプロセッサを
有するマルチプロセッサシステムにおいて、システム立
ち上げ時に、各マイクロプロセッサがＲＯＭをアクセス
する順番を順序回路により決定されるので、たとえばマ
ルチプロセッサであってもＲＯＭを共有できる。これ
は、基板上に占める部品点数を削減し、高密度実装の緩
和を実現するものである。
有するマルチプロセッサシステムにおいて、システム立
ち上げ時に、各マイクロプロセッサがＲＯＭをアクセス
する順番を順序回路により決定されるので、たとえばマ
ルチプロセッサであってもＲＯＭを共有できる。これ
は、基板上に占める部品点数を削減し、高密度実装の緩
和を実現するものである。
【０００６】
【実施例】以下、本発明の具体的実施例を図１および図
２に示して説明する。また、ここでは、マイクロプロセ
ッサを２個有するマルチプロセッサシステムについて説
明する。図１は、本発明の実施例を示す図、図２は電源
投入時のタイミングチャートを示す図、図３は共有ＲＯ
Ｍの使用法について示す図である。まず、図２のタイミ
ングチャートに沿って図１のシステムを説明する。この
マルチプロセッサシステムに電源が投入され、リセット
信号がリセット回路８より出力される。このリセット信
号は、各マイクロプロセッサ１、１１および順序回路１
０へ入力される。各マイクロプロセッサからは、ＲＯＭ
へアクセスするためのセレクト信号ＣＳ０およびＣＳ１
が各デコード回路９、９１より出力され、調停回路５に
入力される。この時すでに、順序回路よりＥＮ０および
ＥＮ１というイネーブル信号が出力され、調停回路に入
力される。ここでまず最初に、共有ＲＯＭ２へのアクセ
スが許可されるのはマイクロプロセッサ１１のセレクト
信号ＣＳ０である。共有ＲＯＭ２からＲＡＭ３１へのプ
ログラムのコピーが終了したら、マイクロプロセッサ１
１はディセーブル信号ＤＩＳ０を順序回路１０に出力す
る。これにより、イネーブル信号ＥＮ０が無効となり、
代わりに、イネーブル信号ＥＮ１が有効となる。これに
より、今まで待たされていた、マイクロプロセッサ１か
らのセレクト信号ＣＳ１が共有ＲＯＭ２へのセレクト信
号となる。マイクロプロセッサ１１と同様に、共有ＲＯ
Ｍ２からＲＡＭ３へのプログラムのコピーが終了した
ら、マイクロプロセッサ１はディセーブル信号ＤＩＳ１
を順序回路１０に出力する。これで、各マイクロプロセ
ッサの初期化は終了し、各マイクロプロセッサでの処
理、共有ＲＡＭ４へのデータの送受が行われる。つぎ
に、図３の共有ＲＯＭ２の使用方法について説明する。
前記順序回路１０からのイネーブル信号ＥＮ０を共有Ｒ
ＯＭ２のアドレス最上位ビットに接続することで、ＥＮ
０がＬｏｗの場合は、共有ＲＯＭ２の下半分の空間、ま
たＥＮ０がＨｉｇｈの場合は共有ＲＯＭ２の上半分の空
間にアクセスできる。また、Ｒｄは調停された リード
信号、ＲｏｍＣｓは調停されたセレクト信号である。Ａ
0 〜Ａ n-1はアドレス信号、Ｄ0 〜Ｄm はデータ信号で
ある。また、この実施例ではマイクロプロセッサ２個の
場合を説明したが、複数個のマイクロプロセッサ使用時
についても同様のことができる。
２に示して説明する。また、ここでは、マイクロプロセ
ッサを２個有するマルチプロセッサシステムについて説
明する。図１は、本発明の実施例を示す図、図２は電源
投入時のタイミングチャートを示す図、図３は共有ＲＯ
Ｍの使用法について示す図である。まず、図２のタイミ
ングチャートに沿って図１のシステムを説明する。この
マルチプロセッサシステムに電源が投入され、リセット
信号がリセット回路８より出力される。このリセット信
号は、各マイクロプロセッサ１、１１および順序回路１
０へ入力される。各マイクロプロセッサからは、ＲＯＭ
へアクセスするためのセレクト信号ＣＳ０およびＣＳ１
が各デコード回路９、９１より出力され、調停回路５に
入力される。この時すでに、順序回路よりＥＮ０および
ＥＮ１というイネーブル信号が出力され、調停回路に入
力される。ここでまず最初に、共有ＲＯＭ２へのアクセ
スが許可されるのはマイクロプロセッサ１１のセレクト
信号ＣＳ０である。共有ＲＯＭ２からＲＡＭ３１へのプ
ログラムのコピーが終了したら、マイクロプロセッサ１
１はディセーブル信号ＤＩＳ０を順序回路１０に出力す
る。これにより、イネーブル信号ＥＮ０が無効となり、
代わりに、イネーブル信号ＥＮ１が有効となる。これに
より、今まで待たされていた、マイクロプロセッサ１か
らのセレクト信号ＣＳ１が共有ＲＯＭ２へのセレクト信
号となる。マイクロプロセッサ１１と同様に、共有ＲＯ
Ｍ２からＲＡＭ３へのプログラムのコピーが終了した
ら、マイクロプロセッサ１はディセーブル信号ＤＩＳ１
を順序回路１０に出力する。これで、各マイクロプロセ
ッサの初期化は終了し、各マイクロプロセッサでの処
理、共有ＲＡＭ４へのデータの送受が行われる。つぎ
に、図３の共有ＲＯＭ２の使用方法について説明する。
前記順序回路１０からのイネーブル信号ＥＮ０を共有Ｒ
ＯＭ２のアドレス最上位ビットに接続することで、ＥＮ
０がＬｏｗの場合は、共有ＲＯＭ２の下半分の空間、ま
たＥＮ０がＨｉｇｈの場合は共有ＲＯＭ２の上半分の空
間にアクセスできる。また、Ｒｄは調停された リード
信号、ＲｏｍＣｓは調停されたセレクト信号である。Ａ
0 〜Ａ n-1はアドレス信号、Ｄ0 〜Ｄm はデータ信号で
ある。また、この実施例ではマイクロプロセッサ２個の
場合を説明したが、複数個のマイクロプロセッサ使用時
についても同様のことができる。
【０００７】
【発明の効果】以上述べたように本発明によれば、マル
チプロセッサ装置を構成する、基板上に占めるＲＯＭの
個数を削減できるため、高密度実装の緩和を実現し、さ
らにＲＯＭの数量が減少することはコストダウンにも影
響するという効果がある。
チプロセッサ装置を構成する、基板上に占めるＲＯＭの
個数を削減できるため、高密度実装の緩和を実現し、さ
らにＲＯＭの数量が減少することはコストダウンにも影
響するという効果がある。
【図１】本発明の実施例を示す図。
【図２】電源投入時のタイミングチャートを示す図。
【図３】共有ＲＯＭの使用法について示す図。
【図４】従来のマルチプロセッサ装置を示す図。
１、１１ マイクロプロセッサ ２ 共有ＲＯＭ ３、３１ ＲＡＭ ４ 共有ＲＡＭ ５ 調停回路 ６ クロック ７、７１ データ・アドレス用バッファ ８ リセット回路 ９、９１ デコード回路、 １０ 順序回路
Claims (1)
- 【請求項１】 複数のマイクロプロセッサを搭載し、各
マイクロプロセッサがシステム立ち上げ時にＲＯＭから
アクセススピードの速いＲＡＭにプログラムをコピー
し、各マイクロプロセッサにて高速処理するマルチプロ
セッサシステムにおいて、複数のマイクロプロセッサ
と、該複数のマイクロプロセッサが各々に使用する複数
のＲＡＭと、該複数のマイクロプロセッサに信号を供給
する１つのクロックおよびリセット回路と、該複数のマ
イクロプロセッサがデータの送受を行うための共有ＲＡ
Ｍおよび共有ＲＯＭと、該共有ＲＡＭと共有ＲＯＭを調
停する１つの調停回路と、システム立ち上げ時に使用す
る１つの順序回路と、データおよびアドレス用バッファ
と、該共有ＲＡＭおよび共有ＲＯＭをセレクトする信号
を生成するデコード回路とを備えたことを特徴とするマ
ルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179095A JPH08235125A (ja) | 1995-02-24 | 1995-02-24 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179095A JPH08235125A (ja) | 1995-02-24 | 1995-02-24 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235125A true JPH08235125A (ja) | 1996-09-13 |
Family
ID=13181255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6179095A Pending JPH08235125A (ja) | 1995-02-24 | 1995-02-24 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08235125A (ja) |
-
1995
- 1995-02-24 JP JP6179095A patent/JPH08235125A/ja active Pending
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