JPH08234851A - Semiconductor integrated circuit device - Google Patents
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- JPH08234851A JPH08234851A JP3559195A JP3559195A JPH08234851A JP H08234851 A JPH08234851 A JP H08234851A JP 3559195 A JP3559195 A JP 3559195A JP 3559195 A JP3559195 A JP 3559195A JP H08234851 A JPH08234851 A JP H08234851A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マイクロコンピュータ
（以下、マイコンという）等の半導体集積回路装置に係
わり、特に、複数のモジュールの他に、昇圧回路や電圧
レギュレート回路を内蔵し、低消費電力動作及び低電圧
動作を可能にしたマイコン等の半導体集積回路装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device such as a microcomputer (hereinafter referred to as "microcomputer"), and more particularly to a low power consumption circuit by incorporating a booster circuit and a voltage regulation circuit in addition to a plurality of modules. The present invention relates to a semiconductor integrated circuit device such as a microcomputer capable of power operation and low voltage operation.
【０００２】[0002]
【従来の技術】従来、低消費電力動作及び低電圧動作が
可能な半導体集積回路装置、とりわけマイコンにおいて
は、低電圧動作によるマ−ジンの向上のため、マイコン
チップに内藏の複数個のモジュ−ルに対し、電源電圧を
同じく内蔵の昇圧回路で昇圧電圧に変換した後、この昇
圧電圧を同じく内蔵の電圧レギュレ−ト回路で調整して
得た調整電圧を供給し、マイコンに所要の動作を実施さ
せるようにしていた。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit device capable of low power consumption operation and low voltage operation, in particular, a microcomputer, a plurality of internal modules are incorporated in a microcomputer chip in order to improve margin by low voltage operation. -Also, after converting the power supply voltage into a boost voltage by the built-in boost circuit, the boost voltage is also adjusted by the built-in voltage regulator circuit and the adjusted voltage is supplied to the microcomputer to perform the required operation. Was carried out.
【０００３】ここで、図７は、かかる既知の半導体集積
回路装置の構成、本例においては、半導体集積回路装置
としてマイコンの構成の一例を示すブロック構成図であ
る。Here, FIG. 7 is a block diagram showing an example of the configuration of such a known semiconductor integrated circuit device, in this example, a configuration of a microcomputer as the semiconductor integrated circuit device.
【０００４】図７において、７０はマイコン、７１−１
は第１モジュール、７１−２は第２モジュール、７１−
３は第３モジュール、７１−ｎは第ｎモジュール、７２
は電圧レギュレート回路、７３は昇圧回路、７４は電源
電圧（Ｖｃｃ）供給端子である。In FIG. 7, 70 is a microcomputer, 71-1
Is the first module, 71-2 is the second module, 71-
3 is a third module, 71-n is an nth module, 72
Is a voltage regulation circuit, 73 is a booster circuit, and 74 is a power supply voltage (Vcc) supply terminal.
【０００５】そして、マイコン７０は、チップにそれぞ
れ内藏された第１乃至第ｎモジュール７１−１乃至７１
−ｎからなるモジュール群と、電圧レギュレート回路７
２と、昇圧回路７３とからなっており、昇圧回路７３
は、入力が電源電圧供給端子７４に、出力が電圧レギュ
レート回路７２の入力にそれぞれ接続され、電圧レギュ
レート回路７２の出力は、モジュール群の第１乃至第ｎ
モジュール７１−１乃至７１−ｎの電源端子にそれぞれ
接続された構成になっている。Then, the microcomputer 70 includes the first to nth modules 71-1 to 71-1, which are embedded in the chip, respectively.
-N module group and voltage regulation circuit 7
2 and a booster circuit 73, and the booster circuit 73
Has an input connected to the power supply voltage supply terminal 74 and an output connected to the input of the voltage regulation circuit 72, and the output of the voltage regulation circuit 72 is the first to nth modules of the module group.
The modules 71-1 to 71-n are connected to the power supply terminals, respectively.
【０００６】前記構成を有するマイコン７０は、概要、
次のように動作する。[0006] The microcomputer 70 having the above-mentioned configuration has an outline,
It works as follows.
【０００７】いま、電源電圧供給端子７４に電源電圧
（Ｖｃｃ）が供給されると、電源電圧（Ｖｃｃ）は、昇
圧回路７３において昇圧され、電源電圧（Ｖｃｃ）より
高い昇圧電圧として出力される。次いで、この昇圧電圧
は、電圧レギュレ−ト回路７２において所望の電圧値に
調整され、昇圧電圧より低い調整電圧に変換されて出力
される。そして、電圧レギュレ−ト回路７２から出力さ
れた調整電圧は、モジュール群の第１乃至第ｎモジュー
ル７１−１乃至７１−ｎの電源端子にそれぞれ供給さ
れ、第１乃至第ｎモジュール７１−１乃至７１−ｎを能
動状態にし、第１乃至第ｎモジュール７１−１乃至７１
−ｎで所定の制御動作が行われる。When the power supply voltage (Vcc) is supplied to the power supply voltage supply terminal 74, the power supply voltage (Vcc) is boosted by the booster circuit 73 and output as a boosted voltage higher than the power supply voltage (Vcc). Next, the boosted voltage is adjusted to a desired voltage value in the voltage regulation circuit 72, converted into an adjusted voltage lower than the boosted voltage, and output. The adjusted voltage output from the voltage regulation circuit 72 is supplied to the power supply terminals of the first to nth modules 71-1 to 71-n of the module group, respectively, and the first to nth modules 71-1 to 71-1 to 71-1. 71-n to the active state, and the first to nth modules 71-1 to 71
A predetermined control operation is performed with -n.
【０００８】また、図８は、図７に図示のマイコン７０
に用いられる昇圧回路７３の構成の一例を示す回路構成
図である。Further, FIG. 8 shows a microcomputer 70 shown in FIG.
6 is a circuit configuration diagram showing an example of the configuration of a booster circuit 73 used for the circuit.
【０００９】図８において、７５は発振回路、７６は非
重畳クロック発生回路、７７−１は第１レベルシフタ回
路、７７−２は第２レベルシフタ回路、７７−３は第３
レベルシフタ回路、７７−４は第４レベルシフタ回路、
７７−５は第５レベルシフタ回路、７８はＮチャネルＭ
ＯＳＦＥＴ、７９−１は第１ＰチャネルＭＯＳＦＥＴ、
７９−２は第２ＰチャネルＭＯＳＦＥＴ、７９−３は第
３ＰチャネルＭＯＳＦＥＴ、７９−４は第４Ｐチャネル
ＭＯＳＦＥＴ、８０−１は第１キャパシタ、８０−２は
第２キャパシタ、８１は入力端子、８２は出力端子、８
３はリセット信号端子である。In FIG. 8, reference numeral 75 is an oscillation circuit, 76 is a non-overlapping clock generation circuit, 77-1 is a first level shifter circuit, 77-2 is a second level shifter circuit, and 77-3 is a third level shifter circuit.
Level shifter circuit, 77-4 is a fourth level shifter circuit,
77-5 is a fifth level shifter circuit, 78 is an N channel M
OSFET, 79-1 is the first P-channel MOSFET,
79-2 is a second P-channel MOSFET, 79-3 is a third P-channel MOSFET, 79-4 is a fourth P-channel MOSFET, 80-1 is a first capacitor, 80-2 is a second capacitor, 81 is an input terminal, and 82 is Output terminal, 8
Reference numeral 3 is a reset signal terminal.
【００１０】そして、第１及び第２ＰチャネルＭＯＳＦ
ＥＴ７９−１、７９−２は、入力端子８１と出力端子８
２間に直列接続され、第３及び第４ＰチャネルＭＯＳＦ
ＥＴ７９−３、７９−４とＮチャネルＭＯＳＦＥＴ７８
は、出力端子８２と接地間に直列接続される。第１Ｐチ
ャネルＭＯＳＦＥＴ７９−１及びＮチャネルＭＯＳＦＥ
Ｔ７８の各ゲートは、第１レベルシフタ回路７７−１及
び第５レベルシフタ回路７７−５を介して非重畳クロッ
ク発生回路７６の第１相信号出力端子に、第２Ｐチャネ
ルＭＯＳＦＥＴ７９−２及び第３ＰチャネルＭＯＳＦＥ
Ｔ７９−３の各ゲートは、第２レベルシフタ回路７７−
２及び第４レベルシフタ回路７７−４を介して非重畳ク
ロック発生回路７６の第２相信号出力端子にそれぞれ接
続される。第３ＰチャネルＭＯＳＦＥＴ７９−３のゲー
トは、第３レベルシフタ回路７７−３を介してリセット
信号端子８３に接続され、第１キャパシタ８０−１は出
力端子８２と接地間に接続される。第２キャパシタ８０
−２は、第１及び第２ＰチャネルＭＯＳＦＥＴ７９−
１、７９−２の接続点と、第４ＰチャネルＭＯＳＦＥＴ
７９−４及びＮチャネルＭＯＳＦＥＴ７８の接続点との
間に接続され、第３及び第４ＰチャネルＭＯＳＦＥＴ７
９−３、７９−４の接続点は入力端子８１に接続され
る。また、発振回路７５の出力は非重畳クロック発生回
路７６の入力に接続される。The first and second P-channel MOSFs
ET79-1, 79-2 has an input terminal 81 and an output terminal 8
3 and 4 P channel MOSF connected in series between two
ET79-3, 79-4 and N-channel MOSFET 78
Are connected in series between the output terminal 82 and the ground. First P-channel MOSFET 79-1 and N-channel MOSFE
Each gate of T78 is connected to the first phase signal output terminal of the non-overlapping clock generation circuit 76 via the first level shifter circuit 77-1 and the fifth level shifter circuit 77-5, and is connected to the second P-channel MOSFET 79-2 and the third P-channel MOSFE.
Each gate of T79-3 has a second level shifter circuit 77-
The second and fourth level shifter circuits 77-4 are connected to the second phase signal output terminals of the non-overlapping clock generation circuit 76, respectively. The gate of the third P-channel MOSFET 79-3 is connected to the reset signal terminal 83 via the third level shifter circuit 77-3, and the first capacitor 80-1 is connected between the output terminal 82 and the ground. Second capacitor 80
-2 is the first and second P-channel MOSFET 79-
Connection point of 1, 79-2 and fourth P-channel MOSFET
79-4 and the connection point of the N-channel MOSFET 78 and the third and fourth P-channel MOSFET 7
The connection point of 9-3 and 79-4 is connected to the input terminal 81. The output of the oscillator circuit 75 is connected to the input of the non-overlapping clock generation circuit 76.
【００１１】前記構成による昇圧回路７３は、概要、次
のように動作する。The booster circuit 73 having the above-mentioned configuration operates as follows in brief.
【００１２】発振回路７５が発生した基準クロック信号
は非重畳クロック発生回路７６に供給され、それにより
非重畳クロック発生回路７６から非重畳の第１相及び第
２相クロック信号が発生される。このとき、ある動作サ
イクルにおいて、非重畳クロック発生回路７６から発生
された第２相クロック信号により第１レベルシフタ回路
７７−１及び第４レベルシフタ回路７７−４が能動状態
になり、それにより第１ＰチャネルＭＯＳＦＥＴ７９−
１及びＮチャネルＭＯＳＦＥＴ７８がオンになるので、
第２キャパシタ８０−２は入力端子８１に供給される電
圧、即ち電源電圧Ｖｃｃによって充電される。次の動作
サイクルになると、非重畳クロック発生回路７６から発
生された第１相クロック信号により第２レベルシフタ回
路７７−２及び第３レベルシフタ回路７７−３が能動状
態になり（このとき、第１レベルシフタ回路７７−１及
び第４レベルシフタ回路７７−４は非能動状態にな
る）、それにより第２ＰチャネルＭＯＳＦＥＴ７９−２
及び第３ＰチャネルＭＯＳＦＥＴ７９−３がオンになる
ので、第１キャパシタ８０−１に充電されている電圧Ｖ
ｃｃと入力端子８１に供給される電源電圧Ｖｃｃとの
和、即ち、略２Ｖｃｃの昇圧電圧が出力端子８２に伝達
される。この場合、第１乃至第５レベルシフタ回路７７
−１乃至７７−５は、いずれも、入力される電圧Ｖｃｃ
をそれより高い電圧ＶＤＢに変換して出力するものであ
る。The reference clock signal generated by the oscillating circuit 75 is supplied to the non-superimposed clock generating circuit 76, whereby the non-superimposing first and second phase clock signals are generated. At this time, in a certain operation cycle, the first phase shifter circuit 77-1 and the fourth level shifter circuit 77-4 are activated by the second phase clock signal generated from the non-overlapping clock generation circuit 76, whereby the first P channel MOSFET 79-
Since 1 and N-channel MOSFET 78 are turned on,
The second capacitor 80-2 is charged by the voltage supplied to the input terminal 81, that is, the power supply voltage Vcc. In the next operation cycle, the first-level clock signal generated from the non-overlapping clock generation circuit 76 causes the second level shifter circuit 77-2 and the third level shifter circuit 77-3 to become active (at this time, the first level shifter circuit). Circuit 77-1 and fourth level shifter circuit 77-4 are inactive), which causes the second P-channel MOSFET 79-2.
Since the third P-channel MOSFET 79-3 is turned on, the voltage V charged in the first capacitor 80-1 is
The sum of cc and the power supply voltage Vcc supplied to the input terminal 81, that is, a boosted voltage of about 2 Vcc is transmitted to the output terminal 82. In this case, the first to fifth level shifter circuits 77
-1 to 77-5 are all input voltage Vcc
Is converted into a voltage VDB higher than that and output.
【００１３】続いて、図９は、図８に図示された昇圧回
路７３に用いられる第１乃至第５レベルシフタ回路７７
−１乃至７７−５の構成の一例を示す回路構成図であ
る。Next, FIG. 9 shows first to fifth level shifter circuits 77 used in the booster circuit 73 shown in FIG.
It is a circuit block diagram which shows an example of a structure of -1 to 77-5.
【００１４】図９において、８４−１は第１ＣＭＯＳイ
ンバ−タ、８４−２は第２ＣＭＯＳインバ−タ、８４−
３は第３ＣＭＯＳインバ−タ、８５−１は第１Ｎチャネ
ルＭＯＳＦＥＴ、８５−２は第２ＮチャネルＭＯＳＦＥ
Ｔ、８６−１は第１ＰチャネルＭＯＳＦＥＴ、８６−２
は第２ＰチャネルＭＯＳＦＥＴ、８６−３は第３Ｐチャ
ネルＭＯＳＦＥＴ、８６−４は第４ＰチャネルＭＯＳＦ
ＥＴ、８７は入力端子、８８は出力端子である。In FIG. 9, 84-1 is a first CMOS inverter, 84-2 is a second CMOS inverter, 84-.
Reference numeral 3 is a third CMOS inverter, 85-1 is a first N-channel MOSFET, and 85-2 is a second N-channel MOSFET.
T, 86-1 is a first P-channel MOSFET, 86-2
Is a second P-channel MOSFET, 86-3 is a third P-channel MOSFET, 86-4 is a fourth P-channel MOSF
ET and 87 are input terminals, and 88 is an output terminal.
【００１５】そして、第１ＣＭＯＳインバ−タ８４−１
は、直列接続された第１ＮチャネルＭＯＳＦＥＴ８５−
１と第１ＰチャネルＭＯＳＦＥＴ８６−１とからなり、
共通接続された両ＭＯＳＦＥＴ８５−１、８６−１のゲ
ートは入力端子８７に接続される。第２ＣＭＯＳインバ
−タ８４−２は、直列接続された第２ＮチャネルＭＯＳ
ＦＥＴ８５−２と第２ＰチャネルＭＯＳＦＥＴ８６−２
とからなり、共通接続された両ＭＯＳＦＥＴ８５−２、
８６−２のゲートは第３ＣＭＯＳインバ−タ８４−３を
介して入力端子８７に接続される。第３ＰチャネルＭＯ
ＳＦＥＴ８６−３は、電源ラインと第１ＣＭＯＳインバ
−タ８４−１間に接続され、ゲートが両ＭＯＳＦＥＴ８
５−２、８６−２の共通接続されたドレインに接続され
る。第４ＰチャネルＭＯＳＦＥＴ８６−４は、電源ライ
ンと第２ＣＭＯＳインバ−タ８４−２間に接続され、ゲ
ートが両ＭＯＳＦＥＴ８５−１、８６−１の共通接続さ
れたドレインに接続される。The first CMOS inverter 84-1
Is a first N-channel MOSFET 85-connected in series.
1 and a first P-channel MOSFET 86-1,
The gates of both MOSFETs 85-1 and 86-1 commonly connected are connected to the input terminal 87. The second CMOS inverter 84-2 is a second N-channel MOS connected in series.
FET 85-2 and second P-channel MOSFET 86-2
And both MOSFETs 85-2 commonly connected,
The gate of 86-2 is connected to the input terminal 87 via the third CMOS inverter 84-3. Third P channel MO
The SFET 86-3 is connected between the power supply line and the first CMOS inverter 84-1 and has a gate having both MOSFETs 8-1.
It is connected to the commonly connected drains of 5-2 and 86-2. The fourth P-channel MOSFET 86-4 is connected between the power supply line and the second CMOS inverter 84-2, and its gate is connected to the commonly connected drains of both MOSFETs 85-1 and 86-1.
【００１６】前記構成によるレベルシフタ回路７７−１
乃至７７−５は、概要、次のように動作する。The level shifter circuit 77-1 having the above configuration
77 to 77-5 operate as follows.
【００１７】いま、ある動作サイクルにおいて、入力端
子８７に供給されるクロック信号がハイレベルＨ、即
ち、電源電圧Ｖｃｃのレベルになると、第１Ｎチャネル
ＭＯＳＦＥＴ８５−１はオン状態に駆動されるが、この
時点において第１ＰチャネルＭＯＳＦＥＴ８６−１及び
第３ＰチャネルＭＯＳＦＥＴ８６−３０がオン状態を継
続するため、第１ＮチャネルＭＯＳＦＥＴ８５−１のド
レイン電圧は電源電圧Ｖｃｃより低くかつ接地電圧より
高い中間電圧になっている。しかるに、入力端子８７の
ハイレベルＨが第３ＣＭＯＳインバータ８４−３でロー
レベルＬ、即ち、接地レベルに変換され、そのローレベ
ルＬにより第２ＮチャネルＭＯＳＦＥＴ８５−２がオフ
状態になるので、オン状態にある第２及び第４Ｐチャネ
ルＭＯＳＦＥＴ８６−２、８６−４を介して第２Ｐチャ
ネルＭＯＳＦＥＴ８６−２のドレインに電源電圧Ｖｃｃ
より高い昇圧電圧が発生し、この昇圧電圧がハイレベル
Ｈ出力として出力端子８８に供給されるとともに、第３
ＰチャネルＭＯＳＦＥＴ８６−３に供給されて第３Ｐチ
ャネルＭＯＳＦＥＴ８６−３を完全なオフ状態にし、第
１ＮチャネルＭＯＳＦＥＴ８５−１のドレイン電圧はロ
ーレベルＬに移行するようになる。Now, in a certain operation cycle, when the clock signal supplied to the input terminal 87 becomes the high level H, that is, the level of the power supply voltage Vcc, the first N-channel MOSFET 85-1 is driven to the ON state. At this time point, the first P-channel MOSFET 86-1 and the third P-channel MOSFET 86-30 continue to be in the ON state, so that the drain voltage of the first N-channel MOSFET 85-1 is an intermediate voltage lower than the power supply voltage Vcc and higher than the ground voltage. However, the high level H of the input terminal 87 is converted into the low level L, that is, the ground level by the third CMOS inverter 84-3, and the low level L turns the second N-channel MOSFET 85-2 into the off state. The power supply voltage Vcc is applied to the drain of the second P-channel MOSFET 86-2 through the second and fourth P-channel MOSFETs 86-2 and 86-4.
A higher boosted voltage is generated, this boosted voltage is supplied to the output terminal 88 as a high level H output, and
The third P-channel MOSFET 86-3 is supplied to the P-channel MOSFET 86-3 to completely turn off the third P-channel MOSFET 86-3, and the drain voltage of the first N-channel MOSFET 85-1 shifts to the low level L.
【００１８】一方、入力端子８７に供給されるクロック
信号がローレベルＬ、即ち、接地電圧レベルになると、
各部において前述の動作と対称的な動作が行われ、出力
端子８８には接地電圧であるローレベルが出力される。On the other hand, when the clock signal supplied to the input terminal 87 becomes low level L, that is, the ground voltage level,
Each part performs an operation symmetrical to the above-described operation, and the output terminal 88 outputs a low level which is a ground voltage.
【００１９】なお、このレベルシフタ回路７７−１乃至
７７−５においては、図示されているように、入力端子
８７に対して出力端子８８を用いれば、非反転型昇圧電
圧が出力され、また、入力端子８７に対して第１Ｎチャ
ネルＭＯＳＦＥＴ８５−１のドレインを出力端子８８に
用いれば、反転型昇圧電圧が出力されるようになる。In the level shifter circuits 77-1 to 77-5, if the output terminal 88 is used for the input terminal 87 as shown in the figure, a non-inverted boosted voltage is output and the input If the drain of the first N-channel MOSFET 85-1 is used as the output terminal 88 with respect to the terminal 87, an inverted boosted voltage is output.
【００２０】[0020]
【発明が解決しようとする課題】ところで、前記既知の
マイコン７０においては、単一の電圧レギュレ−ト回路
７２によって調整された昇圧電圧を、モジュ−ル群の第
１乃至第ｎの各モジュール７１−１乃至７１−ｎの電源
端子にそれぞれ供給し、第１乃至第ｎの各モジュール７
１−１乃至７１−ｎを動作させるように構成しているた
め、電圧レギュレ−ト７２から出力される調整電圧は、
第１乃至第ｎの各モジュール７１−１乃至７１−ｎの中
の最低動作電圧が最も高いモジュ−ルの電源電圧に合わ
せる必要があった。In the known microcomputer 70, the boosted voltage adjusted by the single voltage regulation circuit 72 is used as the first to nth modules 71 of the module group. -1 to 71-n power supply terminals respectively, and the first to n-th modules 7
Since it is configured to operate 1-1 to 71-n, the adjustment voltage output from the voltage regulator 72 is
It is necessary to match the lowest operating voltage of the first to n-th modules 71-1 to 71-n to the power source voltage of the highest module.
【００２１】このように、前記既知のマイコン７０にお
いては、第１乃至第ｎの各モジュール７１−１乃至７１
−ｎの中の少なくとも１つに、必要とする電源電圧を超
えた減源電圧を供給しており、それによりマイコン７０
全体の消費電力が増大してしまうという問題がある。As described above, in the known microcomputer 70, the first to n-th modules 71-1 to 71-
At least one of -n is supplied with a reduced voltage exceeding the required power supply voltage, whereby the microcomputer 70
There is a problem that the total power consumption increases.
【００２２】本発明は、前記問題点を除くものであっ
て、その目的は、各モジュ−ルに対してそれぞれ適正な
電源電圧を供給することにより、全体の消費電力の増大
を抑えるようにした半導体集積回路装置を提供すること
にある。The present invention eliminates the above-mentioned problems, and an object of the present invention is to suppress an increase in overall power consumption by supplying an appropriate power supply voltage to each module. It is to provide a semiconductor integrated circuit device.
【００２３】[0023]
【課題を解決するための手段】前記目的を達成するため
に、本発明は、複数個のモジュールと、電圧レギュレー
ト回路と、電源電圧昇圧回路とが内蔵され、前記電源電
圧を前記昇圧回路で昇圧し、昇圧電圧を前記電圧レギュ
レータ回路で所要電圧値に調整し、調整電圧を前記複数
個のモジュールに電源電圧として供給するようにした半
導体集積回路装置において、前記電圧レギュレート回路
を前記複数個のモジュールにそれぞれ対応させて複数個
設け、前記複数個の電圧レギュレート回路はそれぞれ対
応するモジュールの最低動作電圧に略等しい調整電圧を
発生する手段を備える。In order to achieve the above object, the present invention has a plurality of modules, a voltage regulation circuit, and a power supply voltage booster circuit built-in, and the power supply voltage is boosted by the booster circuit. In the semiconductor integrated circuit device, which boosts voltage, adjusts the boosted voltage to a required voltage value by the voltage regulator circuit, and supplies the adjusted voltage as a power supply voltage to the plurality of modules, the plurality of voltage regulation circuits are provided. A plurality of voltage regulation circuits are provided corresponding to the respective modules, and each of the plurality of voltage regulation circuits comprises means for generating an adjustment voltage substantially equal to the minimum operating voltage of the corresponding module.
【００２４】[0024]
【作用】前記手段においては、半導体集積回路装置に供
給される電源電圧を、昇圧回路で昇圧させ、電源電圧よ
りも高い昇圧電圧に変換し、続いて、この昇圧電圧を複
数個のモジュールにそれぞれ対応して設けた複数の電圧
レギュレ−ト回路に供給し、これら複数の電圧レギュレ
−ト回路においては、入力された昇圧電圧を、それぞれ
対応するモジュールの電源電圧に適した電圧、即ち、各
モジュール別にその最低動作電圧に略等しい電圧になる
ように調整し、この調整により得られた電圧（調整電
圧）を各別にモジュールに電源電圧として供給するもの
である。In the above-mentioned means, the power supply voltage supplied to the semiconductor integrated circuit device is boosted by the booster circuit and converted into a boosted voltage higher than the power supply voltage. The plurality of voltage regulation circuits provided corresponding to the plurality of voltage regulation circuits, the input boosted voltage is a voltage suitable for the power supply voltage of the corresponding module, that is, each module. Separately, the voltage is adjusted so as to be substantially equal to the minimum operating voltage, and the voltage (adjusted voltage) obtained by this adjustment is separately supplied to the module as a power supply voltage.
【００２５】このように、前記手段によれば、各モジュ
−ルに供給される電源電圧は、各モジュ−ルに適した電
圧になるので、各モジュ−ルで過剰に電力が消費される
ことがなくなり、半導体数積回路装置における全体の消
費電力を既知のこの種の半導体数積回路装置に比べて小
さくすることができる。As described above, according to the above means, the power supply voltage supplied to each module becomes a voltage suitable for each module, so that each module consumes excessive power. Therefore, the overall power consumption of the semiconductor product circuit device can be made smaller than that of a known semiconductor product circuit device of this type.
【００２６】[0026]
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００２７】図１は、本発明に係わる半導体数積回路装
置の第１の実施例の構成を示すブロック構成図であっ
て、半導体数積回路装置がマイコンである例を示してい
る。FIG. 1 is a block diagram showing the configuration of the first embodiment of the semiconductor product circuit device according to the present invention, showing an example in which the semiconductor product circuit device is a microcomputer.
【００２８】図１において、１はマイコン、２−１は第
１モジュール、２−２は第２モジュール、２−３は第３
モジュール、２−ｎは第ｎモジュール、３−１は第１レ
ギュレート回路、３−２は第２電圧レギュレート回路、
３−３は第３電圧レギュレート回路、３−ｎは第ｎ電圧
レギュレート回路、４は昇圧回路、５は電源電圧（Ｖｃ
ｃ）入力端子である。In FIG. 1, 1 is a microcomputer, 2-1 is a first module, 2-2 is a second module, 2-3 is a third module.
Modules, 2-n are nth modules, 3-1 is a first regulation circuit, 3-2 is a second voltage regulation circuit,
3-3 is a third voltage regulation circuit, 3-n is an nth voltage regulation circuit, 4 is a booster circuit, 5 is a power supply voltage (Vc).
c) Input terminal.
【００２９】そして、マイコン１は、チップにそれぞれ
内藏された第１乃至第ｎモジュール２−１乃至２−ｎか
らなるモジュール群と、第１乃至第ｎモジュール２−１
乃至２−ｎに対応した第１乃至第ｎ電圧レギュレート回
路３−１乃至３−ｎと、昇圧回路４とで構成される。昇
圧回路４は、入力が電源電圧供給端子５に、出力が第１
乃至第ｎ電圧レギュレート回路３−１乃至３−ｎの入力
にそれぞれ接続され、第１乃至第ｎ電圧レギュレート回
路３−１乃至３−ｎの出力は、モジュール群の対応する
第１乃至第ｎモジュール２−１乃至２−ｎの電源端子に
それぞれ接続される。この場合、第１乃至第ｎ電圧レギ
ュレート回路３−１乃至３−ｎから出力される調整電圧
は、それぞれ、次続される第１乃至第ｎモジュール２−
１乃至２−ｎの最低動作電圧ＶBMIN1 乃至ＶBMINn に略
等しい電圧になるように構成されている。The microcomputer 1 includes a module group consisting of first to n-th modules 2-1 to 2-n and a first to n-th module 2-1 respectively embedded in the chip.
1 to n-th voltage regulation circuits 3-1 to 3-n corresponding to 1 to 2-n, and a booster circuit 4. The booster circuit 4 has an input at the power supply voltage supply terminal 5 and an output at the first
To the nth voltage regulation circuits 3-1 to 3-n, respectively, and the outputs of the first to nth voltage regulation circuits 3-1 to 3-n correspond to the corresponding first to the first modules of the module group. The power source terminals of the n modules 2-1 to 2-n are respectively connected. In this case, the adjusted voltages output from the first to n-th voltage regulation circuits 3-1 to 3-n are respectively connected to the succeeding first to n-th modules 2-.
It is configured to have a voltage substantially equal to the minimum operating voltage V BMIN1 to V BMINn of 1 to 2-n.
【００３０】前記構成を有する第１の実施例のマイコン
１の動作は、概要、次のとおりである。The outline of the operation of the microcomputer 1 of the first embodiment having the above configuration is as follows.
【００３１】いま、電源電圧供給端子５に電源電圧（Ｖ
ｃｃ）が供給されると、電源電圧（Ｖｃｃ）は、昇圧回
路４において昇圧され、電源電圧（Ｖｃｃ）より高い昇
圧電圧ＶH に変換された後、第１乃至第ｎ電圧レギュレ
ート回路２−１乃至２−ｎに並列的に供給される。この
とき、第１電圧レギュレート回路２−１は、供給された
昇圧電圧ＶH を、次続の第１モジュール２−１の最低動
作電圧ＶBMIN1 に略等しい電圧になるように調整し、調
整電圧を電源電圧として第１モジュール２−１に供給す
る。第２電圧レギュレート回路２−２も、供給された昇
圧電圧ＶH を、次続の第２モジュール２−２の最低動作
電圧ＶBMIN2 に略等しい電圧になるように調整し、調整
電圧を電源電圧として第２モジュール２−２に供給す
る。他の電圧レギュレート回路２−３乃至２−ｎも全く
同様であって、それぞれ、供給された昇圧電圧ＶH を、
次続の第３乃至第ｎモジュール２−３乃至２−ｎの最低
動作電圧ＶBMIN3 乃至ＶBMINn に略等しい電圧になるよ
うに調整し、調整電圧を電源電圧として第３乃至第ｎモ
ジュール２−３乃至２−ｎに供給する。そして、電源電
圧が供給された第１乃至第ｎモジュール２−１乃至２−
ｎは、いずれも能動状態になり、第１乃至第ｎモジュー
ル２−１乃至２−ｎで所定の制御動作が行われるもので
ある。Now, the power supply voltage (V
If cc) is supplied, the power supply voltage (Vcc) is pressurized in booster circuit 4, after being converted power supply voltage (Vcc) higher than the boosted voltage V H, first to n voltage regulator circuit 2- 1 to 2-n are supplied in parallel. At this time, the first voltage regulator circuit 2-1 adjusts the supplied boosted voltage V H to a voltage substantially equal to the lowest operating voltage V BMIN1 of the first module 2-1 that follows, and adjusts it. The voltage is supplied to the first module 2-1 as a power supply voltage. The second voltage regulation circuit 2-2 also adjusts the supplied boosted voltage V H to a voltage substantially equal to the lowest operating voltage V BMIN2 of the second module 2-2 that follows, and supplies the adjusted voltage to the power supply. The voltage is supplied to the second module 2-2. The other voltage regulation circuits 2-3 to 2-n are exactly the same, and the supplied boosted voltage V H is
The third to n-th modules 2-3 to 2-n are adjusted to have a voltage substantially equal to the lowest operating voltage V BMIN3 to V BMINn , and the adjusted voltage is used as a power supply voltage. 3 to 2-n. Then, the first to n-th modules 2-1 to 2- to which the power supply voltage is supplied
All n are in an active state, and a predetermined control operation is performed by the first to n-th modules 2-1 to 2-n.
【００３２】ここで、図２は、図１に図示されたマイコ
ン１に用いられる第１乃至第ｎ電圧レギュレ−ト回路３
−１乃至３−ｎの構成の一例を示す回路構成図である。Here, FIG. 2 shows first to nth voltage regulator circuits 3 used in the microcomputer 1 shown in FIG.
It is a circuit block diagram which shows an example of a structure of -1 thru | or 3-n.
【００３３】図２において、６はバイアス回路、７−１
は第１ＮチャネルＭＯＳＦＥＴ、７−２は第２Ｎチャネ
ルＭＯＳＦＥＴ、８−１は第１ＰチャネルＭＯＳＦＥ
Ｔ、８−２は第２ＰチャネルＭＯＳＦＥＴ、８−３は第
３ＰチャネルＭＯＳＦＥＴ、９はＮチャネルデプレッシ
ョンＭＯＳＦＥＴ、１０はキャパシタ、１１は切替スイ
ッチ、１２は直列抵抗、１３は入力端子、１４は出力端
子、１５は基準電圧（Ｖｒｅｆ）供給端子である。In FIG. 2, 6 is a bias circuit, 7-1
Is a first N-channel MOSFET, 7-2 is a second N-channel MOSFET, 8-1 is a first P-channel MOSFET.
T, 8-2 is a second P-channel MOSFET, 8-3 is a third P-channel MOSFET, 9 is an N-channel depletion MOSFET, 10 is a capacitor, 11 is a changeover switch, 12 is a series resistor, 13 is an input terminal, 14 is an output terminal. , 15 are reference voltage (Vref) supply terminals.
【００３４】そして、第１ＮチャネルＭＯＳＦＥＴ７−
１、第３ＮチャネルＭＯＳＦＥＴ７−３、第１Ｐチャネ
ルＭＯＳＦＥＴ８−１は入力端子１３と接地間に直列接
続され、第１ＮチャネルＭＯＳＦＥＴ７−１と第１Ｐチ
ャネルＭＯＳＦＥＴ８−１の直列接続回路に並列に、第
２ＮチャネルＭＯＳＦＥＴ７−２と第２ＰチャネルＭＯ
ＳＦＥＴ８−２の直列接続回路が接続される。第１Ｎチ
ャネルＭＯＳＦＥＴ７−１のゲートは基準電圧供給端子
１５に接続され、第３ＮチャネルＭＯＳＦＥＴ７−３の
ゲートはバイアス回路６を介して入力端子１３に接続さ
れる。第１及び第２ＰチャネルＭＯＳＦＥＴ８−１、８
−２のゲートは、ともに第１ＮチャネルＭＯＳＦＥＴ７
−１のドレイン及び第１ＰチャネルＭＯＳＦＥＴ８−１
のドレインに接続される。ＮチャネルデプレッションＭ
ＯＳＦＥＴ９は入力端子１３と出力端子１４間に接続さ
れ、このＭＯＳＦＥＴ９のゲートは、第２ＮチャネルＭ
ＯＳＦＥＴ７−２のドレイン及び第２ＰチャネルＭＯＳ
ＦＥＴ８−２のドレインに接続されるとともに、キャパ
シタ１０を介して接地される。直列抵抗１２は出力端子
１４と接地間に接続され、切替スイッチ１１は第２Ｎチ
ャネルＭＯＳＦＥＴ７−２のゲートと直列抵抗１２の１
つの抵抗との間に接続される。Then, the first N-channel MOSFET 7-
The first, the third N-channel MOSFET 7-3 and the first P-channel MOSFET 8-1 are connected in series between the input terminal 13 and the ground, and are connected in parallel to the series connection circuit of the first N-channel MOSFET 7-1 and the first P-channel MOSFET 8-1 to the second N-channel. Channel MOSFET 7-2 and second P channel MO
The series connection circuit of SFET8-2 is connected. The gate of the first N-channel MOSFET 7-1 is connected to the reference voltage supply terminal 15, and the gate of the third N-channel MOSFET 7-3 is connected to the input terminal 13 via the bias circuit 6. First and second P-channel MOSFETs 8-1, 8
-2 are both gates of the first N-channel MOSFET 7
-1 drain and the first P-channel MOSFET 8-1
Connected to the drain of. N channel depletion M
The OSFET 9 is connected between the input terminal 13 and the output terminal 14, and the gate of this MOSFET 9 is the second N-channel M.
Drain of OSFET7-2 and second P-channel MOS
It is connected to the drain of the FET 8-2 and is also grounded via the capacitor 10. The series resistor 12 is connected between the output terminal 14 and the ground, and the changeover switch 11 includes the gate of the second N-channel MOSFET 7-2 and 1 of the series resistor 12.
Connected between two resistors.
【００３５】前記構成による第１乃至第ｎ電圧レギュレ
−ト回路３−１乃至３−ｎは、概要、次のように動作す
る。The first to n-th voltage regulation circuits 3-1 to 3-n having the above-described configuration operate as follows in brief.
【００３６】入力端子１３に昇圧電圧ＶH が印加される
と、その昇圧電圧ＶH はバイアス回路６を介して第３Ｎ
チャネルＭＯＳＦＥＴ７−３のゲートに供給され、第３
ＮチャネルＭＯＳＦＥＴ７−３は飽和領域に駆動された
定電流源として動作するようになる。また、基準電圧供
給端子１５に基準電圧Ｖｒｅｆが印加されると、その基
準電圧Ｖｒｅｆは第１ＮチャネルＭＯＳＦＥＴ７−１の
ゲ−トに供給され、一方で、直列抵抗１２の中間点に得
られた分圧電圧ＶD は切替スイッチ１１を介して第２Ｎ
チャネルＭＯＳＦＥＴ７−２のゲ−トに供給される。こ
のとき、第１ＮチャネルＭＯＳＦＥＴ７−１、第２Ｎチ
ャネルＭＯＳＦＥＴ７−２、第１ＰチャネルＭＯＳＦＥ
Ｔ８−１、第２ＰチャネルＭＯＳＦＥＴ８−２からなる
回路部分は、第３ＮチャネルＭＯＳＦＥＴ７−３と協動
して、分圧電圧ＶD が基準電圧Ｖｒｅｆと同電圧になる
ように、ＮチャネルデプレッションＭＯＳＦＥＴ９のオ
ン時の抵抗を変化させたり、あるいは、Ｎチャネルデプ
レッションＭＯＳＦＥＴ９を繰り返しオン、オフさせ、
出力端子１４に調整された電圧を供給するように働く。[0036] When the boosted voltage V H to the input terminal 13 is applied, the boosted voltage V H via the bias circuit 6 first 3N
It is supplied to the gate of the channel MOSFET 7-3,
The N-channel MOSFET 7-3 comes to operate as a constant current source driven in the saturation region. When the reference voltage Vref is applied to the reference voltage supply terminal 15, the reference voltage Vref is supplied to the gate of the first N-channel MOSFET 7-1, while the reference voltage Vref is obtained at the midpoint of the series resistor 12. The pressure voltage V D is passed through the changeover switch 11 to the second N
It is supplied to the gate of the channel MOSFET 7-2. At this time, the first N-channel MOSFET 7-1, the second N-channel MOSFET 7-2, the first P-channel MOSFET
The circuit portion including the T8-1 and the second P-channel MOSFET 8-2 cooperates with the third N-channel MOSFET 7-3 so that the divided voltage V D becomes the same voltage as the reference voltage Vref. The resistance at the time of turning on is changed, or the N-channel depletion MOSFET 9 is repeatedly turned on and off,
It serves to provide a regulated voltage to the output terminal 14.
【００３７】このように、第１の実施例によれば、第１
乃至第ｎモジュ−ル２−１乃至２−ｎに供給される電源
電圧は、それぞれ第１乃至第ｎモジュ−ル２−１乃至２
−ｎの最低動作電圧ＶBMIN1 乃至ＶBMINn に略等しい電
圧に適した電圧になるので、第１乃至第ｎモジュ−ル２
−１乃至２−ｎにおいて過剰に電力が消費されることが
なくなり、半導体数積回路装置における全体の消費電力
を既知のこの種の半導体数積回路装置に比べて低減させ
ることができる。Thus, according to the first embodiment, the first
To the nth modules 2-1 to 2-n, the power supply voltages supplied to the first to nth modules 2-1 to 2-1 are, respectively.
Since it becomes a voltage approximately equal to the minimum operating voltage V BMIN1 to V BMINn of −n, the first to nth modules 2 are
Power is not excessively consumed in -1 to 2-n, and the overall power consumption of the semiconductor product circuit device can be reduced as compared with the known semiconductor product circuit device of this type.
【００３８】なお、第１の実施例においては、１つの電
圧レギュレート回路に対応して１つの内蔵モジュールを
組み合わせた構成を示すものであるが、本発明は、かか
る組み合わせに限定されるものではなく、１つの電圧レ
ギュレート回路に２個以上、複数個の内蔵モジュールを
組み合わせを行ってもよいことはいうまでもない。これ
らは、以下の各実施例においても同様である。Although the first embodiment shows a configuration in which one built-in module is combined with one voltage regulation circuit, the present invention is not limited to such combination. Needless to say, two or more built-in modules may be combined in one voltage regulation circuit. These are the same in each of the following examples.
【００３９】次いで、図３は、本発明に係わる半導体数
積回路装置の第２の実施例の構成を示すブロック構成図
であって、同じく半導体数積回路装置がマイコンである
例を示している。Next, FIG. 3 is a block diagram showing the configuration of the second embodiment of the semiconductor product circuit device according to the present invention, similarly showing an example in which the semiconductor product circuit device is a microcomputer. .
【００４０】図３において、１６は基準電圧発生回路で
あり、その他、図１に示された構成要素と同じ構成要素
については同じ符号を付けている。In FIG. 3, reference numeral 16 is a reference voltage generating circuit, and other same components as those shown in FIG. 1 are designated by the same reference numerals.
【００４１】そして、第２の実施例は、第１の実施例の
回路に基準電圧発生回路１６を付加した構成を有するも
ので、基準電圧発生回路１６は、マイコン１のチップ内
に、第１乃至第ｎモジュール２−１乃至２−ｎからなる
モジュール群や、第１乃至第ｎ電圧レギュレート回路３
−１乃至３−ｎや、昇圧回路４とともに内蔵されてい
る。この基準電圧発生回路１６は、その入力が昇圧回路
４の出力に接続され、その出力が第１乃至第ｎ電圧レギ
ュレート回路３−１乃至３−ｎの入力に並列的に接続さ
れている。また、第２の実施例のその余の構成について
は、既に述べた第１の実施例の構成と同じであるので、
第２の実施例の構成についてのこれ以上の説明は、省略
する。The second embodiment has a configuration in which the reference voltage generating circuit 16 is added to the circuit of the first embodiment. The reference voltage generating circuit 16 is provided in the chip of the microcomputer 1 with the first voltage. To the n-th module 2-1 to 2-n, and the first to the n-th voltage regulation circuits 3
-1 to 3-n and the booster circuit 4 are incorporated. The reference voltage generation circuit 16 has its input connected to the output of the booster circuit 4, and its output connected in parallel to the inputs of the first to n-th voltage regulation circuits 3-1 to 3-n. Further, since the rest of the configuration of the second embodiment is the same as the configuration of the first embodiment already described,
Further description of the configuration of the second embodiment will be omitted.
【００４２】前記構成に係わる第２の実施例において、
基準電圧発生回路１６に昇圧回路４が出力する昇圧電圧
ＶH が供給された場合、基準電圧発生回路１６は、供給
された昇圧電圧ＶH を電源電圧として基準電圧Ｖｒｅｆ
を発生し、この基準電圧Ｖｒｅｆを並列的に第１乃至第
ｎ電圧レギュレート回路３−１乃至３−ｎの基準電圧供
給端子１５に印加する。そして、基準電圧供給端子１５
に基準電圧Ｖｒｅｆが供給された後の、第１乃至第ｎモ
ジュール２−１乃至２−ｎ、第１乃至第ｎ電圧レギュレ
ート回路３−１乃至３−ｎ、昇圧回路４に関連する構成
部分の動作は、既に述べた第１の実施例の動作と同じで
あるので、第２の実施例の動作についてもこれ以上の説
明は、省略する。In the second embodiment of the above construction,
When the boosted voltage V H output from the booster circuit 4 is supplied to the reference voltage generation circuit 16, the reference voltage generation circuit 16 uses the supplied boosted voltage V H as a power supply voltage to generate the reference voltage Vref.
Then, the reference voltage Vref is applied in parallel to the reference voltage supply terminal 15 of the first to nth voltage regulation circuits 3-1 to 3-n. Then, the reference voltage supply terminal 15
To the first to nth modules 2-1 to 2-n, the first to nth voltage regulation circuits 3-1 to 3-n, and the booster circuit 4 after the reference voltage Vref is supplied to Since the above operation is the same as the operation of the first embodiment already described, further description of the operation of the second embodiment will be omitted.
【００４３】ここで、図４は、図３に図示された基準電
圧発生回路１６の構成の一例を示す回路構成図である。Here, FIG. 4 is a circuit configuration diagram showing an example of the configuration of the reference voltage generating circuit 16 shown in FIG.
【００４４】図４において、１７はバイアス回路、１８
−１は第１ＮチャネルデプレッションＭＯＳＦＥＴ、１
８−２は第２ＮチャネルデプレッションＭＯＳＦＥＴ、
１９−１は第１ＮチャネルＭＯＳＦＥＴ、１９−２は第
２ＮチャネルＭＯＳＦＥＴ、２０−１は第１Ｐチャネル
ＭＯＳＦＥＴ、２０−２は第２ＰチャネルＭＯＳＦＥ
Ｔ、２１はキャパシタ、２２は直列抵抗、２３は入力端
子、２４は出力端子である。In FIG. 4, 17 is a bias circuit, and 18
-1 is the first N-channel depletion MOSFET, 1
8-2 is a second N-channel depletion MOSFET,
19-1 is a first N-channel MOSFET, 19-2 is a second N-channel MOSFET, 20-1 is a first P-channel MOSFET, 20-2 is a second P-channel MOSFET.
T and 21 are capacitors, 22 is a series resistance, 23 is an input terminal, and 24 is an output terminal.
【００４５】そして、第１ＮチャネルデプレッションＭ
ＯＳＦＥＴ１８−１、第２ＮチャネルＭＯＳＦＥＴ１９
−２、第１ＰチャネルＭＯＳＦＥＴ２０−１は入力端子
２３と接地間に直列接続され、第１Ｎチャネルデプレッ
ションＭＯＳＦＥＴ１８−１と第１ＰチャネルＭＯＳＦ
ＥＴ２０−１の直列接続回路に並列に、第１Ｎチャネル
ＭＯＳＦＥＴ１９−２と第２ＰチャネルＭＯＳＦＥＴ２
０−２の直列接続回路が接続される。第１Ｎチャネルデ
プレッションＭＯＳＦＥＴ１８−１のゲートは接地さ
れ、第２ＮチャネルＭＯＳＦＥＴ１９−２のゲートはバ
イアス回路１７を介して入力端子２３に接続される。第
１及び第２ＰチャネルＭＯＳＦＥＴ２０−１、２０−２
のゲートは、ともに第１ＮチャネルデプレッションＭＯ
ＳＦＥＴ１８−１のドレイン及び第１ＰチャネルＭＯＳ
ＦＥＴ２０−１のドレインに接続される。第２Ｎチャネ
ルデプレッションＭＯＳＦＥＴ１８−２は入力端子２３
と出力端子２４間に接続され、このＭＯＳＦＥＴ１８−
２のゲートは、第１ＮチャネルＭＯＳＦＥＴ１９−１の
ドレイン及び第２ＰチャネルＭＯＳＦＥＴ２０−２のド
レインに接続されるとともに、キャパシタ２１を介して
接地される。直列抵抗２２は出力端子２４と接地間に接
続され、第１ＮチャネルＭＯＳＦＥＴ１９−１のゲート
は直列抵抗２２の中間点に接続される。Then, the first N-channel depletion M
OSFET 18-1, second N-channel MOSFET 19
-2, the first P-channel MOSFET 20-1 is connected in series between the input terminal 23 and the ground, and the first N-channel depletion MOSFET 18-1 and the first P-channel MOSF are connected.
The first N-channel MOSFET 19-2 and the second P-channel MOSFET 2 are connected in parallel with the series connection circuit of the ET 20-1.
0-2 series connection circuit is connected. The gate of the first N-channel depletion MOSFET 18-1 is grounded, and the gate of the second N-channel MOSFET 19-2 is connected to the input terminal 23 via the bias circuit 17. First and second P-channel MOSFETs 20-1 and 20-2
Both gates of the first N-channel depletion MO
The drain of the SFET 18-1 and the first P-channel MOS
It is connected to the drain of the FET 20-1. The second N-channel depletion MOSFET 18-2 has an input terminal 23.
Connected between the output terminal 24 and this MOSFET 18-
The gate of 2 is connected to the drain of the first N-channel MOSFET 19-1 and the drain of the second P-channel MOSFET 20-2, and is also grounded via the capacitor 21. The series resistor 22 is connected between the output terminal 24 and the ground, and the gate of the first N-channel MOSFET 19-1 is connected to the midpoint of the series resistor 22.
【００４６】前記構成による基準電圧発生回路１６は、
概要、次のように動作する。The reference voltage generating circuit 16 having the above structure is
Overview, works as follows.
【００４７】入力端子２３に昇圧電圧ＶH が印加される
と、その昇圧電圧ＶH はバイアス回路１７を介して第２
ＮチャネルＭＯＳＦＥＴ１９−２のゲートに供給され、
第２ＮチャネルＭＯＳＦＥＴ１９−２は飽和領域に駆動
された定電流源として動作するようになる。また、第１
ＮチャネルデプレッションＭＯＳＦＥＴ１８−１のゲ−
トに接地電圧が供給され、一方、直列抵抗２２の中間点
に得られた分圧電圧ＶD が第１ＮチャネルＭＯＳＦＥＴ
１９−１のゲ−トに供給される。このとき、第１Ｎチャ
ネルデプレッションＭＯＳＦＥＴ１８−１、第１Ｎチャ
ネルＭＯＳＦＥＴ１９−１、第１ＰチャネルＭＯＳＦＥ
Ｔ２０−１、第２ＰチャネルＭＯＳＦＥＴ２０−２から
なる回路部分は、第２ＮチャネルＭＯＳＦＥＴ１９−２
と協動して、第１ＮチャネルデプレッションＭＯＳＦＥ
Ｔ１８−１を流れるドレイン電流と第１ＮチャネルＭＯ
ＳＦＥＴ１９−１を流れるドレイン電流とが略一致する
ように、第２ＮチャネルデプレッションＭＯＳＦＥＴ１
８−２のオン時の抵抗を変化させたり、あるいは、第２
ＮチャネルデプレッションＭＯＳＦＥＴ１８−２を繰り
返しオン、オフさせ、出力端子２４に調整された基準電
圧Ｖｒｅｆを供給するように働く。この場合、基準電圧
Ｖｒｅｆは、第１及び第２ＮチャネルデプレッションＭ
ＯＳＦＥＴ１８−１、１８−２のしきい値電圧をＶNDth
とし、第１及び第２ＮチャネルＭＯＳＦＥＴ１９−１、
１９−２のしきい値電圧をＶNth とすれば、｜ＶNDth｜
＋ＶNth で表わされ、第１ＮチャネルＭＯＳＦＥＴ１９
−１のゲートに接続される直列抵抗２２の中間点のタッ
プ位置を選択すれば、大きさを異にした任意の基準電圧
Ｖｒｅｆを発生させることができる。[0047] When the boosted voltage V H to the input terminal 23 is applied, the boosted voltage V H and the second through the bias circuit 17
It is supplied to the gate of the N-channel MOSFET 19-2,
The second N-channel MOSFET 19-2 operates as a constant current source driven in the saturation region. Also, the first
N-channel depletion MOSFET 18-1 gate
To the ground voltage, while the divided voltage V D obtained at the intermediate point of the series resistor 22 is the first N-channel MOSFET.
19-1 is supplied to the gate. At this time, the first N-channel depletion MOSFET 18-1, the first N-channel MOSFET 19-1, and the first P-channel MOSFE
The circuit portion including the T20-1 and the second P-channel MOSFET 20-2 is the second N-channel MOSFET 19-2.
1st N-channel depletion MOSFE in cooperation with
The drain current flowing through T18-1 and the first N-channel MO
The second N-channel depletion MOSFET 1 is arranged so that the drain current flowing through the SFET 19-1 substantially matches.
8-2 changes the resistance when turned on, or the second
The N-channel depletion MOSFET 18-2 is repeatedly turned on and off to serve to supply the regulated reference voltage Vref to the output terminal 24. In this case, the reference voltage Vref is equal to the first and second N channel depletion M.
Set the threshold voltage of the OSFETs 18-1 and 18-2 to V NDth
And the first and second N-channel MOSFETs 19-1,
If the threshold voltage of 19-2 is V Nth , then | V NDth |
Represented by + V Nth , the first N-channel MOSFET 19
By selecting the tap position of the intermediate point of the series resistor 22 connected to the −1 gate, it is possible to generate arbitrary reference voltages Vref having different magnitudes.
【００４８】このように、第２の実施例によれば、第１
乃至第ｎモジュ−ル２−１乃至２−ｎに供給される電源
電圧は、基準電圧Ｖｒｅｆを基に得られるそれぞれ第１
乃至第ｎモジュ−ル２−１乃至２−ｎの最低動作電圧Ｖ
BMIN1 乃至ＶBMINn に略等しい電圧に適した電圧になる
ので、第１の実施例と同様に、第１乃至第ｎモジュ−ル
２−１乃至２−ｎにおいて過剰に電力が消費されること
がなくなり、半導体数積回路装置における全体の消費電
力を既知のこの種の半導体数積回路装置に比べて低減さ
せることができる。As described above, according to the second embodiment, the first
The power supply voltages supplied to the first to nth modules 2-1 to 2-n are the first voltages obtained based on the reference voltage Vref.
To the lowest operating voltage V of the nth modules 2-1 to 2-n
Since the voltage is approximately equal to BMIN1 to V BMINn , the power may be excessively consumed in the first to nth modules 2-1 to 2-n as in the first embodiment. Therefore, it is possible to reduce the total power consumption of the semiconductor multi-product circuit device as compared with the known semiconductor multi-product circuit device of this type.
【００４９】続いて、図５は、本発明に係わる半導体集
積回路装置の第３の実施例の構成を示すブロック構成図
であって、同じく半導体集積回路装置がマイコンである
例を示している。Next, FIG. 5 is a block diagram showing the configuration of the third embodiment of the semiconductor integrated circuit device according to the present invention, which also shows an example in which the semiconductor integrated circuit device is a microcomputer.
【００５０】図５において、２５−１は第１スイッチ回
路、２５−２は第２スイッチ回路、２５−３は第３スイ
ッチ回路、２５−ｎは第ｎスイッチ回路、２６はスイッ
チコントロ−ルレジスタであり、その他、図１に示され
た構成要素と同じ構成要素については同じ符号を付けて
いる。In FIG. 5, 25-1 is a first switch circuit, 25-2 is a second switch circuit, 25-3 is a third switch circuit, 25-n is an n-th switch circuit, and 26 is a switch control register. In addition, the same components as those shown in FIG. 1 are designated by the same reference numerals.
【００５１】そして、第３の実施例は、第１の実施例の
回路に第１乃至第ｎスイッチ回路２５−１乃至２５−ｎ
と、スイッチコントロ−ルレジスタ２６を付加した構成
を有するもので、第１乃至第ｎスイッチ回路２５−１乃
至２５−ｎやスイッチコントロ−ルレジスタ２６は、マ
イコン１のチップ内に、第１乃至第ｎモジュール２−１
乃至２−ｎからなるモジュール群や、第１乃至第ｎ電圧
レギュレート回路３−１乃至３−ｎや、昇圧回路４とと
もに内蔵されている。第１スイッチ回路２５−１は、入
力側が第１電圧レギュレート回路３−１の出力に、出力
側が第１モジュール２−１の電源端子にそれぞれ接続さ
れる。第２スイッチ回路２５−２は、入力側が第２電圧
レギュレート回路３−２の出力に、出力側が第２モジュ
ール２−２の電源端子にそれぞれ接続される。同様に、
第３乃至第ｎスイッチ回路２５−３乃至２５−ｎは、各
別に、入力側が第３乃至第ｎ電圧レギュレート回路３−
３乃至３−ｎの出力に、出力側が第３乃至第ｎモジュー
ル２−３乃至２−ｎの電源端子にそれぞれ接続される。
スイッチコントロ−ルレジスタ２６は、出力側が別個に
第１乃至第ｎスイッチ回路２５−１乃至２５−ｎの制御
端に接続されており、第１乃至第ｎスイッチ回路２５−
１乃至２５−ｎを各別にオン、オフできるように構成さ
れている。また、第３の実施例におけるその余の構成に
ついては、既に述べた第１の実施例の構成と同じである
ので、第３の実施例についてはこれ以上の説明は、省略
する。In the third embodiment, the first to n-th switch circuits 25-1 to 25-n are added to the circuit of the first embodiment.
And a switch control register 26 is added, the first to nth switch circuits 25-1 to 25-n and the switch control register 26 are provided in the chip of the microcomputer 1 to the first to nth. Module 2-1
To 2-n, a first to n-th voltage regulation circuits 3-1 to 3-n, and a booster circuit 4. The input side of the first switch circuit 25-1 is connected to the output of the first voltage regulation circuit 3-1 and the output side thereof is connected to the power supply terminal of the first module 2-1. The input side of the second switch circuit 25-2 is connected to the output of the second voltage regulation circuit 3-2, and the output side thereof is connected to the power supply terminal of the second module 2-2. Similarly,
The third to n-th switch circuits 25-3 to 25-n have third to n-th voltage regulation circuits 3-, respectively, on the input side.
The output side is connected to the outputs of 3 to 3-n and the power supply terminals of the third to n-th modules 2-3 to 2-n, respectively.
The output side of the switch control register 26 is separately connected to the control ends of the first to n-th switch circuits 25-1 to 25-n, and the first to n-th switch circuits 25-
1 to 25-n can be individually turned on and off. Further, the rest of the configuration of the third embodiment is the same as the configuration of the first embodiment already described, so further description of the third embodiment will be omitted.
【００５２】前記構成に係わる第３の実施例において、
第１電圧レギュレ−ト回路３−１で発生された調整電
圧、即ち、第１モジュール２−１の最低動作電圧Ｖ
BMIN1 は、第１スイッチ回路２５−１を介して第１モジ
ュール２−１の電源端子に供給され、第１モジュール２
−１を能動状態にする。また、第２電圧レギュレ−ト回
路３−２で発生された調整電圧、即ち、第２モジュール
２−２の最低動作電圧ＶBMIN2 は、第２スイッチ回路２
５−２を介して第２モジュール２−２の電源端子に供給
され、第２モジュール２−２を能動状態にする。同様
に、第３乃至第ｎ電圧レギュレ−ト回路３−３乃至３−
ｎで発生された調整電圧、即ち、第３乃至第ｎモジュー
ル２−２乃至２−ｎの最低動作電圧ＶBMIN3 乃至Ｖ
BMINn は、個別に第３乃至第ｎスイッチ回路２５−３乃
至２５−ｎを介して第３乃至第ｎモジュール２−２乃至
２−ｎの電源端子に供給され、第３乃至第ｎモジュール
２−３乃至２−ｎを能動状態にするように機能する。In the third embodiment of the above construction,
The regulated voltage generated by the first voltage regulation circuit 3-1; that is, the minimum operating voltage V of the first module 2-1.
BMIN1 is supplied to the power supply terminal of the first module 2-1 through the first switch circuit 25-1, and the first module 2
Put -1 in the active state. Further, the regulated voltage generated in the second voltage regulation circuit 3-2, that is, the minimum operating voltage V BMIN2 of the second module 2-2 is the second switching circuit 2
The power is supplied to the power supply terminal of the second module 2-2 via 5-2 to activate the second module 2-2. Similarly, the third to n-th voltage regulation circuits 3-3 to 3-
n, ie, the minimum operating voltage V BMIN3 to V of the third to nth modules 2-2 to 2-n.
BMINn is individually supplied to the power supply terminals of the third to nth modules 2-2 to 2-n via the third to nth switch circuits 25-3 to 25-n, and the third to nth modules 2- It functions to activate 3 to 2-n.
【００５３】この場合、スイッチコントロ−ルレジスタ
２６を適宜調整することにより、第１乃至第ｎスイッチ
回路２５−１乃至２５−ｎの中の１つのスイッチ回路、
例えば、第１スイッチ回路２５−１の接点だけを開くよ
うにすれば、第１電圧レギュレ−ト回路３−１に得られ
た調整電圧（最低動作電圧ＶBMIN1 ）は、接点が開放さ
れた第１スイッチ回路２５−１において阻止され、第１
モジュール２−１の電源端子に供給されなくなって、第
１モジュール２−１は非能動状態に維持される。また、
第１スイッチ回路２５−１以外の他のスイッチ回路２５
−２乃至２５−ｎの中のいずれか、例えば、第３スイッ
チ回路２５−３の接点のみを開いた場合も、第１スイッ
チ回路２５−１の接点を開いた場合と全く同様であっ
て、前段の第３電圧レギュレ−ト回路３−３に得られた
調整電圧（最低動作電圧ＶBMIN3 ）は、接点が開放され
た第３スイッチ回路２５−３において阻止され、第３モ
ジュール２−３の電源端子に供給されなくなって、第３
モジュール２−３は非能動状態に維持される。In this case, by appropriately adjusting the switch control register 26, one of the first to nth switch circuits 25-1 to 25-n,
For example, if only the contact of the first switch circuit 25-1 is opened, the adjustment voltage (minimum operating voltage V BMIN1 ) obtained in the first voltage regulation circuit 3-1 will be the first one when the contact is opened. The first switch circuit 25-1 blocks the first
The power is not supplied to the power terminal of the module 2-1 and the first module 2-1 is maintained in the inactive state. Also,
A switch circuit 25 other than the first switch circuit 25-1
-2 to 25-n, for example, when only the contact of the third switch circuit 25-3 is opened, it is exactly the same as when the contact of the first switch circuit 25-1 is opened, The regulated voltage (minimum operating voltage V BMIN3 ) obtained in the third voltage regulation circuit 3-3 in the preceding stage is blocked in the third switch circuit 25-3 whose contact is opened, and the third module 2-3 is connected. No longer being supplied to the power supply terminal
Module 2-3 remains inactive.
【００５４】一方、スイッチコントロ−ルレジスタ２６
を適宜調整することにより、第１乃至第ｎスイッチ回路
２５−１乃至２５−ｎの中の２つ以上のスイッチ回路、
例えば、第１及び第３スイッチ回路２５−１、２５−３
の接点を選択的に開くようにすれば、第１電圧レギュレ
−ト回路３−１に得られた調整電圧（最低動作電圧Ｖ
BMIN1 ）及び第３電圧レギュレ−ト回路３−３に得られ
た調整電圧（最低動作電圧ＶBMIN3 ）は、接点が開放さ
れた第１スイッチ回路２５−１及び第３スイッチ回路２
５−３においてそれぞれ阻止され、第１モジュール２−
１の電源端子及び第３モジュール２−３の電源端子にそ
れぞれ供給されなくなって、第１モジュール２−１及び
第３モジュール２−３はいずれも非能動状態に維持され
る。また、第１乃至第ｎスイッチ回路２５−１乃至２５
−ｎの中の他の２つまたは３つ以上の各スイッチ回路の
接点を選択的に開くようにした場合も、前述の場合と全
く同じである。On the other hand, the switch control register 26
By appropriately adjusting the two or more switch circuits among the first to n-th switch circuits 25-1 to 25-n,
For example, the first and third switch circuits 25-1 and 25-3
If the contacts of the above are selectively opened, the adjustment voltage (minimum operating voltage V1) obtained in the first voltage regulation circuit 3-1 is obtained.
BMIN1 ) and the adjusted voltage (minimum operating voltage V BMIN3 ) obtained in the third voltage regulation circuit 3-3 are the first switch circuit 25-1 and the third switch circuit 2 whose contacts are open.
5-3, respectively, the first module 2-
No power is supplied to the first power supply terminal and the third power supply terminal of the third module 2-3, and the first module 2-1 and the third module 2-3 are both maintained in the inactive state. In addition, the first to n-th switch circuits 25-1 to 25
The same applies to the case where the contacts of each of the other two or three or more switch circuits in -n are selectively opened.
【００５５】かかる第３の実施例によれば、モジュ−ル
群を構成している第１乃至第ｎモジュール２−１乃至２
−ｎの中で使用中のモジュールのみを選択的に動作させ
る、具体的には、スイッチコントロ−ルレジスタ２６に
よって制御される第１乃至第ｎスイッチ回路２５−１乃
至２５−ｎを、第１乃至第ｎモジュール２−１乃至２−
ｎ毎に個別に設けるようにし、不使用中のモジュールに
対する調整電圧の供給を停止するようにしているので、
前述の第１及び第２の実施例において得られる効果に加
えて、消費電力をさらに低減させることが可能となる。According to the third embodiment, the first to n-th modules 2-1 to 2-1 constituting the module group are formed.
-N, only the module in use is selectively operated, specifically, the first to nth switch circuits 25-1 to 25-n controlled by the switch control register 26 Nth module 2-1 to 2-
Since each n is individually provided, and the supply of the adjustment voltage to the module not in use is stopped,
In addition to the effects obtained in the first and second embodiments described above, it is possible to further reduce power consumption.
【００５６】なお、第３の実施例においては、第１乃至
第ｎスイッチ回路２５−１乃至２５−ｎがそれぞれ対応
する第１乃至第ｎモジュール２−１乃至２−ｎの入力側
に接続配置される例を挙げて説明したが、第１乃至第ｎ
スイッチ回路２５−１乃至２５−ｎをそれぞれ対応する
第１乃至第ｎ電圧レギュレ−ト回路３−１乃至３−ｎの
入力側に接続配置するように変更し、第１乃至第ｎ電圧
レギュレ−ト回路３−１乃至３−ｎの入力に供給される
昇圧電圧ＶH を個別にカットするようにしても、同様な
作用効果を達成させることができる。In the third embodiment, the first to nth switch circuits 25-1 to 25-n are connected to the input sides of the corresponding first to nth modules 2-1 to 2-n. However, the first to nth
The switch circuits 25-1 to 25-n are changed so as to be connected to the input sides of the corresponding first to n-th voltage regulation circuits 3-1 to 3-n, and the first to n-th voltage regulation circuits are connected. Even if the boosted voltage V H supplied to the inputs of the gate circuits 3-1 to 3-n is individually cut, the same effect can be achieved.
【００５７】さらに、図６は、第１乃至第３の各実施例
に用いられる昇圧回路４の構成の一例を示す回路構成図
である。Further, FIG. 6 is a circuit configuration diagram showing an example of the configuration of the booster circuit 4 used in each of the first to third embodiments.
【００５８】図６において、２７は発振回路、２８は非
重畳クロック発生回路、２９−１は第１ＰチャネルＭＯ
ＳＦＥＴ、２９−２は第２ＰチャネルＭＯＳＦＥＴ、２
９−３は第３ＰチャネルＭＯＳＦＥＴ、２９−４は第４
ＰチャネルＭＯＳＦＥＴ、３０−１は第１ＮチャネルＭ
ＯＳＦＥＴ、３０−２は第２ＮチャネルＭＯＳＦＥＴ、
３０−３は第３ＮチャネルＭＯＳＦＥＴ、３０−４は第
４ＮチャネルＭＯＳＦＥＴ、３１−１は第１レベルシフ
タ回路、３１−２は第２レベルシフタ回路、３１−３は
第３レベルシフタ回路、３１−４は第４レベルシフタ回
路、３１−５は第５レベルシフタ回路、３２−１は第１
基準電圧発生回路、３２−２は第２基準電圧発生回路、
３２−３は第３基準電圧発生回路、３３−１は第１キャ
パシタ、３３−２は第２キャパシタ、３４は入力端子、
３５は出力端子、３６はリセット信号端子である。In FIG. 6, 27 is an oscillation circuit, 28 is a non-overlapping clock generation circuit, and 29-1 is a first P channel MO.
SFET, 29-2 is a second P-channel MOSFET, 2
9-3 is the third P-channel MOSFET, 29-4 is the fourth
P-channel MOSFET, 30-1 is the first N-channel M
OSFET, 30-2 is the second N-channel MOSFET,
30-3 is a third N-channel MOSFET, 30-4 is a fourth N-channel MOSFET, 31-1 is a first level shifter circuit, 31-2 is a second level shifter circuit, 31-3 is a third level shifter circuit, and 31-4 is a third level shifter circuit. 4-level shifter circuit, 31-5 is fifth level shifter circuit, 32-1 is first
Reference voltage generating circuit 32-2 is a second reference voltage generating circuit,
32-3 is a third reference voltage generating circuit, 33-1 is a first capacitor, 33-2 is a second capacitor, 34 is an input terminal,
Reference numeral 35 is an output terminal, and 36 is a reset signal terminal.
【００５９】そして、第１及び第２ＰチャネルＭＯＳＦ
ＥＴ２９−１、２９−２は、入力端子３４と出力端子３
５間に直列接続され、第３及び第４ＰチャネルＭＯＳＦ
ＥＴ２９−３、２９−４と第１ＮチャネルＭＯＳＦＥＴ
３０−１は、出力端子３５と接地間に直列接続される。
第１ＰチャネルＭＯＳＦＥＴ２９−１に第２Ｎチャネル
ＭＯＳＦＥＴ３１−２が並列接続され、第４Ｐチャネル
ＭＯＳＦＥＴ２９−４に第３ＮチャネルＭＯＳＦＥＴ３
１−３が並列接続され、第１ＮチャネルＭＯＳＦＥＴ３
０−１のゲートに第４ＮチャネルＭＯＳＦＥＴ３０−４
が並列接続される。第１ＰチャネルＭＯＳＦＥＴ２９−
１のゲートは第１レベルシフタ回路３１−１を介して、
第２ＮチャネルＭＯＳＦＥＴ３０−２のゲートは第１基
準電圧発生回路３２−１を介して、第１ＮチャネルＭＯ
ＳＦＥＴ３０−１のゲートは第３基準電圧発生回路３２
−３を介して、第４ＮチャネルＭＯＳＦＥＴ３０−４の
ゲートは第５レベルシフタ回路３１−５を介してそれぞ
れ非重畳クロック発生回路２８の第１相信号出力端子に
接続される。第２ＰチャネルＭＯＳＦＥＴ２９−２のゲ
ートは第２レベルシフタ回路３１−２を介して、第３Ｐ
チャネルＭＯＳＦＥＴ２９−３のゲートは第４レベルシ
フタ回路３１−４を介して、第３ＮチャネルＭＯＳＦＥ
Ｔ３０−３のゲートは第２基準電圧発生回路３２−２を
介してそれぞれ非重畳クロック発生回路２８の第２相信
号出力端子に接続される。第３ＰチャネルＭＯＳＦＥＴ
２９−３のゲートは第３レベルシフタ回路３１−３を介
してリセット信号端子３６に接続され、第１キャパシタ
３３−１は出力端子３５と接地間に接続される。第２キ
ャパシタ３３−２は、第１及び第２ＰチャネルＭＯＳＦ
ＥＴ２９−１、２９−２の接続点と、第４ＰチャネルＭ
ＯＳＦＥＴ２９−４及び第１ＮチャネルＭＯＳＦＥＴ３
０−１の接続点との間に接続される。第３及び第４Ｐチ
ャネルＭＯＳＦＥＴ２９−３、２９−４の接続点は入力
端子３４に接続される。また、発振回路２７の出力は非
重畳クロック発生回路２８の入力に接続される。Then, the first and second P-channel MOSFs
ET29-1 and 29-2 have an input terminal 34 and an output terminal 3
The third and fourth P-channel MOSFs connected in series between 5 and
ET29-3, 29-4 and first N-channel MOSFET
30-1 is connected in series between the output terminal 35 and the ground.
The second N-channel MOSFET 31-2 is connected in parallel to the first P-channel MOSFET 29-1, and the third N-channel MOSFET 3 is connected to the fourth P-channel MOSFET 29-4.
1-3 are connected in parallel, and the first N-channel MOSFET 3
The fourth N-channel MOSFET 30-4 is connected to the gate of 0-1.
Are connected in parallel. First P-channel MOSFET 29-
The gate of 1 through the first level shifter circuit 31-1,
The gate of the second N-channel MOSFET 30-2 is connected to the first N-channel MO via the first reference voltage generating circuit 32-1.
The gate of the SFET 30-1 is the third reference voltage generation circuit 32.
-3, the gate of the fourth N-channel MOSFET 30-4 is connected to the first phase signal output terminal of the non-overlapping clock generation circuit 28 via the fifth level shifter circuit 31-5. The gate of the second P-channel MOSFET 29-2 is connected to the third P-channel MOSFET 29-2 via the second level shifter circuit 31-2.
The gate of the channel MOSFET 29-3 is connected to the third N-channel MOSFE through the fourth level shifter circuit 31-4.
The gate of T30-3 is connected to the second phase signal output terminal of the non-overlapping clock generation circuit 28 via the second reference voltage generation circuit 32-2. Third P-channel MOSFET
The gate of 29-3 is connected to the reset signal terminal 36 via the third level shifter circuit 31-3, and the first capacitor 33-1 is connected between the output terminal 35 and the ground. The second capacitor 33-2 includes the first and second P-channel MOSFs.
ET29-1, 29-2 connection point and fourth P channel M
OSFET 29-4 and first N-channel MOSFET 3
It is connected to the 0-1 connection point. The connection point of the third and fourth P-channel MOSFETs 29-3 and 29-4 is connected to the input terminal 34. The output of the oscillation circuit 27 is connected to the input of the non-overlapping clock generation circuit 28.
【００６０】前記構成による昇圧回路４の動作は、既に
述べた図８に図示の昇圧回路７３の動作と殆んど同じで
あるので、本例の昇圧回路４の動作についての説明は省
略するが、本例の昇圧回路４は、新たに付加接続した第
２及び第４ＮチャネルＭＯＳＦＥＴ３２−２乃至３２−
４により、第１及び第４ＰチャネルＭＯＳＦＥＴ２９−
１、２９−４のオン抵抗、第１ＮチャネルＭＯＳＦＥＴ
３２−１のオン抵抗をより小さくすることができ、それ
により低い電源電圧Ｖｃｃにおける動作が可能となるも
のである。Since the operation of the booster circuit 4 having the above-described structure is almost the same as the operation of the booster circuit 73 shown in FIG. 8 already described, the description of the operation of the booster circuit 4 of this example will be omitted. The booster circuit 4 of the present example includes newly added second and fourth N-channel MOSFETs 32-2 to 32-
4, the first and fourth P-channel MOSFETs 29-
1, 29-4 on-resistance, first N-channel MOSFET
The on resistance of 32-1 can be further reduced, which enables operation at a low power supply voltage Vcc.
【００６１】なお、前述の各実施例においては、半導体
集積回路装置がマイコン１である場合を例に挙げて説明
したが、本発明による半導体集積回路装置は、マイコン
１である場合に限られるものでなく、マイコン１に類似
の装置にも同様に適用可能であることはいうまでもな
い。In each of the above-described embodiments, the case where the semiconductor integrated circuit device is the microcomputer 1 has been described as an example, but the semiconductor integrated circuit device according to the present invention is limited to the case where the microcomputer 1 is used. Needless to say, the present invention can be similarly applied to a device similar to the microcomputer 1.
【００６２】[0062]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体集積回路装置１に供給される電源電圧Ｖ
ｃｃを、昇圧回路４で昇圧させ、電源電圧Ｖｃｃよりも
高い昇圧電圧ＶH に変換し、続いて、この昇圧電圧ＶH
を複数個のモジュール２−１乃至２−ｎにそれぞれ対応
して設けた複数個の電圧レギュレ−ト回路３−１乃至３
−ｎに供給し、これら複数個の電圧レギュレ−ト回路３
−１乃至３−ｎにおいては、入力された昇圧電圧Ｖ
H を、それぞれ対応するモジュール２−１乃至２−ｎの
電源電圧に適した電圧、即ち、各モジュール２−１乃至
２−ｎ別にその最低動作電圧ＶBMIN1 乃至ＶBMINn に略
等しい電圧になるように調整し、この調整により得られ
た電圧（調整電圧）を各別にモジュール２−１乃至２−
ｎに電源電圧として供給するようにしているので、各モ
ジュ−ル２−１乃至２−ｎに供給される電源電圧は、各
モジュ−ル２−１乃至２−ｎに適した電圧になって、各
モジュ−ル２−１乃至２−ｎで過剰に電力が消費される
ことがなくなり、半導体数積回路装置１における全体の
消費電力を既知のこの種の半導体数積回路装置に比べて
低減させることができるという効果がある。As described above in detail, according to the present invention, the power supply voltage V supplied to the semiconductor integrated circuit device 1 is increased.
cc is boosted by the booster circuit 4 and converted into a boosted voltage V H higher than the power supply voltage Vcc, and subsequently this boosted voltage V H
Of a plurality of voltage regulation circuits 3-1 to 3 provided corresponding to a plurality of modules 2-1 to 2-n, respectively.
-N to supply a plurality of these voltage regulation circuits 3
-1 to 3-n, input boosted voltage V
H should be a voltage suitable for the power supply voltage of the corresponding modules 2-1 to 2-n, that is, a voltage substantially equal to the minimum operating voltage V BMIN1 to V BMINn of each module 2-1 to 2-n. The voltage (adjustment voltage) obtained by this adjustment is separately adjusted for each of the modules 2-1 to 2-
n is supplied as a power supply voltage to the modules 2-1 to 2-n. Therefore, the power supply voltage supplied to the modules 2-1 to 2-n becomes a voltage suitable for the modules 2-1 to 2-n. , The power is not excessively consumed in each of the modules 2-1 to 2-n, and the total power consumption of the semiconductor product circuit device 1 is reduced as compared with the known semiconductor product circuit device of this type. The effect is that it can be done.
【図１】本発明に係わる半導体集積回路装置の第１の実
施例の構成を示すブロック構成図である。FIG. 1 is a block configuration diagram showing a configuration of a first embodiment of a semiconductor integrated circuit device according to the present invention.
【図２】図１に図示された第１の実施例に用いられる電
圧レギュレ−ト回路の構成の一例を示す回路構成図であ
る。FIG. 2 is a circuit configuration diagram showing an example of a configuration of a voltage regulation circuit used in the first embodiment shown in FIG.
【図３】本発明に係わる半導体集積回路装置の第２の実
施例の構成を示すブロック構成図である。FIG. 3 is a block configuration diagram showing a configuration of a second embodiment of a semiconductor integrated circuit device according to the present invention.
【図４】図３に図示された第２の実施例に用いられる標
準電圧発生回路の構成の一例を示す回路構成図である。FIG. 4 is a circuit configuration diagram showing an example of the configuration of a standard voltage generation circuit used in the second embodiment shown in FIG.
【図５】本発明に係わる半導体集積回路装置の第３の実
施例の構成を示すブロック構成図である。FIG. 5 is a block configuration diagram showing a configuration of a third embodiment of a semiconductor integrated circuit device according to the present invention.
【図６】第１乃至第３の各実施例に用いられる昇圧回路
の構成の一例を示す回路構成図である。FIG. 6 is a circuit configuration diagram showing an example of the configuration of a booster circuit used in each of the first to third embodiments.
【図７】既知の半導体集積回路装置の構成、本例におい
ては、半導体集積回路装置としてマイコンの構成の一例
を示すブロック構成図である。FIG. 7 is a block configuration diagram showing a configuration of a known semiconductor integrated circuit device, in this example, an example of a configuration of a microcomputer as the semiconductor integrated circuit device.
【図８】図７に図示のマイコンに用いられる昇圧回路の
構成の一例を示す回路構成図である。8 is a circuit configuration diagram showing an example of a configuration of a booster circuit used in the microcomputer shown in FIG.
【図９】図８に図示された昇圧回路に用いられるレベル
シフタ回路の構成の一例を示す回路構成図である。9 is a circuit configuration diagram showing an example of a configuration of a level shifter circuit used in the booster circuit shown in FIG.
１ マイコン（半導体集積回路装置） ２−１ 第１モジュール ２−２ 第２モジュール ２−３ 第３モジュール ２−ｎ 第ｎモジュール ３−１ 第１電圧レギュレ−ト回路 ３−２ 第２電圧レギュレ−ト回路 ３−３ 第３電圧レギュレ−ト回路 ３−ｎ 第ｎ電圧レギュレ−ト回路 ４ 昇圧回路 ５、１３、２３、３４ 入力端子 ６、１７ バイアス回路 ７−１、１９−１ 第１ＮチャネルＭＯＳＦＥＴ ７−２、１９−２ 第２ＮチャネルＭＯＳＦＥＴ ７−３ 第３ＮチャネルＭＯＳＦＥＴ ８−１、２０−１、２９−１ 第１ＰチャネルＭＯＳＦ
ＥＴ ８−２、２０−２、２９−２ 第２ＰチャネルＭＯＳＦ
ＥＴ ９ ＮチャネルデプレッションＭＯＳＦＥＴ １０、２１ キャパシタ １１ 切替スイッチ １２、２２ 直列抵抗 １４、２４、３５ 出力端子 １５ 基準電圧供給端子 １６ 基準電圧発生回路 １７ スイッチコントロ−ルレジスタ １８−１ 第１ＮチャネルデプレッションＭＯＳＦＥＴ １８−２ 第２ＮチャネルデプレッションＭＯＳＦＥＴ ２５−１ 第１スイッチ回路 ２５−２ 第２スイッチ回路 ２５−３ 第３スイッチ回路 ２５−ｎ 第ｎスイッチ回路 ２６ スイッチコントロ−ルレジスタ ２７ 発振回路 ２８ 非重畳クロック発生回路 ２９−３ 第３ＰチャネルＭＯＳＦＥＴ ２９−４ 第４ＰチャネルＭＯＳＦＥＴ ３０−１ 第１ＮチャネルＭＯＳＦＥＴ ３０−２ 第２ＮチャネルＭＯＳＦＥＴ ３０−３ 第３ＮチャネルＭＯＳＦＥＴ ３０−４ 第４ＮチャネルＭＯＳＦＥＴ ３１−１ 第１レベルシフタ回路 ３１−２ 第２レベルシフタ回路 ３１−３ 第３レベルシフタ回路 ３１−４ 第４レベルシフタ回路 ３１−５ 第５レベルシフタ回路 ３２−１ 第１基準電圧発生回路 ３２−２ 第２基準電圧発生回路 ３２−３ 第３基準電圧発生回路 ３３−１ 第１キャパシタ ３３−２ 第２キャパシタ ３６ リセット端子1 Microcomputer (semiconductor integrated circuit device) 2-1 1st module 2-2 2nd module 2-3 3rd module 2-n nth module 3-1 1st voltage regulation circuit 3-2 2nd voltage regulation Circuit 3-3 third voltage regulation circuit 3-n nth voltage regulation circuit 4 booster circuit 5, 13, 23, 34 input terminal 6, 17 bias circuit 7-1, 19-1 first N-channel MOSFET 7-2, 19-2 Second N-channel MOSFET 7-3 Third N-channel MOSFET 8-1, 20-1, 29-1 First P-channel MOSF
ET 8-2, 20-2, 29-2 Second P-channel MOSF
ET 9 N-channel depletion MOSFET 10, 21 Capacitor 11 Changeover switch 12, 22 Series resistance 14, 24, 35 Output terminal 15 Reference voltage supply terminal 16 Reference voltage generation circuit 17 Switch control register 18-1 1st N-channel depletion MOSFET 18- 2 2nd N-channel depletion MOSFET 25-1 1st switch circuit 25-2 2nd switch circuit 25-3 3rd switch circuit 25-n n-th switch circuit 26 Switch control register 27 Oscillation circuit 28 Non-overlapping clock generation circuit 29- 3 3rd P channel MOSFET 29-4 4th P channel MOSFET 30-1 1st N channel MOSFET 30-2 2nd N channel MOSFET 30-3 3rd N channel MOSFET 30-4 4th N-channel MOSFET 31-1 First level shifter circuit 31-2 Second level shifter circuit 31-3 Third level shifter circuit 31-4 Fourth level shifter circuit 31-5 Fifth level shifter circuit 32-1 First reference voltage generation circuit 32-2 Second reference voltage generation circuit 32-3 Third reference voltage generation circuit 33-1 First capacitor 33-2 Second capacitor 36 Reset terminal
フロントページの続き (72)発明者 坂口 芳文 東京都小平市上水本町五丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 沢田 健司 東京都小平市上水本町五丁目22番１号 株 式会社日立マイコンシステム内Front page continuation (72) Inventor Yoshifumi Sakaguchi 5-22-1, Kamisuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Microcomputer System Co., Ltd. Incorporated company Hitachi Microcomputer System
Claims (3)
ト回路と、電源電圧昇圧回路とが内蔵され、前記電源電
圧を前記昇圧回路で昇圧し、昇圧電圧を前記電圧レギュ
レータ回路で所要電圧値に調整し、調整電圧を前記複数
個のモジュールに電源電圧として供給するようにした半
導体集積回路装置において、前記電圧レギュレート回路
を前記複数個のモジュールにそれぞれ対応させて複数個
設け、前記複数個の電圧レギュレート回路はそれぞれ対
応するモジュールの最低動作電圧に略等しい調整電圧を
発生することを特徴とする半導体集積回路装置。1. A plurality of modules, a voltage regulation circuit, and a power supply voltage booster circuit are built in, the power supply voltage is boosted by the booster circuit, and the boosted voltage is adjusted to a required voltage value by the voltage regulator circuit. In the semiconductor integrated circuit device adapted to supply a regulated voltage to the plurality of modules as a power supply voltage, a plurality of the voltage regulation circuits are provided corresponding to the plurality of modules, respectively. The semiconductor integrated circuit device, wherein each of the regulation circuits generates a regulated voltage substantially equal to the lowest operating voltage of the corresponding module.
おいて、前記昇圧回路の昇圧電圧が入力される基準電圧
発生回路を内蔵させ、前記基準電圧発生回路の基準電圧
を前記昇圧電圧とともに、前記複数個の電圧レギュレー
ト回路に入力させ、前記複数個の電圧レギュレート回路
から出力される調整電圧を前記基準電圧を基に設定した
ことを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a reference voltage generating circuit to which the boosted voltage of the boosting circuit is input is built in, and the reference voltage of the reference voltage generating circuit is provided together with the boosted voltage. A semiconductor integrated circuit device characterized in that an adjustment voltage inputted to a plurality of voltage regulation circuits and an adjustment voltage outputted from the plurality of voltage regulation circuits is set based on the reference voltage.
体集積回路装置において、前記複数個の電圧レギュレー
ト回路とそれに対応する前記複数個のモジュールとの間
にそれぞれ設けられた複数個の可制御スイッチ回路と、
前記複数個の可制御スイッチ回路を各別に制御するスイ
ッチコントロールレジスタとを内蔵させ、前記複数個の
モジュールへの電源電圧の供給及び停止を前記スイッチ
コントロールレジスタによって任意に調整できるように
したことを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1 or 2, wherein a plurality of voltage regulator circuits and a plurality of circuits provided between the plurality of voltage regulation circuits are provided. A control switch circuit,
A switch control register for individually controlling the plurality of controllable switch circuits is incorporated, and supply and stop of power supply voltage to the plurality of modules can be arbitrarily adjusted by the switch control register. Semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3559195A JPH08234851A (en) | 1995-02-23 | 1995-02-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3559195A JPH08234851A (en) | 1995-02-23 | 1995-02-23 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08234851A true JPH08234851A (en) | 1996-09-13 |
Family
ID=12446042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3559195A Withdrawn JPH08234851A (en) | 1995-02-23 | 1995-02-23 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08234851A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366506B1 (en) | 1999-10-14 | 2002-04-02 | Hitachi, Ltd. | Semiconductor device operating by receiving a plurality of operating voltages |
| US7208923B2 (en) | 2003-09-08 | 2007-04-24 | Rohm Co., Ltd. | Multiple-output power device, and mobile device using the same |
| JP2008192083A (en) * | 2007-02-07 | 2008-08-21 | Nippon Telegr & Teleph Corp <Ntt> | Low dropout regulator circuit |
| JP2009157820A (en) * | 2007-12-27 | 2009-07-16 | Sanyo Electric Co Ltd | Power unit |
| JP2009271816A (en) * | 2008-05-09 | 2009-11-19 | Nec Electronics Corp | Semiconductor integrated circuit device |
-
1995
- 1995-02-23 JP JP3559195A patent/JPH08234851A/en not_active Withdrawn
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| US6711071B2 (en) | 1999-10-14 | 2004-03-23 | Renesas Technology Corporation | Semiconductor device |
| US6937496B2 (en) | 1999-10-14 | 2005-08-30 | Renesas Technology Corp. | Semiconductor device |
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