JPH08228138A - Semiconductor integrated circuit - Google Patents
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- JPH08228138A JPH08228138A JP32132895A JP32132895A JPH08228138A JP H08228138 A JPH08228138 A JP H08228138A JP 32132895 A JP32132895 A JP 32132895A JP 32132895 A JP32132895 A JP 32132895A JP H08228138 A JPH08228138 A JP H08228138A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、移動体通信機器、
特に携帯電話等に用いられる高周波用半導体集積回路に
関するものである。TECHNICAL FIELD The present invention relates to a mobile communication device,
In particular, the present invention relates to a high frequency semiconductor integrated circuit used in a mobile phone or the like.
【0002】[0002]
【従来の技術】近年、移動体通信分野の発展に伴い、携
帯電話等のアンテナの送受信切換えやパワーアンプ入力
レベル制御用に、小型、低消費電力の高周波用半導体ス
イッチ及び高周波用半導体可変アッテネータが望まれて
いる。このようなスイッチ及びアッテネータに用いるデ
バイスとして、図8に示すような電界効果型トランジス
タ(FET)を配置した基本回路が使用されている。2. Description of the Related Art In recent years, with the development of the field of mobile communication, a small size and low power consumption high frequency semiconductor switch and a high frequency semiconductor variable attenuator have been used for switching transmission / reception of antennas of mobile phones and for controlling power amplifier input level. Is desired. As a device used for such a switch and an attenuator, a basic circuit in which a field effect transistor (FET) as shown in FIG. 8 is arranged is used.
【0003】図8において、1はGaAs基板の一部に
形成されゲート及びソース・ドレインを有するノーマリ
オン型の電界効果型トランジスタ、3は制御端子、6は
第1信号端子、7は第2信号端子である。つまり、制御
端子3を介して電界効果型トランジスタ1のゲートに制
御用電圧信号を印加し、制御用電圧信号の値を変えるこ
とで、第1信号端子6と第2信号端子7と間の高周波信
号の伝達量を制御するようになされている。In FIG. 8, 1 is a normally-on field effect transistor formed on a part of a GaAs substrate and having a gate and a source / drain, 3 is a control terminal, 6 is a first signal terminal, and 7 is a second signal. It is a terminal. That is, by applying the control voltage signal to the gate of the field effect transistor 1 via the control terminal 3 and changing the value of the control voltage signal, the high frequency between the first signal terminal 6 and the second signal terminal 7 is increased. It is designed to control the amount of signal transmission.
【0004】また、図9は、上記図8に示す基本回路を
2つ配置し、各基本回路の第1信号端子を共通の入力端
子10に接続し、一方の基本回路の第2信号端子7を出
力端子とし、他方の基本回路の第2信号端子7を接地端
子に接続した回路の構成を示す。このような回路では、
各基本回路の各制御端子3に相補的な制御電圧信号を入
力することで、各基本回路における信号の伝達量が相補
的に制御される。したがって、出力端子に高周波信号を
伝達する側の基本回路の電界効果型トランジスタのオフ
時における高周波信号が接地端子側に逃がされること
で、特に高いアイソレーションを発揮することができ
る。In FIG. 9, two basic circuits shown in FIG. 8 are arranged, the first signal terminal of each basic circuit is connected to the common input terminal 10, and the second signal terminal 7 of one basic circuit is connected. Is used as an output terminal, and the second signal terminal 7 of the other basic circuit is connected to the ground terminal. In a circuit like this,
By inputting a complementary control voltage signal to each control terminal 3 of each basic circuit, the amount of signal transmission in each basic circuit is complementarily controlled. Therefore, the high-frequency signal when the field-effect transistor of the basic circuit on the side transmitting the high-frequency signal to the output terminal is turned off is released to the ground terminal side, so that particularly high isolation can be exhibited.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来の基本回路を組み合わせて、図9に示すような回路を
構成しようとすると、下記のような問題があった。However, when the above-mentioned conventional basic circuits are combined to form a circuit as shown in FIG. 9, there are the following problems.
【0006】すなわち、図9について説明したように、
スイッチ等の高周波制御回路は、図8に示す基本回路を
ユニットとし、この基本回路の入出力間、入力・接地間
あるいは出力・接地間に他の基本回路を挿入して構成す
るが、この場合には、相補的な制御用電圧信号を入力す
るための2系統の制御端子が必要である。例えば図9に
示す回路では、各基本回路の各制御端子3にそれぞれ相
補的な制御電圧信号を供給するための2系統の制御回路
が必要となる。このため、制御端子が常に2つ必要とな
るだけでなく、この高周波制御回路を駆動するための周
辺回路も複雑なものになる。また、説明は省略するが、
上記図8に示す単位回路を組み合わせてブリッジT型ア
ッテネータを構成する際にも、相補的な2つの制御信号
を入力する2つの制御系統が必要となり、同様の問題を
生じていた。That is, as described with reference to FIG.
A high-frequency control circuit such as a switch is configured by using the basic circuit shown in FIG. 8 as a unit and inserting another basic circuit between the input and output of this basic circuit, between the input and ground, or between the output and ground. Requires two control terminals for inputting complementary control voltage signals. For example, the circuit shown in FIG. 9 requires two control circuits for supplying complementary control voltage signals to each control terminal 3 of each basic circuit. Therefore, not only two control terminals are always required, but also the peripheral circuit for driving this high frequency control circuit becomes complicated. Also, although the explanation is omitted,
Even when the unit circuits shown in FIG. 8 are combined to form a bridge T-type attenuator, two control systems for inputting two complementary control signals are required, which causes the same problem.
【0007】さらに、付随する問題として、入力する高
周波信号の電力が大きい場合、入出力間におけるリニア
特性が崩れ、出力に発生する歪が大きくなる虞れがあっ
た。したがって、図8に示す基本回路や図9に示す基本
回路を組み合わせた回路をスイッチやアッテネータとし
て使用する場合には、使用可能な電力が制限されるとい
う問題があった。Further, as an incidental problem, when the power of the input high frequency signal is large, there is a risk that the linear characteristics between the input and the output may be broken and the distortion generated in the output may be increased. Therefore, when a circuit obtained by combining the basic circuit shown in FIG. 8 and the basic circuit shown in FIG. 9 is used as a switch or an attenuator, usable power is limited.
【0008】本発明は斯かる各問題点に鑑みてなされた
ものであり、その第1の目的は、スイッチ,アッテネー
タに必要な基本回路の構造を改善することにより、駆動
回路等の周辺回路の構造の簡素化が可能な高周波制御用
半導体集積回路を提供することにある。The present invention has been made in view of the above problems, and a first object of the present invention is to improve the structure of a basic circuit required for a switch and an attenuator to improve the structure of a peripheral circuit such as a drive circuit. An object of the present invention is to provide a semiconductor integrated circuit for high frequency control, whose structure can be simplified.
【0009】また、第2の目的は、上述のような構造が
簡素化された高周波制御用半導体集積回路における入出
力間の歪みを低減することにある。A second object is to reduce the distortion between the input and the output in the high frequency controlling semiconductor integrated circuit having the simplified structure as described above.
【0010】[0010]
【課題を解決するための手段】上記第1の目的を達成す
るために本発明が講じた解決手段は、基本回路における
第1信号端子及び第2信号端子と電界効果型トランジス
タのソース・ドレインとの間における直流信号の伝達を
阻止する手段を講ずるととともに、電界効果型トランジ
スタの制御をゲート−ソース・ドレイン間の電圧によっ
て制御する構成とすることにある。[Means for Solving the Problems] The means for achieving the above first object of the present invention is to provide a first signal terminal and a second signal terminal in a basic circuit, and a source / drain of a field effect transistor. A means for blocking transmission of a DC signal between the two is taken, and the field effect transistor is controlled by the voltage between the gate and the source / drain.
【0011】また、上記第2の目的を達成するために本
発明が講じた手段は、基本回路における電界効果型トラ
ンジスタのゲートを複数のゲートで構成することにあ
る。The means taken by the present invention to achieve the above second object is to configure the gate of the field effect transistor in the basic circuit by a plurality of gates.
【0012】具体的に、本発明に係る第1の半導体集積
回路は、請求項1に記載されるように、高周波信号を伝
達するための基本回路を有する半導体集積回路であっ
て、上記基本回路に、ゲート,ソース及びドレインを有
する電界効果型トランジスタと、上記電界効果型トラン
ジスタと電界効果型トランジスタの外部との間で高周波
信号を入出力するための第1,第2信号端子と、上記電
界効果型トランジスタのソース・ドレインと上記各信号
端子との間の配線中にそれぞれ介設され使用する周波数
帯域におけるインピーダンスが線路インピーダンスより
低いキャパシタ成分を少なくとも含む直流成分遮断部材
と、上記ゲートに接続される第1制御端子と、上記ゲー
ト−第1制御端子間に介設され、インピーダンスが線路
インピーダンスより高い抵抗特性を有し第1制御端子へ
の高周波信号の入力を阻止するための第1阻止部材と、
上記電界効果型トランジスタのソース・ドレインのうち
少なくとも一方と直流成分遮断部材との間の配線に分岐
配線を介して接続される第2制御端子と、上記分岐配線
中に介設されインピーダンスが線路インピーダンスより
高い抵抗特性を有し第2制御端子への高周波信号の入力
を阻止するための第2阻止部材とを設ける。そして、上
記基本回路の第1信号端子−第2信号端子間における高
周波信号の伝達量が上記第1制御端子と第2制御端子と
の間の制御用電圧信号によって制御されるように構成し
たものである。Specifically, a first semiconductor integrated circuit according to the present invention is, as described in claim 1, a semiconductor integrated circuit having a basic circuit for transmitting a high frequency signal. A field effect transistor having a gate, a source and a drain; first and second signal terminals for inputting and outputting a high frequency signal between the field effect transistor and the outside of the field effect transistor; A DC component cutoff member, which is interposed in the wiring between the source / drain of the effect transistor and each of the signal terminals and has at least a capacitor component whose impedance in the frequency band used is lower than the line impedance, and is connected to the gate. And a first control terminal that is provided between the gate and the first control terminal, and the impedance is greater than the line impedance. A first blocking member for blocking the input of the high-frequency signal to the first control terminal has had resistance characteristics,
A second control terminal connected to a wiring between at least one of the source / drain of the field effect transistor and the DC component blocking member via a branch wiring, and an impedance provided in the branch wiring and having a line impedance. And a second blocking member having a higher resistance characteristic for blocking the input of the high frequency signal to the second control terminal. The transmission amount of the high frequency signal between the first signal terminal and the second signal terminal of the basic circuit is controlled by the control voltage signal between the first control terminal and the second control terminal. Is.
【0013】この構成により、第1信号又は第2信号端
子に高周波信号が入力されると、第1信号端子と第2信
号端子との間に介設される電界効果型トランジスタのゲ
ート−ソース・ドレイン間に印加される制御用電圧信号
によって、高周波信号の伝達量が制御される。その場
合、ゲートとソース・ドレインとにそれぞれ個別に第
1,第2制御端子が接続されているので、この基本回路
を複数個組み合わせた場合に、一方の基本回路の第1制
御端子と他方の基本回路の第2制御端子とを共通に接続
することが可能となる。そして、電界効果型トランジス
タのソース・ドレインと第1,第2信号端子との間はキ
ャパシタ成分を含む直流成分遮断部材が介設されている
ので、各基本回路を組み合わせても、各信号端子の電位
は独立しており互いに影響を及ぼし合うことがない。し
たがって、ある基本回路の第1制御端子と他の基本回路
の第2制御端子とに共通の制御用電圧信号を供給して、
各基本回路の動作を制御することが可能となる。また、
各阻止部材により、各信号端子や電界効果型トランジス
タの各部から各制御端子への高周波信号の流入が阻止さ
れているので、高周波信号が第1信号端子−第2信号端
子間の経路以外の経路に流入することはない。すなわ
ち、この基本回路を組み合わせて、端子数の少ない制御
系統の簡素化された半導体集積回路を構成することが可
能となる。With this configuration, when a high-frequency signal is input to the first signal or the second signal terminal, the gate-source / source of the field effect transistor interposed between the first signal terminal and the second signal terminal. The transmission amount of the high frequency signal is controlled by the control voltage signal applied between the drains. In that case, since the first and second control terminals are individually connected to the gate and the source / drain respectively, when a plurality of these basic circuits are combined, the first control terminal of one basic circuit and the other The second control terminal of the basic circuit can be commonly connected. Since a direct current component blocking member including a capacitor component is interposed between the source / drain of the field effect transistor and the first and second signal terminals, even if each basic circuit is combined, The potentials are independent and do not affect each other. Therefore, by supplying a common control voltage signal to the first control terminal of one basic circuit and the second control terminal of another basic circuit,
It is possible to control the operation of each basic circuit. Also,
Since each blocking member blocks the inflow of a high-frequency signal from each signal terminal or each part of the field-effect transistor to each control terminal, the high-frequency signal passes through a path other than the path between the first signal terminal and the second signal terminal. Never flow into. That is, by combining these basic circuits, it is possible to configure a semiconductor integrated circuit having a simplified control system with a small number of terminals.
【0014】請求項2に記載されるように、上記第1の
半導体集積回路において、上記ゲート及び第1制御端子
をそれぞれ複数の同数個だけ配置し、各ゲート−第1制
御端子間にそれぞれ上記第1阻止部材を介設することが
できる。According to a second aspect of the present invention, in the first semiconductor integrated circuit, the gates and the first control terminals are arranged in the same number, and the gates and the first control terminals are respectively arranged between the gates and the first control terminals. The first blocking member can be provided.
【0015】このように、複数のゲートを持つ電界効果
型トランジスタを用いることにより、複数の電界効果型
トランジスタのドレイン・ソースを直列に接続したこと
となり、実質的に各電界効果型トランジスタのドレイン
・ソース間に加わる高周波電圧がゲートの本数により分
圧されて小さくなるために、切換え可能電力が向上し、
出力に発生する歪みが小さくなる。As described above, by using the field effect transistor having a plurality of gates, the drain and source of the plurality of field effect transistors are connected in series, and the drain and source of each field effect transistor are substantially connected. The high-frequency voltage applied between the sources is divided by the number of gates and becomes smaller, so the switchable power improves.
The distortion generated in the output is reduced.
【0016】本発明に係る第2の半導体集積回路は、請
求項3に記載されるように、上記基本回路を複数個設
け、上記複数の基本回路のうち一部の基本回路の第1制
御端子に接続され所定の電圧を供給するための第1電圧
供給端子と、上記複数の基本回路のうち他の基本回路の
第2制御端子に接続され上記第1電圧供給端子が供給す
る電圧とは所定の電位差を有する電圧を供給するための
第2電圧供給端子とをさらに設け、上記一部の基本回路
では、第1制御端子への信号により第1信号端子−第2
信号端子間の高周波信号の伝達量が制御される一方、上
記他の基本回路では、第2制御端子への信号により第1
信号端子−第2信号端子間の高周波信号の伝達量を制御
するように構成する。In a second semiconductor integrated circuit according to the present invention, as described in claim 3, a plurality of the basic circuits are provided, and a first control terminal of a part of the basic circuits is provided. And a voltage supplied from the first voltage supply terminal connected to the second control terminal of another basic circuit among the plurality of basic circuits and connected to the first voltage supply terminal for supplying a predetermined voltage. And a second voltage supply terminal for supplying a voltage having a potential difference of 1. In the above-mentioned part of the basic circuit, the first signal terminal-second
While the transmission amount of the high frequency signal between the signal terminals is controlled, in the other basic circuit described above, the signal to the second control terminal causes the first
The transmission amount of the high frequency signal between the signal terminal and the second signal terminal is controlled.
【0017】この構成により、複数個の基本回路におい
て、第1電圧と第2電圧との間で変化する制御用電圧信
号を各基本回路の第1制御端子又は第2制御端子に入力
することで、各基本回路の高周波信号の伝達量が関連を
もって制御される。したがって、各基本回路を種々に組
み合わせても、制御系統や端子数が簡素化されることに
なる。With this configuration, in the plurality of basic circuits, the control voltage signal that changes between the first voltage and the second voltage is input to the first control terminal or the second control terminal of each basic circuit. , The amount of high-frequency signal transmission of each basic circuit is controlled in an associated manner. Therefore, even if various basic circuits are combined in various ways, the control system and the number of terminals can be simplified.
【0018】請求項4に記載されるように、上記第2の
半導体集積回路において、上記基本回路を2つ配設し、
上記各基本回路の各第1信号端子に共通に接続される入
力端子と、上記各基本回路のうち一方の基本回路の第2
信号端子に接続される出力端子と、上記各基本回路のう
ち他方の基本回路の第2信号端子に接続される接地端子
と、上記各基本回路のうちいずれか一方の基本回路の第
1制御端子と上記各基本回路のうち他方の基本回路の第
2制御端子とに共通に接続され制御用電圧信号を入力す
るための第3制御端子とをさらに設け、上記各基本回路
により、スイッチとして機能する単位回路を構成するこ
とができる。According to a fourth aspect of the present invention, in the second semiconductor integrated circuit, two basic circuits are arranged,
An input terminal commonly connected to each first signal terminal of each of the basic circuits, and a second terminal of one of the basic circuits.
An output terminal connected to the signal terminal, a ground terminal connected to the second signal terminal of the other basic circuit of the above basic circuits, and a first control terminal of one of the basic circuits of the above basic circuits. And a third control terminal commonly connected to the second control terminal of the other basic circuit of the above basic circuits and for inputting a control voltage signal, and each of the basic circuits functions as a switch. A unit circuit can be configured.
【0019】この構成により、単一の第3制御端子を介
して供給される制御用電圧信号によって、各基本回路の
うちの一方の基本回路を介して出力端子に伝達される高
周波信号と、他方の基本回路を介して接地端子に逃され
る高周波信号との伝達量が相補的に制御される。したが
って、第1,第2基本回路を組み合わせて、制御系統が
簡素でかつ入出力間のアイソレーションの高い単位回路
が構成されることになる。With this configuration, the high-frequency signal transmitted to the output terminal via one of the basic circuits and the other by the control voltage signal supplied via the single third control terminal. The amount of transmission with the high-frequency signal escaped to the ground terminal via the basic circuit of is controlled complementarily. Therefore, by combining the first and second basic circuits, a unit circuit having a simple control system and high isolation between input and output is configured.
【0020】請求項5に記載されるように、上記第2の
半導体集積回路において、上記基本回路を2つ配設し、
上記各基本回路の各第1信号端子に共通に接続される入
力端子と、上記各基本回路のうち一方の基本回路の第2
信号端子に接続される出力端子と、上記各基本回路のう
ち他方の基本回路の第2信号端子に接続される接地端子
と、上記各基本回路のうちいずれか一方の基本回路の第
1制御端子と上記各基本回路のうち他方の基本回路の第
2制御端子とに共通に接続され制御用電圧信号を入力す
るための第3制御端子と、上記各基本回路のうち一方の
基本回路のソース及びドレインと上記各基本回路のうち
他方の基本回路の第1信号端子との間にそれぞれ介設さ
れ相等しい抵抗値を有する2つの抵抗部材とをさらに設
け、上記各基本回路により、アテネータとして機能する
単位回路を構成することができる。According to a fifth aspect of the present invention, in the second semiconductor integrated circuit, two basic circuits are provided.
An input terminal commonly connected to each first signal terminal of each of the basic circuits, and a second terminal of one of the basic circuits.
An output terminal connected to the signal terminal, a ground terminal connected to the second signal terminal of the other basic circuit of the above basic circuits, and a first control terminal of one of the basic circuits of the above basic circuits. And a third control terminal commonly connected to the second control terminal of the other basic circuit of the above basic circuits for inputting a control voltage signal, a source of one of the basic circuits, and Two resistance members having the same resistance value are respectively provided between the drain and the first signal terminal of the other basic circuit of the basic circuits, and the basic circuits function as an attenuator. A unit circuit can be configured.
【0021】この構成により、単位回路がブリッジT型
アッテネータ回路となり、各入出力間のマッチング条件
が良好に保持されるとともに、単一の制御用電圧信号に
より入出力間の減衰量が変化する。したがって、制御系
統が簡素化され、かつ高周波信号の減衰機能の優れたア
ッテネータが構成されることになる。With this configuration, the unit circuit serves as a bridge T-type attenuator circuit, the matching condition between each input and output is maintained well, and the attenuation amount between the input and output changes by a single control voltage signal. Therefore, the control system is simplified and an attenuator having an excellent function of attenuating the high frequency signal is configured.
【0022】請求項6に記載されるように、上記第2の
半導体集積回路において、上記基本回路を2つ配設し、
上記各基本回路の各第1信号端子に共通に接続される入
力端子と、上記各基本回路の各第2信号端子に個別に接
続される第1,第2出力端子と、上記各基本回路のうち
いずれか一方の基本回路の第1制御端子と上記各基本回
路のうち他方の基本回路の第2制御端子とに共通に接続
され制御用電圧信号を入力するための第3制御端子とを
さらに設け、上記各基本回路により、共通の入力端子を
介して入力された高周波信号を上記第1,第2出力端子
を介してそれぞれ出力する信号分配機能を有する単位回
路を構成することができる。According to a sixth aspect of the present invention, in the second semiconductor integrated circuit, two basic circuits are arranged,
An input terminal commonly connected to each first signal terminal of each basic circuit, first and second output terminals individually connected to each second signal terminal of each basic circuit, and each basic circuit A first control terminal of any one of the basic circuits and a second control terminal of the other basic circuit of the above basic circuits are commonly connected, and a third control terminal for inputting a control voltage signal is further provided. By providing each of the basic circuits, it is possible to configure a unit circuit having a signal distribution function of outputting a high frequency signal input through a common input terminal through the first and second output terminals.
【0023】また、請求項7に記載されるように、上記
第2の半導体集積回路において、上記基本回路を2つ配
設してこれらを第1,第2基本回路とし、上記第1,第
2基本回路の各第1信号端子に個別に接続される第1,
第2入力端子と、上記各基本回路の各第2信号端子に共
通に接続される出力端子と、上記各基本回路のうちいず
れか一方の基本回路の第1制御端子と上記各基本回路の
うち他方の基本回路の第2制御端子とに共通に接続され
制御用電圧信号を入力するための第3制御端子とをさら
に設け、上記各基本回路により、上記第1,第2入力端
子を介して入力された高周波信号を共通の出力端子を介
して出力する信号混合機能を有する単位回路を構成する
ことができる。According to a seventh aspect of the present invention, in the second semiconductor integrated circuit, the two basic circuits are provided and used as the first and second basic circuits. The first and second terminals individually connected to the first signal terminals of the two basic circuits
A second input terminal; an output terminal commonly connected to each second signal terminal of each of the basic circuits; a first control terminal of one of the basic circuits of the basic circuits; A third control terminal commonly connected to the second control terminal of the other basic circuit and for inputting a control voltage signal is further provided, and by each of the basic circuits, via the first and second input terminals. It is possible to configure a unit circuit having a signal mixing function of outputting the input high frequency signal via the common output terminal.
【0024】また、請求項8に記載されるように、上記
第2の半導体集積回路において、上記2つの単位回路を
第1,第2単位回路として、上記各単位回路の上記第
1,第2出力端子のうちいずれか一方の出力端子同士に
共通に接続される第3出力端子と、上記各単位回路の上
記第1,第2出力端子のうち他方の出力端子同士に共通
に接続される第4出力端子と、上記各単位回路の各第3
制御端子に共通に接続される第4制御端子とをさらに設
け、上記第4制御端子に入力される電圧信号により、各
単位回路の各入力端子から入力される高周波信号が各単
位回路の第3,第4出力端子から交互に出力するよう切
換えられるように構成し、上記第1,第2単位回路によ
り、四方切換えスイッチを構成することができる。Further, as described in claim 8, in the second semiconductor integrated circuit, the two unit circuits are first and second unit circuits, and the first and second unit circuits of the respective unit circuits are the same. A third output terminal commonly connected to one of the output terminals, and a third output terminal commonly connected to the other output terminal of the first and second output terminals of each unit circuit. 4 output terminals and each third of the above unit circuits
A fourth control terminal commonly connected to the control terminal is further provided, and a high-frequency signal input from each input terminal of each unit circuit is changed to a third control signal of each unit circuit by a voltage signal input to the fourth control terminal. , The fourth output terminal can be alternately switched, and the four-way selector switch can be composed of the first and second unit circuits.
【0025】請求項9に記載されるように、上記第2の
半導体集積回路において、上記各基本回路のうち少なく
とも1つの基本回路に、上記各基本回路と同じ構成を有
する第3基本回路を付設し、上記第3基本回路の第1信
号端子を、上記少なくとも1つの基本回路が属する単位
回路の上記入力端子に接続し、上記第3基本回路の第2
信号端子を接地端子に接続し、上記第3基本回路が付設
される基本回路の第1制御端子が第3制御端子に接続さ
れている場合は、上記第3基本回路の第2制御端子を上
記第3制御端子に接続しかつ第3基本回路の第1制御端
子を上記第1電圧供給端子及び上記第2電圧供給端子の
うちいずれか一方に接続する一方、上記第3基本回路が
付設される基本回路の第2制御端子が第3制御端子に接
続されている場合は、上記第3基本回路の第1制御端子
を上記第3制御端子に接続しかつ第3基本回路の第2制
御端子を上記第1電圧供給端子及び上記第2電圧供給端
子のうちいずれか一方に接続する構成とすることができ
る。As described in claim 9, in the second semiconductor integrated circuit, at least one of the basic circuits is provided with a third basic circuit having the same configuration as the basic circuit. Then, the first signal terminal of the third basic circuit is connected to the input terminal of the unit circuit to which the at least one basic circuit belongs, and the second signal of the third basic circuit is connected.
When the signal terminal is connected to the ground terminal and the first control terminal of the basic circuit provided with the third basic circuit is connected to the third control terminal, the second control terminal of the third basic circuit is The third basic circuit is attached while being connected to the third control terminal and connecting the first control terminal of the third basic circuit to one of the first voltage supply terminal and the second voltage supply terminal. When the second control terminal of the basic circuit is connected to the third control terminal, the first control terminal of the third basic circuit is connected to the third control terminal and the second control terminal of the third basic circuit is connected. It may be configured to connect to either one of the first voltage supply terminal and the second voltage supply terminal.
【0026】上記請求項6〜9の構成により、各基本回
路間の高周波信号の分配,混合,切り換え等が行われ
る。したがって、制御系統が簡素化された分配器等が構
成されることになる。According to the structures of claims 6 to 9, distribution, mixing, switching, etc. of high-frequency signals among the basic circuits are performed. Therefore, a distributor or the like having a simplified control system is configured.
【0027】請求項10に記載されるように、上記各半
導体集積回路において、上記各基本回路のうち少なくと
も1つの基本回路に、上記ゲート及び第1制御端子をそ
れぞれ複数の同数個だけ配置し、各ゲート−第1制御端
子間にそれぞれ上記第1阻止部材を介設する構成とする
ことができる。According to a tenth aspect of the present invention, in each of the semiconductor integrated circuits, the same number of gates and the same number of first control terminals are arranged in at least one of the basic circuits. The first blocking member may be provided between each gate and the first control terminal.
【0028】この構成により、請求項2の発明と同様の
作用が得られる。With this configuration, the same operation as that of the second aspect of the invention can be obtained.
【0029】[0029]
【発明の実施形態】以下、本発明の実施形態について、
図面を参照しながら説明する。Embodiments of the present invention will be described below.
This will be described with reference to the drawings.
【0030】(第1の実施形態)まず、第1の実施形態
について図面を参照しながら説明する。図1は本発明の
第1の実施形態に係る半導体集積回路内の基本回路8の
構成を示す電気回路図である。この基本回路8は、ゲー
ト,ソース及びドレインを有する電界効果型トランジス
タ1と、高周波信号の伝達を阻止する第1,第2阻止部
材としての第1,第2抵抗部材2a,2bと、第1,第
2制御端子3,4と、直流成分遮断部材として機能する
第1,第2キャパシタ5a,5bと、第1,第2信号端
子6,7とを組み合わせて構成されている。電界効果型
トランジスタ1は、例えばゲート長1μm、ゲート幅1
mmであり、ピンチオフ電圧が−2Vのノーマリ・オン
型である。この電界効果型トランジスタ1のゲートは第
1抵抗部材2aを介して第1制御端子3に接続されてい
る。また、ソースは第2抵抗部材2bを介して第2制御
端子4に接続されている。これらの各抵抗部材2a,2
bの抵抗値は線路インピーダンスよりも十分大きく、例
えば2KΩのものが選定される。電界効果型トランジス
タ1のドレインは、第1キャパシタ5aを介して第1信
号端子6に接続され、ソースは第2キャパシタ5bを介
して第2信号端子7に接続されている。各キャパシタ5
a,5bは数100MHz〜数GHzでの伝送損失が十
分小さくなるように、例えば各々50pFのものが選定
される。このキャパシタ5a,5bは、FET,抵抗部
材等とともに、共通のGaAs基板上に、高誘電性材料
であるBST(チタン酸バリウム・ストロンチウム、誘
電率:200〜300)からなる絶縁膜を堆積し、これ
をパターニングすることにより形成される。BST膜の
膜厚を200nm程度とすれば、キャパシタ5a,5b
の単位面積あたりの容量は100pF/100μm2 と
なり、図1に示す基本回路8は0.5mm2程度のGa
As基板上に収納できる。すなわち、この基本回路8の
占有面積は小さくて済む。(First Embodiment) First, a first embodiment will be described with reference to the drawings. FIG. 1 is an electric circuit diagram showing a configuration of a basic circuit 8 in a semiconductor integrated circuit according to the first embodiment of the present invention. The basic circuit 8 includes a field effect transistor 1 having a gate, a source and a drain, first and second resistance members 2a and 2b as first and second blocking members for blocking transmission of high frequency signals, and a first , The second control terminals 3 and 4, the first and second capacitors 5a and 5b functioning as a DC component blocking member, and the first and second signal terminals 6 and 7 in combination. The field effect transistor 1 has, for example, a gate length of 1 μm and a gate width of 1
mm, and a normally-on type with a pinch-off voltage of -2V. The gate of the field effect transistor 1 is connected to the first control terminal 3 via the first resistance member 2a. The source is connected to the second control terminal 4 via the second resistance member 2b. These resistance members 2a, 2
The resistance value of b is sufficiently larger than the line impedance, and for example, a resistance value of 2 KΩ is selected. The drain of the field effect transistor 1 is connected to the first signal terminal 6 via the first capacitor 5a, and the source is connected to the second signal terminal 7 via the second capacitor 5b. Each capacitor 5
Each of a and 5b is selected to be, for example, 50 pF so that the transmission loss in several hundred MHz to several GHz is sufficiently small. In the capacitors 5a and 5b, an insulating film made of BST (barium strontium titanate, dielectric constant: 200 to 300) which is a high dielectric material is deposited on a common GaAs substrate together with an FET, a resistance member and the like. It is formed by patterning this. If the thickness of the BST film is about 200 nm, the capacitors 5a and 5b
Has a capacitance per unit area of 100 pF / 100 μm 2 , and the basic circuit 8 shown in FIG. 1 has a Ga of about 0.5 mm 2.
Can be stored on the As substrate. That is, the area occupied by the basic circuit 8 can be small.
【0031】次に、本実施形態の半導体集積回路の動作
について説明する。電界効果型トランジスタ1のドレイ
ン・ソース間抵抗は、ソースに対して負となるゲートに
印加された電圧によって変化する。このため、第2制御
端子4に対して第1制御端子3が負となるように制御用
電圧信号を印加することにより、第1信号端子6と第2
信号端子7の間の高周波信号の伝達量を制御することが
できる。電界効果型トランジスタ1のドレイン・ソース
は、第1,第2信号端子6,7からキャパシタ5a,5
bによって直流的に切り離されている。このため、本実
施形態の回路を単位として複数個組み合わせて高周波制
御回路を構成する場合、各基本回路の電界効果型トラン
ジスタには、他の基本回路に加えられた制御用電圧信号
の影響を受けることなく、各々独立に制御用電圧信号を
加えることができる。Next, the operation of the semiconductor integrated circuit of this embodiment will be described. The drain-source resistance of the field-effect transistor 1 changes depending on the voltage applied to the gate that is negative with respect to the source. Therefore, by applying the control voltage signal to the second control terminal 4 so that the first control terminal 3 becomes negative, the first signal terminal 6 and the second
It is possible to control the transmission amount of the high frequency signal between the signal terminals 7. The drain and source of the field effect transistor 1 are composed of the first and second signal terminals 6 and 7 and the capacitors 5a and 5a.
It is separated from DC by b. Therefore, when a plurality of circuits of the present embodiment are combined to form a high frequency control circuit, the field effect transistor of each basic circuit is affected by the control voltage signal applied to another basic circuit. It is possible to independently apply the control voltage signal.
【0032】なお、上記第1の実施形態及び以下の各実
施形態に示す基本回路において、基本回路内の電界効果
型トランジスタは、ノーマリ・オフ型であってもよい。
その場合、ゲートに接続される第1制御端子3の電位が
第2制御端子4の電位よりも高くなる制御用電圧信号を
印加すればよい。In the basic circuit shown in the first embodiment and each of the following embodiments, the field effect transistor in the basic circuit may be a normally-off type.
In that case, a control voltage signal in which the potential of the first control terminal 3 connected to the gate is higher than the potential of the second control terminal 4 may be applied.
【0033】また、上記第1の実施形態では、高周波信
号を伝達を阻止する第1,第2阻止部材として第1,第
2抵抗部材2a,2bを配設したが、各阻止部材として
用いることができる要素はかかる抵抗部材に限定される
ものではない。したがって、上記第1の実施形態及び以
下の各実施形態に示す各基本回路内の抵抗部材の代わり
に、ダイオード等の抵抗特性を有する部材を使用するこ
とができる。Further, in the first embodiment, the first and second resistance members 2a and 2b are provided as the first and second blocking members for blocking the transmission of the high frequency signal, but they are used as the blocking members. The element that can do this is not limited to such a resistance member. Therefore, a member having resistance characteristics such as a diode can be used in place of the resistance member in each basic circuit shown in the first embodiment and each of the following embodiments.
【0034】さらに、上記第1の実施形態では、直流成
分遮断部材として第1,第2キャパシタ5a,5bを設
けたが、直流成分遮断部材として用いることができる部
材はキャパシタに限定されるものではない。例えばPI
Nダイオードは、キャパシタ成分を含むので、これをキ
ャパシタ5a,5bの代わりに配設しても、直流成分を
遮断することができ、上記第1の実施形態と同様の効果
を発揮することができる。Further, in the first embodiment, the first and second capacitors 5a and 5b are provided as the DC component blocking member, but the member that can be used as the DC component blocking member is not limited to the capacitor. Absent. PI for example
Since the N diode includes a capacitor component, the DC component can be blocked even if the N diode is arranged instead of the capacitors 5a and 5b, and the same effect as that of the first embodiment can be exhibited. .
【0035】(第2の実施形態)次に、本発明の第2の
実施形態について説明する。図2は第2の実施形態に係
る半導体集積回路内の基本回路の構成を示す電気回路図
である。本実施形態では、上記第1の実施形態における
構成に比べ、電界効果型トランジスタ1には3つのゲー
ト電極が設けられ、各ゲート電極と第1制御端子3との
間に各々第1抵抗部材2aが介設されている点のみが異
なる。その他の構成は、上記第1の実施形態と同様であ
る。この3つの第1抵抗部材2a及び第2抵抗部材2b
の抵抗値はの実施形態1と同様に線路インピーダンスよ
りも十分大きく、例えば2KΩのものが選定される。各
キャパシタ5a,5bは数100MHz〜数GHzでの
伝送損失が十分小さくなるように、例えば各々50pF
のものが選定される。(Second Embodiment) Next, a second embodiment of the present invention will be described. FIG. 2 is an electric circuit diagram showing the configuration of the basic circuit in the semiconductor integrated circuit according to the second embodiment. In this embodiment, as compared with the configuration of the first embodiment, the field effect transistor 1 is provided with three gate electrodes, and the first resistance member 2 a is provided between each gate electrode and the first control terminal 3. The only difference is that is installed. Other configurations are similar to those of the first embodiment. These three first resistance member 2a and second resistance member 2b
The resistance value of is sufficiently larger than the line impedance as in the first embodiment, and for example, a resistance value of 2 KΩ is selected. Each of the capacitors 5a and 5b has a capacitance of, for example, 50 pF so that the transmission loss at several hundred MHz to several GHz is sufficiently small.
Are selected.
【0036】次に、本実施形態の半導体集積回路の動作
について説明する。基本的な動作はの実施形態1と同様
であり、第1信号端子6及び第2信号端子7の直流的な
電位とは独立に、第1制御端子3の第2制御端子4に対
する負の電位差によって高周波信号の伝達量を制御する
ことができる。Next, the operation of the semiconductor integrated circuit of this embodiment will be described. The basic operation is the same as that of the first embodiment, and the negative potential difference of the first control terminal 3 with respect to the second control terminal 4 is independent of the DC potentials of the first signal terminal 6 and the second signal terminal 7. The amount of transmission of the high frequency signal can be controlled by.
【0037】本実施形態では、電界効果型トランジスタ
1としてドレイン・ソース間に3本のゲート電極を配置
したものを用いている。これは、3個の電界効果型トラ
ンジスタの各ドレイン・ソースを直列に接続したものと
同等である。このため、実質的にドレイン・ソース間に
加わる高周波電圧はゲートの本数(本実施形態では3)
分の1に分割される。ドレイン・ソース間の電圧が大き
いと、ドレイン・ソース間抵抗の非線形性が増大する
が、このような複数のゲートを持つ電界効果型トランジ
スタを用いることにより、出力に発生する歪みは低減さ
れる。また、各ゲートはそれぞれ第1抵抗部材2aを介
して第1制御端子3に接続されている。このため、各ゲ
ートの電圧は信号端子に入力された高周波信号に追随し
て変化し、ゲート・ソース間の電位差の変動が抑えら
れ、歪みの発生がさらに低減される。In this embodiment, as the field effect transistor 1, one having three gate electrodes arranged between the drain and the source is used. This is equivalent to connecting the drains and sources of three field effect transistors in series. Therefore, the high frequency voltage applied between the drain and the source is substantially the number of gates (three in this embodiment).
It is divided into one part. When the voltage between the drain and the source is large, the non-linearity of the resistance between the drain and the source increases, but by using such a field effect transistor having a plurality of gates, the distortion generated in the output is reduced. In addition, each gate is connected to the first control terminal 3 via the first resistance member 2a. Therefore, the voltage of each gate changes following the high-frequency signal input to the signal terminal, the fluctuation of the potential difference between the gate and the source is suppressed, and the occurrence of distortion is further reduced.
【0038】なお、後述の第3の実施形態,第6の実施
形態及び第7の実施形態においても、各基本回路中の電
界効果型トランジスタのゲートを複数個設ける構成とし
てもよい。ただし、すべての基本回路中のゲートを同じ
構成とする必要はなく、各基本回路でゲートの個数が異
なっていてもよい。In the third, sixth and seventh embodiments which will be described later, a plurality of gates of the field effect transistor in each basic circuit may be provided. However, it is not necessary that the gates in all the basic circuits have the same configuration, and the number of gates may be different in each basic circuit.
【0039】(第3の実施形態)次に、第3の実施形態
について説明する。図3は、第3の実施形態に係る半導
体集積回路内の単位回路20の構成を示す電気回路図で
ある。本実施形態における単位回路20は、上記第1の
実施形態における基本回路8と同じ構成を有する第1,
第2基本回路8,9を2個組み合わせて構成されてい
る。そして、第1,第2基本回路8,9の各第1信号端
子6が共通の入力端子10に接続されている。また、第
1,第2基本回路8,9の各第2信号端子7が個別に第
1,第2出力端子11a,11bに接続されている。さ
らに、第1基本回路8の第1制御端子3と第2基本回路
9の第2制御端子4とが共通の第3制御端子12に接続
されている。第2基本回路の第1制御端子3は接地端子
に接続されており、第1基本回路の第2制御端子4は電
源端子13に接続されている。(Third Embodiment) Next, a third embodiment will be described. FIG. 3 is an electric circuit diagram showing the configuration of the unit circuit 20 in the semiconductor integrated circuit according to the third embodiment. The unit circuit 20 of this embodiment has the same configuration as the basic circuit 8 of the first embodiment.
It is configured by combining two second basic circuits 8 and 9. The first signal terminals 6 of the first and second basic circuits 8 and 9 are connected to the common input terminal 10. Further, each second signal terminal 7 of the first and second basic circuits 8 and 9 is individually connected to the first and second output terminals 11a and 11b. Further, the first control terminal 3 of the first basic circuit 8 and the second control terminal 4 of the second basic circuit 9 are connected to the common third control terminal 12. The first control terminal 3 of the second basic circuit is connected to the ground terminal, and the second control terminal 4 of the first basic circuit is connected to the power supply terminal 13.
【0040】次に、本実施形態における半導体集積回路
の動作について説明する。電源端子13の電位をVdd、
第3の制御端子12の電位をVc 、第1基本回路8の電
界効果型トランジスタのゲート・ソース間電圧をVgs
1、第2基本回路9の電界効果型トランジスタのゲート
・ソース間電圧をVgs2とすると、下記2式の関係 Vgs1=−Vc Vgs2=Vc −Vdd が得られる。よって、下記式 |Vgs1|+|Vgs2|=Vdd が得られ、2つの基本回路8,9の各電界効果型トラン
ジスタ1には互いに相補的な制御用電圧信号が加わるこ
ととなる。Next, the operation of the semiconductor integrated circuit in this embodiment will be described. The potential of the power supply terminal 13 is Vdd,
The potential of the third control terminal 12 is Vc, and the gate-source voltage of the field effect transistor of the first basic circuit 8 is Vgs.
1 and the gate-source voltage of the field effect transistor of the second basic circuit 9 is Vgs2, the following relationship 2 Vgs1 = -Vc Vgs2 = Vc-Vdd is obtained. Therefore, the following formula | Vgs1 | + | Vgs2 | = Vdd is obtained, and complementary voltage control signals are applied to the field effect transistors 1 of the two basic circuits 8 and 9.
【0041】つまり、本実施形態における回路では、第
3制御端子12を介して入力される単一の制御入力によ
って、入力端子10に加えられた高周波信号を各基本回
路8,9の2つの出力端子11a,11bに振り分ける
ことができる。これは、2つの基本回路の第1信号入力
を高周波的には接続しているが、キャパシタによって直
流的には切り離しているために可能となったものであ
る。このような構成により、制御用電圧信号入力のため
に必要な周辺回路の構成が簡素化される。なお、上記電
源端子及び接地端子は、所定の電位差を有する2つの電
圧をそれぞれ供給する電圧供給端子であればよい。That is, in the circuit according to the present embodiment, the high frequency signal applied to the input terminal 10 is output to the two outputs of the basic circuits 8 and 9 by a single control input input through the third control terminal 12. It can be distributed to the terminals 11a and 11b. This is possible because the first signal inputs of the two basic circuits are connected in terms of high frequency, but are separated in terms of direct current by a capacitor. With such a configuration, the configuration of the peripheral circuit necessary for inputting the control voltage signal is simplified. The power supply terminal and the ground terminal may be voltage supply terminals that respectively supply two voltages having a predetermined potential difference.
【0042】(第4の実施形態)次に、第4の実施形態
について説明する。図4は第4の実施形態に係る半導体
集積回路内の単位回路20の構成を示す電気回路図であ
る。本実施形態の半導体集積回路の単位回路20は、第
2の実施形態における基本回路8と同じ構成を有する第
1,第2基本回路8,9を組み合わせ、入力端子10と
出力端子11の間の高周波信号の伝達を第3制御端子1
2への制御用電圧信号のみによりオン・オフするスイッ
チである。(Fourth Embodiment) Next, a fourth embodiment will be described. FIG. 4 is an electric circuit diagram showing the configuration of the unit circuit 20 in the semiconductor integrated circuit according to the fourth embodiment. The unit circuit 20 of the semiconductor integrated circuit according to the present embodiment is a combination of the first and second basic circuits 8 and 9 having the same configuration as the basic circuit 8 according to the second embodiment, and is provided between the input terminal 10 and the output terminal 11. High-frequency signal transmission for the third control terminal 1
It is a switch that is turned on / off only by the control voltage signal to 2.
【0043】図4に示すように、第2基本回路9の第1
制御端子3及び第2信号端子7は接地端子に接続されて
おり、第2基本回路9の第1信号端子6は基本回路8の
第1信号端子6と共通の入力端子10に接続され、第2
基本回路9の第2制御端子4は基本回路8の第1制御端
子3と共通の第3制御端子12に接続されている。そし
て、第1基本回路8の第2制御端子4には電源端子13
を介して所定の電圧が供給される。ただし、本実施形態
では、第2基本回路9の第1制御端子3は接地端子に接
続されているが、第1制御端子3は必ずしも接地端子に
接続されている必要はなく、第1電圧供給端子である電
源端子13から供給される電圧と所定の電位差を有する
電圧を供給する他の電圧供給端子に接続されていればよ
い。すなわち、図4に示す単位回路20の構成は、第2
電圧供給端子が接地端子である一例を示すに過ぎない。As shown in FIG. 4, the first of the second basic circuits 9
The control terminal 3 and the second signal terminal 7 are connected to the ground terminal, the first signal terminal 6 of the second basic circuit 9 is connected to the input terminal 10 common to the first signal terminal 6 of the basic circuit 8, and Two
The second control terminal 4 of the basic circuit 9 is connected to the third control terminal 12 which is common to the first control terminal 3 of the basic circuit 8. The power supply terminal 13 is connected to the second control terminal 4 of the first basic circuit 8.
A predetermined voltage is supplied via. However, in the present embodiment, the first control terminal 3 of the second basic circuit 9 is connected to the ground terminal, but the first control terminal 3 does not necessarily have to be connected to the ground terminal, and the first voltage supply It may be connected to another voltage supply terminal that supplies a voltage having a predetermined potential difference from the voltage supplied from the power supply terminal 13, which is a terminal. That is, the configuration of the unit circuit 20 shown in FIG.
This is merely an example in which the voltage supply terminal is the ground terminal.
【0044】このような構成により、入力端子10と出
力端子11の間がオフのときに、入力端子10から入力
された高周波信号を接地端子側に逃がすことができ、入
出力間のアイソレーションの向上を図ることができる。With this configuration, when the input terminal 10 and the output terminal 11 are off, the high frequency signal input from the input terminal 10 can be released to the ground terminal side, and the isolation between the input and the output can be eliminated. It is possible to improve.
【0045】以上のように、本実施形態の半導体集積回
路は単一の制御用電圧信号によって、入出力間の高周波
信号の伝達をオン・オフすることができるので、周辺回
路の簡素化を図ることができる。また、電界効果型トラ
ンジスタとしてドレイン・ソース間にゲート電極を3本
持つものを用いているために、出力に発生する歪が低減
され、切換え可能な電力が向上している。As described above, in the semiconductor integrated circuit of this embodiment, the transmission of the high frequency signal between the input and the output can be turned on / off by the single control voltage signal, so that the peripheral circuit can be simplified. be able to. Further, since the field effect transistor having three gate electrodes between the drain and the source is used, the distortion generated in the output is reduced and the switchable power is improved.
【0046】(第5の実施形態)次に、第5の実施形態
について説明する。図5は、第5の実施形態に係る半導
体集積回路の単位回路30の構成を示す電気回路図であ
る。本実施形態では、電界効果型トランジスタをゲート
・ソース間電圧で制御される可変抵抗として用いてお
り、ブリッジT型アッテネータ回路を構成している。(Fifth Embodiment) Next, a fifth embodiment will be described. FIG. 5 is an electric circuit diagram showing the configuration of the unit circuit 30 of the semiconductor integrated circuit according to the fifth embodiment. In this embodiment, the field effect transistor is used as a variable resistor controlled by the gate-source voltage, and constitutes a bridge T-type attenuator circuit.
【0047】本実施形態における基本回路は、第2の実
施形態における基本回路8と基本的に同じ構成を有する
2つの第1,第2基本回路8,9を組み合わせて構成さ
れている。ただし、本実施形態では、各基本回路8,9
において、ソース−ドレイン間に4つのゲート電極を設
け、各ゲート電極を各々4つの第1抵抗部材2aを介し
て共通の電源端子13又は接地端子に接続するようにし
ている。また、第2基本回路9の第1信号端子6と第1
基本回路8のソース・ドレインとの間は、互いに同じ抵
抗値を有する第3抵抗部材2cを介して接続されてい
る。また、第2基本回路9の第1制御端子3及び第2信
号端子7は接地端子に接続されており、第2基本回路9
の第2制御端子4は基本回路8の第1制御端子3と共通
の第3制御端子12に接続されている。また、第1基本
回路8の第2制御端子4は電源端子13に接続されてい
る。ただし、本実施形態では、第2基本回路9の第1制
御端子3は接地端子に接続されているが、第1制御端子
3は必ずしも接地端子に接続されている必要はなく、第
1電圧供給端子である電源端子13から供給される電圧
と所定の電位差を有する電圧を供給する他の電圧供給端
子に接続されていればよい。すなわち、図4に示す単位
回路20の構成は、第2電圧供給端子が接地端子である
一例を示すに過ぎない。なお、上記第2抵抗部材2bの
抵抗値は、基本回路を挿入する伝送線路の特性インピー
ダンスの値Zo であり、一般には50Ωのものが選定さ
れる。The basic circuit of this embodiment is constructed by combining two first and second basic circuits 8 and 9 having basically the same configuration as the basic circuit 8 of the second embodiment. However, in this embodiment, each of the basic circuits 8 and 9 is
In the above, four gate electrodes are provided between the source and the drain, and each gate electrode is connected to the common power supply terminal 13 or the common ground terminal via the four first resistance members 2a. In addition, the first signal terminal 6 of the second basic circuit 9 and the first signal terminal 6
The source and drain of the basic circuit 8 are connected via a third resistance member 2c having the same resistance value. Further, the first control terminal 3 and the second signal terminal 7 of the second basic circuit 9 are connected to the ground terminal, and the second basic circuit 9
The second control terminal 4 is connected to the third control terminal 12 which is common to the first control terminal 3 of the basic circuit 8. The second control terminal 4 of the first basic circuit 8 is connected to the power supply terminal 13. However, in the present embodiment, the first control terminal 3 of the second basic circuit 9 is connected to the ground terminal, but the first control terminal 3 does not necessarily have to be connected to the ground terminal, and the first voltage supply It may be connected to another voltage supply terminal that supplies a voltage having a predetermined potential difference from the voltage supplied from the power supply terminal 13, which is a terminal. That is, the configuration of the unit circuit 20 shown in FIG. 4 is merely an example in which the second voltage supply terminal is the ground terminal. The resistance value of the second resistance member 2b is the value Zo of the characteristic impedance of the transmission line in which the basic circuit is inserted, and generally 50 Ω is selected.
【0048】以上のように構成された単位回路30で
は、第3制御端子12に0Vから電源端子13の電圧に
等しい電圧(例えば3V)の間の電圧を印加すると、2
つの電界効果型トランジスタ1のドレイン・ソース間抵
抗Rdsは互いに相補的な値となる。つまり、一方の基本
回路の電界効果トランジスタ1のドレイン・ソース間抵
抗Rds1が大のとき、他方の基本回路の電界効果型トラ
ンジスタ1のドレイン・ソース間抵抗Rds2は小とな
り、Rds1が小のときRds2は大となる。このブリッジ
T型アッテネータ回路のマッチング条件は、下記式 Rds1×Rds2=Zo 2 で与えられる。本実施形態の回路では、上式が近似的に
成立するので、入出力間のマッチングを良好に保ったま
ま、単一の制御用電圧信号の入力で入出力間の減衰量を
変化させることができる。In the unit circuit 30 configured as described above, when a voltage between 0V and a voltage (for example, 3V) equal to the voltage of the power supply terminal 13 is applied to the third control terminal 12, it becomes 2
The drain-source resistances Rds of the two field-effect transistors 1 have complementary values. That is, when the drain-source resistance Rds1 of the field effect transistor 1 of one basic circuit is large, the drain-source resistance Rds2 of the field effect transistor 1 of the other basic circuit is small, and when the Rds1 is small, Rds2. Is large. The matching condition of the bridge T-type attenuator circuit is given by the following expression Rds1 × Rds2 = Zo 2 . In the circuit of the present embodiment, since the above equation is approximately satisfied, it is possible to change the attenuation amount between the input and the output by inputting a single control voltage signal while maintaining good matching between the input and the output. it can.
【0049】さらに、本実施形態では、各電界効果型ト
ランジスタに4つのゲート電極が設けられているので、
実質的に4個のFETのドレイン・ソースを直列に接続
したものとなっている。このため、入力から加えられた
高周波電力の1/4がそれぞれの電界効果型トランジス
タのドレイン・ソース間に加わることとなる。このドレ
イン・ソース間に印加される電圧は出力に発生する歪特
性を決める要因である。即ち、ドレイン・ソース間電圧
が大きい場合、より大きい歪みが発生するが、本実施形
態の高周波制御用半導体回路では出力に発生する歪みが
低減される。Further, in the present embodiment, since each field effect transistor is provided with four gate electrodes,
In effect, the drains and sources of four FETs are connected in series. Therefore, 1/4 of the high frequency power applied from the input is applied between the drain and source of each field effect transistor. The voltage applied between the drain and the source is a factor that determines the distortion characteristic generated in the output. That is, when the drain-source voltage is large, larger distortion occurs, but in the high-frequency control semiconductor circuit of this embodiment, the distortion generated at the output is reduced.
【0050】なお、本実施形態では、ドレイン・ソース
間に配置するゲート電極の本数を4本としたが、切換え
可能電力はゲート本数が2本以上で多いほど向上するこ
とは言うまでもない。In the present embodiment, the number of gate electrodes arranged between the drain and the source is set to 4, but it goes without saying that the switchable power is improved as the number of gates is increased to 2 or more.
【0051】(第6の実施形態)次に、第6の実施形態
について、図6を参照しながら説明する。本実施形態で
は、各基本回路内の各要素は、上記第1の実施形態にお
ける基本回路8の構成と同じであるため、各基本回路内
の各要素の符号の図示は省略する。(Sixth Embodiment) Next, a sixth embodiment will be described with reference to FIG. In the present embodiment, each element in each basic circuit has the same configuration as that of the basic circuit 8 in the first embodiment described above, and therefore the reference numerals of the elements in each basic circuit are omitted.
【0052】図6に示すように、第1,第2基本回路
8,9の各第1信号端子6は個別に第1,第2入力端子
10a,10bに接続されている。また、各基本回路
8,9の各第2信号端子7は共通の出力端子11に接続
されている。そして、第1基本回路8の第1制御端子3
及び第2基本回路9の第2制御端子4は、共通の第3制
御端子12に接続されている。なお、第1基本回路8の
第2制御端子4は電源端子13に接続され、第2基本回
路9の第1制御端子3は接地端子に接続されている。As shown in FIG. 6, each first signal terminal 6 of the first and second basic circuits 8 and 9 is individually connected to the first and second input terminals 10a and 10b. The second signal terminals 7 of the basic circuits 8 and 9 are connected to the common output terminal 11. Then, the first control terminal 3 of the first basic circuit 8
The second control terminal 4 of the second basic circuit 9 is connected to the common third control terminal 12. The second control terminal 4 of the first basic circuit 8 is connected to the power supply terminal 13, and the first control terminal 3 of the second basic circuit 9 is connected to the ground terminal.
【0053】さらに、上記各基本回路8,9には、電界
効果型トランジスタがオフ時に高周波信号を接地端子に
逃がすための第3基本回路18がそれぞれ付設されてい
る。第1基本回路8に付設される第3基本回路18にお
いて、第1信号端子6は第1基本回路8の第1信号端子
6と共通に第1入力端子10aに、第2信号端子7は接
地端子に、第1制御端子3は接地端子に、第2制御端子
4は第1基本回路8の第1制御端子3と共通に第3制御
端子12にそれぞれ接続されている。また、第2基本回
路9に付設される第3基本回路18において、第1信号
端子6は第2基本回路9の第1信号端子6と共通に第2
入力端子10bに、第2信号端子7は接地端子に、第1
制御端子3は第2基本回路9の第2制御端子4と共通に
第3制御端子12に、第2制御端子は電源端子13にそ
れぞれ接続されている。Further, each of the basic circuits 8 and 9 is provided with a third basic circuit 18 for releasing a high frequency signal to the ground terminal when the field effect transistor is off. In the third basic circuit 18 attached to the first basic circuit 8, the first signal terminal 6 is common to the first signal terminal 6 of the first basic circuit 8, the first input terminal 10a, and the second signal terminal 7 is grounded. The first control terminal 3 is connected to the ground terminal, the second control terminal 4 is connected to the third control terminal 12 in common with the first control terminal 3 of the first basic circuit 8. In addition, in the third basic circuit 18 attached to the second basic circuit 9, the first signal terminal 6 is common to the first signal terminal 6 of the second basic circuit 9 and the second signal.
The input terminal 10b, the second signal terminal 7 to the ground terminal, the first
The control terminal 3 is connected to the third control terminal 12 in common with the second control terminal 4 of the second basic circuit 9, and the second control terminal is connected to the power supply terminal 13.
【0054】すなわち、本実施形態では、単一の第3制
御端子12を介して各基本回路8,9の電界効果型トラ
ンジスタに相補的な制御電圧信号を印加することによ
り、2つの入力端子10a,10bを介して入力される
高周波信号を混合して単一の出力端子11を介して出力
させることができる。つまり、各基本回路8,9により
混合機能を有する単位回路が構成されている。しかも、
各基本回路8,9に第3基本回路18が付設されている
ので、各基本回路8,9内の電界効果型トランジスタが
オフ時における高周波信号を接地端子側に逃がすことが
でき、高いアイソレーション特性を発揮することができ
る。That is, in this embodiment, the complementary control voltage signal is applied to the field effect transistors of each of the basic circuits 8 and 9 through the single third control terminal 12 so that the two input terminals 10a are connected. , 10b can be mixed and output through a single output terminal 11. That is, each basic circuit 8 and 9 constitutes a unit circuit having a mixing function. Moreover,
Since the third basic circuit 18 is attached to each of the basic circuits 8 and 9, the field-effect transistor in each of the basic circuits 8 and 9 can release the high frequency signal when it is off to the ground terminal side, resulting in high isolation. It can exhibit its characteristics.
【0055】ただし、上記実施形態では、各基本回路
8,9にそれぞれ第3基本回路18を付設したが、一方
の基本回路8(又は9)にのみ第3基本回路18を付設
するようにしてもよい。However, in the above embodiment, the third basic circuit 18 is attached to each of the basic circuits 8 and 9, but the third basic circuit 18 is attached only to one of the basic circuits 8 (or 9). Good.
【0056】また、実施形態は省略するが、上記第3の
実施形態,第5の実施形態あるいは後述の第7の実施形
態の基本回路8,9のうち少なくとも1つの基本回路に
本実施形態の第3基本回路18と同様の構成を有する第
3基本回路18を付設してもよいことはいうまでもな
い。Although the embodiment is omitted, at least one of the basic circuits 8 and 9 of the third embodiment, the fifth embodiment or the later-described seventh embodiment is used as the basic circuit of the present embodiment. It goes without saying that a third basic circuit 18 having the same configuration as the third basic circuit 18 may be attached.
【0057】なお、図6に示す回路は、上記第4の実施
形態に示す単位回路20(ただし、基本回路20の電界
効果型トランジスタのゲートは単一ゲート型であるが)
を2つ組み合わせたものとみることもできる。The circuit shown in FIG. 6 is the unit circuit 20 shown in the fourth embodiment (however, the gate of the field effect transistor of the basic circuit 20 is a single gate type).
It can be seen as a combination of two.
【0058】(第7の実施形態)次に、第7の実施形態
について、図7を参照しながら説明する。本実施形態に
おける回路は、上記第3の実施形態における単位回路2
0(図3参照)と同じ構成を有する第1,第2単位回路
20a,20bを2つ組み合わせたものである。図7に
示すように、各単位回路の出力端子11a,11bのう
ちいずれか一方の出力端子11a同士が共通に第3出力
端子14aに接続され、各単位回路の出力端子11a,
11bのうち他方の出力端子11b同士が共通に第4出
力端子14aに接続されている。また、各単位回路20
a,20bの第3制御端子12が共通に第4制御端子1
5に接続されている。すなわち、各単位回路20a,2
0bの各入力端子10に入力される高周波信号を、単一
の第3制御端子15への制御用電圧信号によって、各出
力端子14a,14bから交互に出力するよう構成され
ている。つまり、上記各単位回路20a,20bの組み
合わせにより、四方切換え回路が構成されている。(Seventh Embodiment) Next, a seventh embodiment will be described with reference to FIG. The circuit according to the present embodiment is the unit circuit 2 according to the third embodiment.
This is a combination of two first and second unit circuits 20a and 20b having the same configuration as 0 (see FIG. 3). As shown in FIG. 7, one of the output terminals 11a and 11b of each unit circuit is commonly connected to the third output terminal 14a, and the output terminal 11a of each unit circuit is
The other output terminals 11b of 11b are commonly connected to the fourth output terminal 14a. In addition, each unit circuit 20
The third control terminal 12 of a and 20b is commonly the fourth control terminal 1
Connected to 5. That is, each unit circuit 20a, 2
A high-frequency signal input to each input terminal 10 of 0b is alternately output from each output terminal 14a, 14b by a single control voltage signal to the third control terminal 15. That is, a combination of the unit circuits 20a and 20b forms a four-way switching circuit.
【0059】(第8の実施形態)図10は、例えばデュ
アルモード携帯電話に搭載される回路の構成を概略的に
示すブロック図である。この回路内には、図3に示す各
基本回路8,9が組み込まれている。すなわち、第1制
御端子3への信号によって動作が制御され第2制御端子
4には電源電圧VDDが印加される4つの基本回路8a
〜8dと、第2制御端子4への信号によって動作が制御
され第1制御端子3には電源電圧が印加される4つの基
本回路9a〜9dとが交互に閉回路を構成するように接
続されている。そして、各基本回路間には、同図に示す
ような配置関係で、2つの第1,第2パワーアンプPA
1,PA2と、2つの第1,第2低雑音アンプLNA
1,LNA2と、4つのアンテナAt1〜At4とが介
設されている。そして、各基本回路8a〜8d,9a〜
9dは、単一の制御信号端子16への信号が電源電圧V
DDか、0かに応じて、下記の真理値表に示すようにオ
ン・オフする。(Eighth Embodiment) FIG. 10 is a block diagram schematically showing the configuration of a circuit mounted in, for example, a dual-mode mobile phone. The basic circuits 8 and 9 shown in FIG. 3 are incorporated in this circuit. That is, four basic circuits 8a whose operation is controlled by a signal to the first control terminal 3 and whose power supply voltage VDD is applied to the second control terminal 4
8d and four basic circuits 9a to 9d whose operation is controlled by a signal to the second control terminal 4 and whose power supply voltage is applied to the first control terminal 3 are connected so as to alternately form a closed circuit. ing. Then, between the respective basic circuits, two first and second power amplifiers PA are arranged in a layout relation as shown in FIG.
1, PA2 and two first and second low noise amplifier LNAs
1, LNA2 and four antennas At1 to At4 are interposed. And each basic circuit 8a-8d, 9a-
9d, the signal to the single control signal terminal 16 is the power supply voltage V
Depending on whether it is DD or 0, it is turned on / off as shown in the following truth table.
【0060】[0060]
【表1】 なお、例えば、第1パワーアンプPA1の送信部Ot1
は0.8GHz帯用で1Wの出力電力を有し、第2パワ
ーアンプPA2の送信部Ot2は1.9GHz帯用で
0.1Wの出力電力を有し、第1低雑音アンプLNA1
の受信部It1は0.8GHz帯用で、第2低雑音パワ
ーアンプLNA2の受信部It2は1.9GHz用であ
る。[Table 1] Note that, for example, the transmission unit Ot1 of the first power amplifier PA1
Has an output power of 1 W for the 0.8 GHz band, the transmitter Ot2 of the second power amplifier PA2 has an output power of 0.1 W for the 1.9 GHz band, and has a first low noise amplifier LNA1.
The receiving unit It1 of the second low noise power amplifier LNA2 is for 1.9 GHz.
【0061】このような回路の実用的使用方法として
は、下記のような具体例がある。As a practical use method of such a circuit, there are the following specific examples.
【0062】(具体例1)各アンテナを送受信共に使用
し、偏波ダイバーシティ機能を持たせる。例えば第1,
第3アンテナAt1,At3を水平偏波信号用とし、第
2,第4アンテナAt2,At4を垂直偏波信号用とす
る。第1パワーアンプPA1から水平偏波信号を送信し
たい場合には第1アンテナAtを利用し、垂直偏波信号
を送信したい場合には第4アンテナAtを利用する。第
2パワーアンプPA2から送信する場合も同様であり、
また、各低雑音アンプLNA1,LNA2に受信する場
合も同様である。(Specific Example 1) Each antenna is used for both transmission and reception to provide a polarization diversity function. For example, the first
The third antennas At1 and At3 are used for horizontal polarization signals, and the second and fourth antennas At2 and At4 are used for vertical polarization signals. When it is desired to transmit a horizontally polarized signal from the first power amplifier PA1, the first antenna At is used, and when it is desired to transmit a vertically polarized signal, the fourth antenna At is used. The same applies when transmitting from the second power amplifier PA2,
The same applies when the signals are received by the low-noise amplifiers LNA1 and LNA2.
【0063】(具体例2)各アンテナのうちいずれかを
内部アンテナと、他方を外部アンテナとしておくこと
で、各アンプの送受信を行うアンテナを内外切り換える
ことができる。例えば第1アンテナAt1,At3を内
臓ホィップアンテナ端子とし、第2,第4アンテナAt
2,At4を外部アンテナ端子とすることができる。(Specific Example 2) By setting one of the antennas as the internal antenna and the other as the external antenna, the antennas for transmitting and receiving the respective amplifiers can be switched between the inside and the outside. For example, the first antennas At1 and At3 are the built-in whip antenna terminals, and the second and fourth antennas At
2, At4 can be used as an external antenna terminal.
【0064】[0064]
【発明の効果】以上説明したように、請求項1の発明に
よれば、制御系統の簡素化された半導体集積回路を構成
するための基本回路を提供することができる。As described above, according to the invention of claim 1, it is possible to provide a basic circuit for constituting a semiconductor integrated circuit having a simplified control system.
【0065】請求項2又は10の発明によれば、出力に
発生する歪みの低減を図ることができ、よって、切換え
可能な電力量の増大を図ることができる。According to the invention of claim 2 or 10, it is possible to reduce the distortion generated in the output, and thus it is possible to increase the amount of power that can be switched.
【0066】請求項3の発明によれば、複数の基本回路
を配設して半導体集積回路を構成した場合に、周辺回路
の簡素化を図ることができる。According to the invention of claim 3, when a plurality of basic circuits are arranged to form a semiconductor integrated circuit, the peripheral circuits can be simplified.
【0067】請求項4の発明によれば、入出力間の接
続、切断を単一の制御入力によって制御することがで
き、よって、入出力間のアイソレーションの向上を図る
ことができる。According to the fourth aspect of the present invention, the connection and disconnection between the input and output can be controlled by a single control input, so that the isolation between the input and output can be improved.
【0068】請求項5の発明によれば、ブリッジT型ア
ッテネータとして機能する半導体集積回路において、入
出力間の減衰量を単一の制御入力によって変化させるこ
とができ、よって、周辺回路の簡素化を図ることができ
る。According to the invention of claim 5, in the semiconductor integrated circuit functioning as a bridge T-type attenuator, the attenuation amount between the input and the output can be changed by a single control input, thus simplifying the peripheral circuit. Can be achieved.
【0069】請求項6,7,8又は9の発明によれば、
単一の制御用電圧信号によって、各基本回路間の高周波
信号の分配,混合,切り換え等を行うことができ、よっ
て、分配器等における周辺回路の簡素化を図ることがで
きる。According to the invention of claim 6, 7, 8 or 9,
A single control voltage signal can be used to distribute, mix, and switch the high-frequency signals between the basic circuits, thus simplifying the peripheral circuits in the distributor and the like.
【図1】第1の実施形態における高周波用半導体集積回
路中の基本回路の構成を示す電気回路図である。FIG. 1 is an electric circuit diagram showing a configuration of a basic circuit in a high frequency semiconductor integrated circuit according to a first embodiment.
【図2】第2の実施形態における高周波用半導体集積回
路中の基本回路の構成を示す電気回路図である。FIG. 2 is an electric circuit diagram showing a configuration of a basic circuit in a high frequency semiconductor integrated circuit according to a second embodiment.
【図3】第3の実施形態における高周波用半導体集積回
路中の単位回路の構成を示す電気回路図である。FIG. 3 is an electric circuit diagram showing a configuration of a unit circuit in a high frequency semiconductor integrated circuit according to a third embodiment.
【図4】第4の実施形態に係る高周波用分配回路の構成
を示す電気回路図である。FIG. 4 is an electric circuit diagram showing a configuration of a high frequency distribution circuit according to a fourth embodiment.
【図5】第5の実施形態に係るブリッジT型アッテネー
タ回路の構成を示す電気回路図である。FIG. 5 is an electric circuit diagram showing a configuration of a bridge T-type attenuator circuit according to a fifth embodiment.
【図6】第6の実施形態に係る高周波用混合回路の構成
を示す電気回路図である。FIG. 6 is an electric circuit diagram showing a configuration of a high frequency mixing circuit according to a sixth embodiment.
【図7】第7の実施形態に係る高周波用四方切換え回路
の構成を示す電気回路図である。FIG. 7 is an electric circuit diagram showing a configuration of a high frequency four-way switching circuit according to a seventh embodiment.
【図8】従来の高周波用半導体集積回路中の基本回路の
構成を示す電気回路図である。FIG. 8 is an electric circuit diagram showing a configuration of a basic circuit in a conventional high-frequency semiconductor integrated circuit.
【図9】従来の高周波用半導体集積回路中の基本回路を
組み合わせたスイッチ回路の構成を示す電気回路図であ
る。FIG. 9 is an electric circuit diagram showing a configuration of a switch circuit in which basic circuits in a conventional high-frequency semiconductor integrated circuit are combined.
【図10】第8の実施形態に係る切換え回路の構成を示
す電気回路図である。FIG. 10 is an electric circuit diagram showing a configuration of a switching circuit according to an eighth embodiment.
1 電界効果型トランジスタ 2a 第1抵抗部材 2b 第2抵抗部材 2c 第3抵抗部材 3 第1制御端子 4 第2制御端子 5a 第1キャパシタ 5b 第2キャパシタ 6 第1信号端子 7 第2信号端子 8 第1基本回路 9 第2基本回路 10 入力端子 11 出力端子 12 第3制御端子 13 電源端子 14a 第3出力端子 14b 第4出力端子 15 第4制御端子 18 第3基本回路 20 単位回路 1 Field Effect Transistor 2a 1st resistance member 2b 2nd resistance member 2c 3rd resistance member 3 1st control terminal 4 2nd control terminal 5a 1st capacitor 5b 2nd capacitor 6 1st signal terminal 7 2nd signal terminal 8th 1 basic circuit 9 2nd basic circuit 10 input terminal 11 output terminal 12 3rd control terminal 13 power supply terminal 14a 3rd output terminal 14b 4th output terminal 15 4th control terminal 18 3rd basic circuit 20 unit circuit
Claims (10)
有する半導体集積回路であって、 上記基本回路は、 ゲート,ソース及びドレインを有する電界効果型トラン
ジスタと、 上記電界効果型トランジスタと電界効果型トランジスタ
の外部との間で高周波信号を入出力するための第1,第
2信号端子と、 上記電界効果型トランジスタのソース・ドレインと上記
各信号端子との間の配線中にそれぞれ介設され使用する
周波数帯域におけるインピーダンスが線路インピーダン
スより低いキャパシタ成分を少なくとも含む直流成分遮
断部材と、 上記ゲートに接続される第1制御端子と、 上記ゲート−第1制御端子間に介設され、インピーダン
スが線路インピーダンスより高い抵抗特性を有し第1制
御端子への高周波信号の入力を阻止するための第1阻止
部材と、 上記電界効果型トランジスタのソース・ドレインのうち
少なくとも一方と直流成分遮断部材との間の配線に分岐
配線を介して接続される第2制御端子と、 上記分岐配線中に介設されインピーダンスが線路インピ
ーダンスより高い抵抗特性を有し第2制御端子への高周
波信号の入力を阻止するための第2阻止部材とを備え、 上記基本回路の第1信号端子−第2信号端子間における
高周波信号の伝達量が上記第1制御端子と第2制御端子
との間の制御用電圧信号によって制御されるように構成
されていることを特徴とする半導体集積回路。1. A semiconductor integrated circuit having a basic circuit for transmitting a high frequency signal, wherein the basic circuit comprises a field effect transistor having a gate, a source and a drain, the field effect transistor and the field effect transistor. The first and second signal terminals for inputting / outputting a high frequency signal to / from the outside of the transistor, and the wirings between the source / drain of the field effect transistor and the signal terminals, respectively, are used. A DC component blocking member that includes at least a capacitor component whose impedance in the frequency band is lower than the line impedance, a first control terminal connected to the gate, and the gate-first control terminal, and the impedance is the line impedance. A first resistor having a higher resistance characteristic for blocking input of a high frequency signal to the first control terminal. A blocking member; a second control terminal connected to a wiring between at least one of the source / drain of the field effect transistor and the DC component blocking member via a branch wiring; and a second control terminal interposed in the branch wiring. A second blocking member for blocking the input of a high frequency signal to the second control terminal, the impedance being higher than the line impedance, and the high frequency between the first signal terminal and the second signal terminal of the basic circuit. A semiconductor integrated circuit characterized in that a signal transmission amount is controlled by a control voltage signal between the first control terminal and the second control terminal.
て、 上記ゲート及び第1制御端子は、それぞれ複数の同数個
だけ配置され、各ゲート−第1制御端子間にそれぞれ上
記第1阻止部材が介設されていることを特徴とする半導
体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the same number of gates and first control terminals are arranged, and the first blocking member is interposed between each gate and the first control terminal. A semiconductor integrated circuit characterized by being provided.
て、 上記基本回路は複数個設けられており、 上記複数の基本回路のうち一部の基本回路の第1制御端
子に接続され所定の電圧を供給するための第1電圧供給
端子と、 上記複数の基本回路のうち他の基本回路の第2制御端子
に接続され上記第1電圧供給端子が供給する電圧とは所
定の電位差を有する電圧を供給するための第2電圧供給
端子とをさらに備え、 上記一部の基本回路では、第1制御端子への信号により
第1信号端子−第2信号端子間の高周波信号の伝達量が
制御される一方、 上記他の基本回路では、第2制御端子への信号により第
1信号端子−第2信号端子間の高周波信号の伝達量を制
御するように構成されていることを特徴とする半導体集
積回路。3. The semiconductor integrated circuit according to claim 1, wherein a plurality of the basic circuits are provided, and a predetermined voltage is connected to a first control terminal of a part of the basic circuits of the plurality of basic circuits. A first voltage supply terminal for supplying and a voltage connected to the second control terminal of another basic circuit of the plurality of basic circuits and having a predetermined potential difference from the voltage supplied by the first voltage supply terminal are supplied. And a second voltage supply terminal for controlling the transmission of the high frequency signal between the first signal terminal and the second signal terminal by the signal to the first control terminal. In the other basic circuit described above, the semiconductor integrated circuit is configured to control a transmission amount of a high frequency signal between the first signal terminal and the second signal terminal by a signal to the second control terminal.
て、 上記基本回路は2つ配設されており、 上記各基本回路の各第1信号端子に共通に接続される入
力端子と、 上記各基本回路のうち一方の基本回路の第2信号端子に
接続される出力端子と、 上記各基本回路のうち他方の基本回路の第2信号端子に
接続される接地端子と、 上記各基本回路のうちいずれか一方の基本回路の第1制
御端子と上記各基本回路のうち他方の基本回路の第2制
御端子とに共通に接続され制御用電圧信号を入力するた
めの第3制御端子とをさらに備え、 上記各基本回路により、スイッチとして機能する単位回
路が構成されていることを特徴とする半導体集積回路。4. The semiconductor integrated circuit according to claim 3, wherein two basic circuits are provided, an input terminal commonly connected to each first signal terminal of each basic circuit, and each basic circuit. An output terminal connected to the second signal terminal of one of the basic circuits, a ground terminal connected to the second signal terminal of the other basic circuit of the basic circuits, or one of the basic circuits A third control terminal commonly connected to a first control terminal of one of the basic circuits and a second control terminal of the other basic circuit of the above basic circuits to input a control voltage signal, A semiconductor integrated circuit in which a unit circuit that functions as a switch is configured by each of the basic circuits.
て、 上記基本回路は2つ配設されており、 上記各基本回路の各第1信号端子に共通に接続される入
力端子と、 上記各基本回路のうち一方の基本回路の第2信号端子に
接続される出力端子と、 上記各基本回路のうち他方の基本回路の第2信号端子に
接続される接地端子と、 上記各基本回路のうちいずれか一方の基本回路の第1制
御端子と上記各基本回路のうち他方の基本回路の第2制
御端子とに共通に接続され制御用電圧信号を入力するた
めの第3制御端子と、 上記各基本回路のうち一方の基本回路のソース及びドレ
インと上記各基本回路のうち他方の基本回路の第1信号
端子との間にそれぞれ介設され相等しい抵抗値を有する
2つの抵抗部材とをさらに備え、 上記各基本回路により、アテネータとして機能する単位
回路が構成されていることを特徴とする半導体集積回
路。5. The semiconductor integrated circuit according to claim 3, wherein two basic circuits are provided, an input terminal commonly connected to each first signal terminal of each basic circuit, and each basic circuit. An output terminal connected to the second signal terminal of one of the basic circuits, a ground terminal connected to the second signal terminal of the other basic circuit of the basic circuits, or one of the basic circuits A third control terminal commonly connected to the first control terminal of one of the basic circuits and the second control terminal of the other basic circuit of the above basic circuits to input a control voltage signal; The circuit further comprises two resistance members that are respectively interposed between the source and drain of one basic circuit of the circuits and the first signal terminal of the other basic circuit of the basic circuits, and that have the same resistance value. With each of the above basic circuits, The semiconductor integrated circuit, wherein a unit circuit functioning as Teneta is configured.
て、 上記基本回路は2つ配設されており、 上記各基本回路の各第1信号端子に共通に接続される入
力端子と、 上記各基本回路の各第2信号端子に個別に接続される第
1,第2出力端子と、 上記各基本回路のうちいずれか一方の基本回路の第1制
御端子と上記各基本回路のうち他方の基本回路の第2制
御端子とに共通に接続され制御用電圧信号を入力するた
めの第3制御端子とをさらに備え、 上記各基本回路により、共通の入力端子を介して入力さ
れた高周波信号を上記第1,第2出力端子を介してそれ
ぞれ出力する信号分配機能を有する単位回路が構成され
ていることを特徴とする半導体集積回路。6. The semiconductor integrated circuit according to claim 3, wherein two basic circuits are provided, an input terminal commonly connected to each first signal terminal of each basic circuit, and each basic circuit. First and second output terminals individually connected to the respective second signal terminals of the circuit, a first control terminal of one of the basic circuits of the basic circuits, and the other basic circuit of the basic circuits. And a third control terminal commonly connected to the second control terminal for inputting a control voltage signal, wherein the high-frequency signal input through the common input terminal by each of the basic circuits is input to the third control terminal. 1. A semiconductor integrated circuit, comprising a unit circuit having a signal distribution function for outputting via the first and second output terminals, respectively.
て、 上記基本回路は2つ配設されこれらを第1,第2基本回
路とし、 上記第1,第2基本回路の各第1信号端子に個別に接続
される第1,第2入力端子と、 上記各基本回路の各第2信号端子に共通に接続される出
力端子と、 上記各基本回路のうちいずれか一方の基本回路の第1制
御端子と上記各基本回路のうち他方の基本回路の第2制
御端子とに共通に接続され制御用電圧信号を入力するた
めの第3制御端子とをさらに備え、 上記各基本回路により、上記第1,第2入力端子を介し
て入力された高周波信号を共通の出力端子を介して出力
する信号混合機能を有する単位回路が構成されているこ
とを特徴とする半導体集積回路。7. The semiconductor integrated circuit according to claim 3, wherein the two basic circuits are provided and used as first and second basic circuits, and the first signal terminals of the first and second basic circuits are connected to the first signal terminals. First and second input terminals individually connected, an output terminal commonly connected to each second signal terminal of each of the basic circuits, and a first control of one of the basic circuits of each of the basic circuits. A third control terminal commonly connected to the terminal and a second control terminal of the other basic circuit of the basic circuits, for inputting a control voltage signal. , A semiconductor integrated circuit comprising a unit circuit having a signal mixing function for outputting a high-frequency signal input through the second input terminal through a common output terminal.
て、 上記2つの単位回路をそれぞれ第1,第2単位回路と
し、 上記各単位回路の上記第1,第2出力端子のうちいずれ
か一方の出力端子同士に共通に接続される第3出力端子
と、 上記各単位回路の上記第1,第2出力端子のうち他方の
出力端子同士に共通に接続される第4出力端子と、 上記各単位回路の各第3制御端子に共通に接続される第
4制御端子とをさらに備え、 上記第4制御端子に入力される電圧信号により、各単位
回路の各入力端子から入力される高周波信号が各単位回
路の第3,第4出力端子から交互に出力するよう切換え
られるように構成されて、上記第1,第2単位回路によ
り、四方切換えスイッチが構成されていることを特徴と
する半導体集積回路。8. The semiconductor integrated circuit according to claim 6, wherein the two unit circuits are first and second unit circuits, respectively, and one of the first and second output terminals of each unit circuit is provided. A third output terminal commonly connected to the output terminals; a fourth output terminal commonly connected to the other output terminal of the first and second output terminals of the unit circuits; A fourth control terminal commonly connected to each third control terminal of the circuit is further provided, and a high frequency signal input from each input terminal of each unit circuit is changed by a voltage signal input to the fourth control terminal. A semiconductor integrated circuit characterized in that a four-way changeover switch is constituted by the first and second unit circuits, which are configured to be switched so as to alternately output from the third and fourth output terminals of the unit circuit. .
路において、 上記各基本回路のうち少なくとも1つの基本回路に、上
記各基本回路と同じ構成を有する第3基本回路が付設さ
れており、 上記第3基本回路の第1信号端子は、上記少なくとも1
つの基本回路が属する単位回路の上記入力端子に接続さ
れ、 上記第3基本回路の第2信号端子は、接地端子に接続さ
れ、 上記第3基本回路が付設される基本回路の第1制御端子
が第3制御端子に接続されている場合は、上記第3基本
回路の第2制御端子が上記第3制御端子に接続されかつ
第3基本回路の第1制御端子が上記第1電圧供給端子及
び上記第2電圧供給端子のうちいずれか一方に接続され
る一方、 上記第3基本回路が付設される基本回路の第2制御端子
が第3制御端子に接続されている場合は、上記第3基本
回路の第1制御端子が上記第3制御端子に接続されかつ
第3基本回路の第2制御端子が上記第1電圧供給端子及
び上記第2電圧供給端子のうちいずれか一方に接続され
ることを特徴とする半導体集積回路。9. The semiconductor integrated circuit according to claim 6, 7 or 8, wherein at least one of the basic circuits is provided with a third basic circuit having the same configuration as each of the basic circuits. The first signal terminal of the third basic circuit is at least 1
Two basic circuits are connected to the input terminal of the unit circuit, the second signal terminal of the third basic circuit is connected to the ground terminal, the first control terminal of the basic circuit to which the third basic circuit is attached, When connected to the third control terminal, the second control terminal of the third basic circuit is connected to the third control terminal, and the first control terminal of the third basic circuit is connected to the first voltage supply terminal and the If the second control terminal of the basic circuit to which the third basic circuit is attached is connected to the third control terminal while being connected to one of the second voltage supply terminals, the third basic circuit The first control terminal is connected to the third control terminal, and the second control terminal of the third basic circuit is connected to one of the first voltage supply terminal and the second voltage supply terminal. Semiconductor integrated circuit.
記載の半導体集積回路において、 上記各基本回路のうち少なくとも1つの基本回路では、
上記ゲート及び第1制御端子がそれぞれ複数の同数個だ
け配置され、各ゲート−第1制御端子間にそれぞれ上記
第1阻止部材が介設されていることを特徴とする半導体
集積回路。10. A method according to claim 3, 4, 5, 6, 7, 8 or 9.
In the semiconductor integrated circuit described above, in at least one of the basic circuits,
The same number of the gates and the first control terminals are arranged, and the first blocking member is interposed between each gate and the first control terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32132895A JP3288209B2 (en) | 1994-12-16 | 1995-12-11 | Semiconductor integrated circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31288094 | 1994-12-16 | ||
JP6-312880 | 1994-12-16 | ||
JP32132895A JP3288209B2 (en) | 1994-12-16 | 1995-12-11 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08228138A true JPH08228138A (en) | 1996-09-03 |
JP3288209B2 JP3288209B2 (en) | 2002-06-04 |
Family
ID=26567357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32132895A Expired - Lifetime JP3288209B2 (en) | 1994-12-16 | 1995-12-11 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3288209B2 (en) |
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