JP3891443B2 - High frequency switch circuit and semiconductor device - Google Patents
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Description
本発明は、高周波スイッチ回路及び半導体装置に関し、より特定的には、電界効果トランジスタを用いた高周波スイッチ回路、及びこの高周波スイッチ回路を集積化した半導体装置に関する。 The present invention relates to a high-frequency switch circuit and a semiconductor device, and more particularly to a high-frequency switch circuit using a field effect transistor and a semiconductor device in which the high-frequency switch circuit is integrated.
近年、移動体通信機器の高性能化に伴い、端末機に用いられる高周波半導体装置の小型化及び高性能化が強く求められている。特に、アンテナ切り替えを行う高周波スイッチ回路には、低挿入損失化及び低歪化を同時に達成することが要求されている。そこで、多段接続された電界効果トランジスタ(Field Effect Transistor:以下、FETと記す)を用いて、高周波スイッチ回路を構成する方法が提案されている。 In recent years, with the improvement in performance of mobile communication devices, there is a strong demand for miniaturization and high performance of high-frequency semiconductor devices used in terminals. In particular, high-frequency switch circuits that perform antenna switching are required to simultaneously achieve low insertion loss and low distortion. In view of this, there has been proposed a method of configuring a high-frequency switch circuit using field effect transistors (hereinafter referred to as FETs) connected in multiple stages.
図12は、特許文献1に記載された従来の高周波スイッチ回路を示す図である。図12に示す従来の高周波スイッチ回路は、第1〜第3の入出力端子7〜9と、受信トランスファー用のFET11a及び11bと、送信トランスファー用のFET12と、受信シャント用のFET21と、送信シャント用のFET22a及び22bと、抵抗値Rのゲートバイアス抵抗31a、31b、32a、32b、33及び34と、第1及び第2の制御端子41及び42とを備えている。この従来の高周波スイッチ回路は、一般に、第1の入出力端子7を受信端子、第2の入出力端子8を送信端子、及び第3の入出力端子9をアンテナ端子とした状態で使用される。
FIG. 12 is a diagram showing a conventional high-frequency switch circuit described in
まず、高周波信号受信時には、第1の制御端子41にHigh電圧が、第2の制御端子42にLow電圧が印加される。これにより、FET11a、11b、22a及び22bがオン状態に、FET12及び21がオフ状態になるので、第1の入出力端子7と第3の入出力端子9とが短絡状態となる。従って、第3の入出力端子9から入力される受信信号は、第1の入出力端子7から出力される。
また、高周波信号送信時には、第1の制御端子41にLow電圧が、第2の制御端子42にHigh電圧が印加される。これにより、FET11a、11b、22a及び22bがオフ状態に、FET12及び21がオン状態になるので、第2の入出力端子8と第3の入出力端子9とが短絡状態となる。従って、第2の入出力端子8から入力される送信信号は、第3の入出力端子9から出力される。
First, when receiving a high-frequency signal, a high voltage is applied to the
At the time of high-frequency signal transmission, a low voltage is applied to the
この従来の高周波スイッチ回路では、受信トランスファー用にFET11a及び11bが、また送信シャント用にFET22a及び22bが、それぞれ2段に直列接続されている。従って、送信時に第2の入出力端子8から入力された高周波信号電圧は、FET11a、11b、22a、及び22bによって分圧されることになる。その結果、第2の入出力端子8から大きな信号が入力された場合でも、FET11a、11b、22a、及び22bはオフ状態を維持し易くなり、FETが1個しかない場合と比べて、優れた歪特性や高い入力飽和電力を得ることができる。
In this conventional high-frequency switch circuit,
ここで、ゲートバイアス抵抗31a、31b、32a、32b、33、及び34は、高周波信号の漏洩を防ぐ目的で設けられており、図12に示した2段に直列接続されたFETのゲート電極に接続する場合、信号漏洩による性能劣化を防止するために40〜50kΩ程度の抵抗値Rがそれぞれ必要となる。このことは、2個以上のFETが多段に直列接続された図13に示す高周波スイッチ回路に関しても同様であり、同じ抵抗値Rの抵抗を複数用いて構成される。
上記図12や図13に示した従来の高周波スイッチ回路では、FETのゲートに挿入する全てのゲートバイアス抵抗に、40〜50kΩ程度という大きな値Rの抵抗が一律に使用されている。しかしながら、半導体プロセスでシート抵抗値の大きい材料を使用することは困難であるため、40〜50kΩ程度の抵抗素子を半導体基板上に形成すると、基板上での面積が大きくなる。このため、従来の高周波スイッチ回路では、チップサイズが増大して、回路のコストが高くなるという課題がある。 In the conventional high-frequency switch circuit shown in FIGS. 12 and 13, resistors having a large value R of about 40 to 50 kΩ are uniformly used for all gate bias resistors inserted into the gates of FETs. However, since it is difficult to use a material having a large sheet resistance value in a semiconductor process, when a resistance element of about 40 to 50 kΩ is formed on a semiconductor substrate, the area on the substrate increases. For this reason, the conventional high-frequency switch circuit has a problem that the chip size increases and the cost of the circuit increases.
それ故に、本発明の目的は、信号漏洩による性能の劣化やチップサイズの増大を招くことなく、小型かつ高性能の高周波スイッチ回路及びその高周波スイッチ回路を用いた半導体装置を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a small and high-performance high-frequency switch circuit and a semiconductor device using the high-frequency switch circuit without incurring performance degradation and chip size increase due to signal leakage.
本発明は、高周波信号の流れを制御する高周波スイッチ回路、及びその高周波スイッチ回路を用いた半導体装置に向けられている。そして、上記目的を達成させるために、本発明の高周波スイッチ回路は、複数の電界効果トランジスタと、所定の条件に従った抵抗値を持つ複数の抵抗素子とを備えて、以下の構成によって実現される。なお、複数の電界効果トランジスタは、1つのマルチゲート電界効果トランジスタに置き換えることが可能である。 The present invention is directed to a high-frequency switch circuit that controls the flow of a high-frequency signal, and a semiconductor device using the high-frequency switch circuit. In order to achieve the above object, the high-frequency switch circuit of the present invention includes a plurality of field effect transistors and a plurality of resistance elements having resistance values according to a predetermined condition, and is realized by the following configuration. The Note that the plurality of field effect transistors can be replaced with one multi-gate field effect transistor.
まず、複数の電界効果トランジスタを、高周波信号を入出力する入出力端子と接地端子との間に直列接続し、かつ、複数の抵抗素子を、一方の端子を複数の電界効果トランジスタのゲート電極に個々に接続し、他方の端子に複数の電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧を印加する構成が考えられる。この場合には、入出力端子に接続された電界効果トランジスタのゲート電極に接続された抵抗素子を、複数の抵抗素子の内で最も大きい抵抗値に設計する。 First, a plurality of field effect transistors are connected in series between an input / output terminal that inputs and outputs a high-frequency signal and a ground terminal, and a plurality of resistance elements are connected to the gate electrodes of the plurality of field effect transistors. A configuration is conceivable in which a control voltage for switching between a plurality of field-effect transistors between an on state and an off state is applied to the other terminal. In this case, the resistance element connected to the gate electrode of the field effect transistor connected to the input / output terminal is designed to have the largest resistance value among the plurality of resistance elements.
ここで、入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個の電界効果トランジスタが直列接続されている場合、第1〜第nの電界効果トランジスタのゲート電極に接続される第1〜第nの抵抗素子の抵抗値Rgs(1)〜Rgs(n)を、Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n)に基づいて設定することが好ましい。 Here, when n field effect transistors are connected in series in the order of the first to nth (n is an integer of 2 or more) between the input / output terminal and the ground terminal, the first to nth The resistance values Rgs (1) to Rgs (n) of the first to nth resistance elements connected to the gate electrode of the field effect transistor are set to Rgs (1)> Rgs (2) ≧... ≧ Rgs (n−1) It is preferable to set based on ≧ Rgs (n).
また、複数の電界効果トランジスタを、高周波信号を入出力する2つの入出力端子の間に直列接続し、かつ、複数の抵抗素子を、一方の端子を複数の電界効果トランジスタのゲート電極に個々に接続し、他方の端子に複数の電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧を印加する構成が考えられる。この場合には、複数の電界効果トランジスタがオフ状態のときに信号電力が印加されるオフ時活性入出力端子側に接続された電界効果トランジスタのゲート電極に接続された抵抗素子を、複数の抵抗素子の内で最も大きい抵抗値に設計する。 In addition, a plurality of field effect transistors are connected in series between two input / output terminals for inputting and outputting a high frequency signal, and a plurality of resistance elements are individually connected to gate electrodes of the plurality of field effect transistors. A configuration is conceivable in which a control voltage for switching a plurality of field effect transistors between an on state and an off state is applied to the other terminal. In this case, the resistance element connected to the gate electrode of the field effect transistor connected to the active input / output terminal side when the signal power is applied when the plurality of field effect transistors are off is connected to the plurality of resistances. The resistance value is designed to be the largest among the elements.
ここで、オフ時活性入出力端子から他方の入出力端子までの間に、第1〜第m(mは2以上の整数)の順序でm個の電界効果トランジスタが直列接続されている場合、第1〜第mの電界効果トランジスタのゲート電極に接続される第1〜第mの抵抗素子の抵抗値Rg(1)〜Rg(m)を、Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m)に基づいて設定することが好ましい。 Here, when m field effect transistors are connected in series in the order of the first to m-th (m is an integer of 2 or more) from the active input / output terminal to the other input / output terminal when off, The resistance values Rg (1) to Rg (m) of the first to mth resistance elements connected to the gate electrodes of the first to mth field effect transistors are expressed as Rg (1)> Rg (2) ≧. It is preferable to set based on Rg (m−1) ≧ Rg (m).
さらには、複数の電界効果トランジスタを入出力端子と接地端子との間に直列接続する上記構成と、複数の電界効果トランジスタを2つの入出力端子の間に直列接続する上記構成とを、各々1つ又は複数組み合わすことも可能である。
これらの高周波スイッチ回路は、半導体基板上に集積化することができる。
Furthermore, the above-described configuration in which a plurality of field effect transistors are connected in series between an input / output terminal and a ground terminal and the above-described configuration in which a plurality of field effect transistors are connected in series between two input / output terminals are each 1 It is also possible to combine two or more.
These high-frequency switch circuits can be integrated on a semiconductor substrate.
上記の本発明によれば、多段に直列接続された複数の電界効果トランジスタ又はマルチゲート電界効果トランジスタのゲート電極に接続される複数の抵抗素子の抵抗値を、高周波信号入力側に最も近いゲート電極に接続される抵抗素子だけ最大値に設定する。これにより、本発明の高周波スイッチ回路は、従来と同等の性能を保ちつつ、半導体基板上での基板占有面積(チップサイズ)を大幅に縮小することができる。 According to the present invention described above, the resistance value of the plurality of field effect transistors connected in series in multiple stages or the resistance elements connected to the gate electrodes of the multi-gate field effect transistor is set to the gate electrode closest to the high-frequency signal input side. Only the resistance element connected to is set to the maximum value. As a result, the high-frequency switch circuit of the present invention can greatly reduce the substrate occupation area (chip size) on the semiconductor substrate while maintaining the same performance as the conventional one.
〔第1の実施形態〕
図1は、本発明の第1の実施形態に係る高周波スイッチ回路100を示す図である。図1に示す高周波スイッチ回路100は、多段に直列接続されたFET群を4つ含んだ構成であり、SPDT(Single Pole Double Throw)回路として機能する。この高周波スイッチ回路100は、FET111〜118及び121〜128と、ゲートバイアス抵抗131〜138及び141〜148と、コンデンサ151〜154と、第1〜第3の入出力端子161〜163と、第1及び第2の制御端子171及び172と、接地端子181及び182とを備えている。第1〜第3の入出力端子161〜163は、高周波信号を入出力するための端子である。
[First Embodiment]
FIG. 1 is a diagram showing a high-
図1において、FET111〜114は、第1のスイッチ部を構成し、第3の入出力端子163と第1の入出力端子161との間に直列接続で挿入される。FET115〜118は、第2のスイッチ部を構成し、第1の入出力端子161と接地端子181との間に直列接続で挿入される。FET121〜124は、第3のスイッチ部を構成し、第3の入出力端子163と第2の入出力端子162との間に直列接続で挿入される。FET125〜128は、第4のスイッチ部を構成し、第2の入出力端子162と接地端子182との間に直列接続で挿入される。なお、この実施形態では、各スイッチ部が4つのFETで構成されている場合を例示しているが、複数であればFETの数は特に問わない。
In FIG. 1,
入出力端子間に、信号の伝送経路と直列に挿入された第1及び第3のスイッチ部は、高周波信号の流れの通過/遮断を切り替えるトランスファー回路として機能する。一方、入出力端子と接地端子との間に、信号の伝送経路と並列に挿入された第2及び第4のスイッチ部は、漏れ信号を接地へ逃がすシャント回路として機能する。このように、高周波スイッチ回路100は、2つのトランスファー回路と2つのシャント回路とを組み合わせることで構成されている。
The first and third switch sections inserted between the input and output terminals in series with the signal transmission path function as a transfer circuit that switches between passing and blocking of the flow of the high-frequency signal. On the other hand, the second and fourth switch sections inserted between the input / output terminal and the ground terminal in parallel with the signal transmission path function as a shunt circuit that releases the leakage signal to the ground. Thus, the high
上記のように構成された高周波スイッチ回路100の動作を、以下に説明する。
第1の入出力端子161から第3の入出力端子163へ高周波信号を伝送する場合には、第1の制御端子171にHigh電圧(例えば3V)が印加され、第2の制御端子172にLow電圧(例えば0V)が印加される。この電圧印加によって、FET111〜114及び125〜128はオン状態に、FET115〜118及び121〜124はオフ状態になり、第1の入出力端子161と第3の入出力端子163とが短絡状態となる。従って、第1の入出力端子161から入力される高周波信号が、第3の入出力端子163へ伝送される。これに対して、第2の入出力端子162から第3の入出力端子163へ高周波信号を伝送する場合には、第1の制御端子171にLow電圧が印加され、第2の制御端子172にHigh電圧が印加される。この電圧印加によって、FET111〜114及び125〜128はオフ状態に、FET115〜118及び121〜124はオン状態になり、第2の入出力端子162と第3の入出力端子163とが短絡状態となる。従って、第2の入出力端子162から入力される高周波信号が、第3の入出力端子163へ伝送される。
The operation of the high-
When transmitting a high frequency signal from the first input /
ここで、FETの浮遊容量を考慮した高周波スイッチ回路100の動作を考える。図2は、高周波スイッチ回路100における、オフ状態のFETの容量成分を示す図である。この図2には、第1の入出力端子161から第3の入出力端子163へ高周波信号を伝送する場合、オフ状態のFET115〜118及び121〜124に生じる浮遊容量C11〜C18及びC21〜C28の成分を表している。なお、第2の入出力端子162から第3の入出力端子163へ高周波信号を伝送する場合も、オフ状態となるFET111〜114及び125〜128に対して下記と同様の理論が適用されることは言うまでもない。
Here, consider the operation of the high-
第1の入出力端子161から第3の入出力端子163へ高周波信号を伝送する場合、上述したようにFET111〜114及び125〜128はオン状態に、FET115〜118及び121〜124はオフ状態に制御される。このとき、第1の入出力端子161から入力された高周波信号の電圧は、オフ状態のFETの浮遊容量C11〜C18及びC21〜C28によってそれぞれ分圧される。このため、図2に示すB点、C点及びD点の電圧は、それぞれA点電圧の3/4倍、2/4倍及び1/4倍になる。また、図2に示すF点、G点及びH点の電圧は、それぞれE点電圧の3/4倍、2/4倍及び1/4倍になる。すなわち、信号経路から離れるに従ってFETにかかる電圧が低下するが、その電圧低下に比例して信号経路に影響を及ぼす度合いは小さくなる。このことから、抵抗素子であるゲートバイアス抵抗135〜138及び141〜144の値も、信号経路に影響を及ぼす度合いに応じて小さくすることができる。
When a high frequency signal is transmitted from the first input /
そこで、第1の実施形態に係る高周波スイッチ回路100では、シャント回路を構成するFET115〜118のゲートバイアス抵抗135〜138について、高周波信号電力が印加される入出力端子161に最も近いゲートバイアス抵抗135の抵抗値Rgs(1)だけを最大に設定して、他のゲートバイアス抵抗136〜138の抵抗値Rgs(2)〜Rgs(4)を最大値よりも小さく設定している。このようにゲートバイアス抵抗135〜138の抵抗値を設定することで、抵抗値の総合計を小さくしつつ、信号経路に及ぼす影響を低減させることが可能となる。
Therefore, in the high
ここで、ゲートバイアス抵抗135〜138の抵抗値Rgs(1)〜Rgs(4)は、入出力端子161からの距離に応じて徐々に小さくなるように設定されることが好ましい。例えば、抵抗値Rgs(1)〜Rgs(4)を、それぞれ40kΩ、30kΩ、20kΩ及び10kΩと設定する。なお、抵抗値は、等差や等比で可変させる必要はない。また、抵抗値Rgs(2)〜Rgs(4)に関しては、その一部又は全部が同じ抵抗値であっても構わない。例えば、抵抗値Rgs(1)〜Rgs(4)を、それぞれ40kΩ、20kΩ、20kΩ及び10kΩと設定する。
Here, it is preferable that the resistance values Rgs (1) to Rgs (4) of the
この抵抗値Rgs(1)〜Rgs(4)の設定条件は、下記の式[1]によって一般式化される。式[1]は、入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個のFETが直列接続されている場合における、第1〜第nのFETのゲート電極に接続される第1〜第nのゲートバイアス抵抗の抵抗値Rgs(1)〜Rgs(n)の設定条件を与える式である。
Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n) … [1]
The setting conditions of the resistance values Rgs (1) to Rgs (4) are generalized by the following equation [1]. Formula [1] is the first to the first in the case where n FETs are connected in series in the order of the first to nth (n is an integer of 2 or more) from the input / output terminal to the ground terminal. It is an equation that gives the setting conditions for the resistance values Rgs (1) to Rgs (n) of the first to nth gate bias resistors connected to the gate electrode of the n FET.
Rgs (1)> Rgs (2) ≧ ... ≧ Rgs (n−1) ≧ Rgs (n) [1]
さらに、第1の実施形態に係る高周波スイッチ回路100では、トランスファー回路を構成するFET121〜124のゲートバイアス抵抗141〜144について、トランスファー回路がオフ状態であるときに高周波信号電力が印加される側の入出力端子(以下、オフ時活性入出力端子という)161に最も近いゲートバイアス抵抗141の抵抗値Rg(1)だけを最大に設定して、他のゲートバイアス抵抗142〜144の抵抗値Rg(2)〜Rg(4)を最大値よりも小さく設定している。このようにゲートバイアス抵抗141〜144の抵抗値を設定することで、抵抗値の総合計を小さくしつつ、信号経路に及ぼす影響を低減させることが可能となる。
Furthermore, in the high
ここでも、ゲートバイアス抵抗141〜144の抵抗値Rg(1)〜Rg(4)は、オフ時活性入出力端子161からの距離に応じて徐々に小さくなるように設定されることが好ましい。例えば、抵抗値Rg(1)〜Rg(4)を、それぞれ50kΩ、40kΩ、30kΩ及び20kΩと設定する。なお、抵抗値は、等差や等比で可変させる必要はない。また、抵抗値Rg(2)〜Rg(4)に関しては、その一部又は全部が同じ抵抗値であっても構わない。例えば、抵抗値Rg(1)〜Rg(4)を、それぞれ50kΩ、30kΩ、20kΩ及び20kΩと設定する。
Also here, it is preferable that the resistance values Rg (1) to Rg (4) of the
この抵抗値Rg(1)〜Rg(4)の設定条件は、下記の式[2]によって一般式化される。式[2]は、オフ時活性入出力端子から他方の入出力端子までの間に、第1〜第m(mは2以上の整数)の順序でm個のFETが直列接続されている場合における、第1〜第mのFETのゲート電極に接続される第1〜第mのゲートバイアス抵抗の抵抗値Rg(1)〜Rg(m)の設定条件を与える式である。
Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m) … [2]
The setting conditions of the resistance values Rg (1) to Rg (4) are generalized by the following equation [2]. Formula [2] is a case where m FETs are connected in series in the order of the first to m-th (m is an integer of 2 or more) from the active input / output terminal to the other input / output terminal when off. Is an equation that gives the setting conditions of the resistance values Rg (1) to Rg (m) of the first to mth gate bias resistors connected to the gate electrodes of the first to mth FETs.
Rg (1)> Rg (2) ≧ ... ≧ Rg (m−1) ≧ Rg (m) [2]
次に、上述した条件に従ってゲートバイアス抵抗の抵抗値を設定した場合であっても、本発明の高周波スイッチ回路100が、従来の高周波スイッチ回路と同等の性能を確保しつつ、半導体基板上での高周波スイッチ回路の基板占有面積(チップサイズ)が大幅に縮小されることを、図3A、図3B、図4及び図5を参照して説明する。
Next, even when the resistance value of the gate bias resistor is set in accordance with the above-described conditions, the high-
図3Aは、高周波スイッチ回路100の挿入損失の入力電力依存性を示す図である。図3Bは、高周波スイッチ回路100の高調波歪の入力電力依存性を示す図である。なお、高周波スイッチ回路100では、第1の入出力端子161から第3の入出力端子163への経路が有効である場合の特性と、第2の入出力端子162から第3の入出力端子163への経路が有効である場合の特性とが、同じである。従って、図3A及び図3Bに示す結果は、これらいずれの場合の特性にも該当する。
FIG. 3A is a diagram showing the input power dependence of the insertion loss of the high-
図3Aにおいて、縦軸は挿入損失を、横軸は入力電力を表す。図3Aから分かるように、高周波スイッチ回路100における低入力電力時の挿入損失は、従来の高周波スイッチ回路と同等(約0.3dB)である。また、高周波スイッチ回路100における挿入損失が劣化する入力電力も、従来の高周波スイッチ回路と同等(約33dBm)である。
また、図3Bにおいて、縦軸は高調波歪を、横軸は入力電力を表す。図3Bから分かるように、高周波スイッチ回路100における低入力電力時の2次及び3次高調波歪は、従来の高周波スイッチ回路と同等(2次高調波歪:約−78dBc、3次高調波歪:約−83dBc)である。また、高周波スイッチ回路100における2次及び3次高調波歪が劣化する入力電力も、従来の高周波スイッチ回路と同等(2次高調波歪:約33dBm、3次高調波歪:約32dBm)である。
In FIG. 3A, the vertical axis represents insertion loss and the horizontal axis represents input power. As can be seen from FIG. 3A, the insertion loss at the time of low input power in the high-
In FIG. 3B, the vertical axis represents harmonic distortion, and the horizontal axis represents input power. As can be seen from FIG. 3B, the second-order and third-order harmonic distortion at the time of low input power in the high-
図4は、高周波スイッチ回路100の主要部(図1において点線で囲まれた部分及び7つの端子)を半導体基板上に集積化した結果を示す図である。図5は、従来の高周波スイッチ回路(すなわち、高周波スイッチ回路100と同じ構成を有し、ゲートバイアス抵抗にはすべて同じ抵抗値Rを有する抵抗素子を使用した高周波スイッチ回路)の主要部を、図4と同じデザインルールに従って半導体基板上に集積化した結果を示す図である。なお、図1、図4及び図5では、同じ要素には同じ参照符号が付されている。
FIG. 4 is a diagram showing a result of integrating the main part (the part surrounded by a dotted line and seven terminals in FIG. 1) of the high-
図4と図5とを対比すれば分かるように、高周波スイッチ回路100では、ゲートバイアス抵抗131〜138及び141〜148の面積が、従来の高周波スイッチ回路よりも小さくて済む。このため、高周波スイッチ回路100を用いれば、従来の高周波スイッチ回路よりも、チップサイズを約20%縮小する(横幅Wを小さくする)ことができる。
As can be seen by comparing FIG. 4 and FIG. 5, in the high
以上のように、本発明の第1の実施形態に係る高周波スイッチ回路100によれば、多段に直列接続された複数のFETのゲート電極に接続される複数のゲートバイアス抵抗の抵抗値を、高周波信号が入力される入出力端子側に最も近いゲート電極に接続されるゲートバイアス抵抗だけ最大に設定する。これにより、第1の実施形態に係る高周波スイッチ回路100は、従来と同等の性能を保ちつつ、半導体基板上での基板占有面積(チップサイズ)を大幅に縮小することができる。
As described above, according to the high
〔第2の実施形態〕
図6は、本発明の第2の実施形態に係る高周波スイッチ回路200を示す図である。図6に示す高周波スイッチ回路200は、マルチゲートFETを4つ含んだ構成であり、SPDT回路として機能する。この高周波スイッチ回路200は、マルチゲートFET211、212、221及び222と、ゲートバイアス抵抗231〜238及び241〜248と、コンデンサ251〜254と、第1〜第3の入出力端子161〜163と、第1及び第2の制御端子171及び172と、接地端子181及び182とを備えている。
[Second Embodiment]
FIG. 6 is a diagram showing a high-
図6で分かるように、第2の実施形態に係る高周波スイッチ回路200は、上記第1の実施形態に係る高周波スイッチ回路100の第1〜第4のスイッチ部に、それぞれ1つのマルチゲートFETを用いた構成である。このマルチゲートFETは、周知のように、複数のゲート電極(図6の例では、1a〜4a、1b〜4b、1c〜4c、及び1d〜4d)を有するFETであり、ゲート電極が1つである複数のFETを直列接続した構成と等価である。そして、入出力端子間に、信号の伝送経路と直列に挿入されたマルチゲートFET211及び221は、高周波信号の流れの通過/遮断を切り替えるトランスファー回路として機能する。入出力端子と接地端子との間に、信号の伝送経路と並列に挿入されたマルチゲートFET212及び222は、漏れ信号を接地へ逃がすシャント回路として機能する。
As can be seen from FIG. 6, the high-
このように、第2の実施形態に係る高周波スイッチ回路200は、上記第1の実施形態に係る高周波スイッチ回路100と同様、マルチゲートFETを用いた2つのトランスファー回路と2つのシャント回路とを組み合わせることで構成されている。従って、第1の入出力端子161から第3の入出力端子163へ高周波信号を伝送する場合、及び第2の入出力端子162から第3の入出力端子163へ高周波信号を伝送する場合において、オフ状態時にマルチゲートFETが有する浮遊容量に対する考え方は同じである。
以下、高周波スイッチ回路100と異なる部分を中心に、高周波スイッチ回路200を説明する。
As described above, the high-
Hereinafter, the high-
第1の入出力端子161から第3の入出力端子163へ高周波信号を伝送する場合には、第1の制御端子171にHigh電圧が印加され、第2の制御端子172にLow電圧が印加される。この電圧印加によって、マルチゲートFET211及び222はオン状態に、マルチゲートFET212及び221はオフ状態になり、第1の入出力端子161と第3の入出力端子163とが短絡状態となる。従って、第1の入出力端子161から入力される高周波信号が、第3の入出力端子163へ伝送される。これに対して、第2の入出力端子162から第3の入出力端子163へ高周波信号を伝送する場合には、第1の制御端子171にLow電圧が印加され、第2の制御端子172にHigh電圧が印加される。この電圧印加によって、マルチゲートFET211及び222はオフ状態に、マルチゲートFET212及び221はオン状態になり、第2の入出力端子162と第3の入出力端子163とが短絡状態となる。従って、第2の入出力端子162から入力される高周波信号が、第3の入出力端子163へ伝送される。
When a high frequency signal is transmitted from the first input /
この高周波スイッチ回路200においても、上記高周波スイッチ回路100と同様に、信号経路から離れるに従ってゲート電極にかかる電圧が低下するが、その電圧低下に比例して信号経路に影響を及ぼす度合いは小さくなる。よって、ゲートバイアス抵抗231〜238及び241〜248の値も、信号経路に影響を及ぼす度合いに応じて小さくすることができる。
In the high-
そこで、第2の実施形態に係る高周波スイッチ回路200では、シャント回路を構成するマルチゲートFET212のゲートバイアス抵抗235〜238について、高周波信号電力が印加される入出力端子161に最も近いゲートバイアス抵抗235の抵抗値Rgs(1)だけを最大に設定して、他のゲートバイアス抵抗236〜238の抵抗値Rgs(2)〜Rgs(4)を最大値よりも小さく設定している。このようにゲートバイアス抵抗235〜238の抵抗値を設定することで、抵抗値の総合計を小さくしつつ、信号経路に及ぼす影響を低減させることが可能となる。もちろんこの場合でも、ゲートバイアス抵抗235〜238の抵抗値Rgs(1)〜Rgs(4)は、上記式[1]に従って、入出力端子161からの距離に応じて徐々に小さくなるように設定されることが好ましい。ゲートバイアス抵抗245〜248についても同様である。
Therefore, in the high-
さらに、第2の実施形態に係る高周波スイッチ回路200では、トランスファー回路を構成するFET221のゲートバイアス抵抗241〜244について、オフ時活性入出力端子161に最も近いゲートバイアス抵抗241の抵抗値Rg(1)だけを最大に設定して、他のゲートバイアス抵抗242〜244の抵抗値Rg(2)〜Rg(4)を最大値よりも小さく設定している。このようにゲートバイアス抵抗241〜244の抵抗値を設定することで、抵抗値の総合計を小さくしつつ、信号経路に及ぼす影響を低減させることが可能となる。もちろんこの場合でも、上記式[2]に従って、オフ時活性入出力端子161からの距離に応じて徐々に小さくなるように設定されることが好ましい。ゲートバイアス抵抗231〜234についても同様である。
Further, in the high-
図3A及び図3Bに対応した高周波スイッチ回路200の特性が、図7A及び図7Bである。図7Aは、高周波スイッチ回路200の挿入損失の入力電力依存性を示す図である。図7Bは、高周波スイッチ回路200の高調波歪の入力電力依存性を示す図である。
図7Aから分かるように、高周波スイッチ回路200における低入力電力時の挿入損失は、従来の高周波スイッチ回路と同等(約0.3dB)である。また、高周波スイッチ回路200における挿入損失が劣化する入力電力も、従来の高周波スイッチ回路と同等(約33dBm)である。また、図7Bから分かるように、高周波スイッチ回路200における低入力電力時の2次及び3次高調波歪は、従来の高周波スイッチ回路と同等(2次高調波歪:約−78dBc、3次高調波歪:約−83dBc)である。また、高周波スイッチ回路200における2次及び3次高調波歪が劣化する入力電力も、従来の高周波スイッチ回路と同等(2次高調波歪:約33dBm、3次高調波歪:約32dBm)である。
The characteristics of the high-
As can be seen from FIG. 7A, the insertion loss at the time of low input power in the high-
図8は、高周波スイッチ回路200の主要部(図6において点線で囲まれた部分及び7つの端子)を半導体基板上に集積化した結果を示す図である。図9は、従来の高周波スイッチ回路(すなわち、高周波スイッチ回路200と同じ構成を有し、ゲートバイアス抵抗にはすべて同じ抵抗値Rを有する抵抗素子を使用した高周波スイッチ回路)の主要部を、図8と同じデザインルールに従って半導体基板上に集積化した結果を示す図である。なお、図6、図8及び図9では、同じ要素には同じ参照符号が付されている。
FIG. 8 is a diagram showing a result of integrating the main part (the part surrounded by a dotted line and seven terminals in FIG. 6) of the high-
まず、図5と図9とを対比すれば分かるように、多段に直列接続された複数のFETに代えてマルチゲートFETを採用すれば、高周波スイッチ回路のチップサイズを約10%縮小することができる。加えて、図8と図9とを対比すれば分かるように、高周波スイッチ回路200では、ゲートバイアス抵抗231〜238及び241〜248の面積が、従来の高周波スイッチ回路よりも約20%小さくて済む。従って、高周波スイッチ回路200を用いれば、従来の高周波スイッチ回路よりも、チップサイズを約30%縮小する(縦幅Hを小さくする)ことができる。
First, as can be seen by comparing FIGS. 5 and 9, if a multi-gate FET is used instead of a plurality of FETs connected in series in multiple stages, the chip size of the high-frequency switch circuit can be reduced by about 10%. it can. In addition, as can be seen by comparing FIG. 8 and FIG. 9, in the high
以上のように、本発明の第2の実施形態に係る高周波スイッチ回路200によれば、マルチゲートFETの複数のゲート電極に接続される複数のゲートバイアス抵抗の抵抗値を、高周波信号が入力される入出力端子側に最も近いゲート電極に接続されるゲートバイアス抵抗だけ最大に設定する。これにより、第2の実施形態に係る高周波スイッチ回路200は、従来と同等の性能を保ちつつ、半導体基板上での基板占有面積(チップサイズ)を大幅に縮小することができる。
As described above, according to the high-
なお、上記第1及び第2の実施形態では、2つのトランスファー回路と2つのシャント回路とを組み合わせた構成を説明した。しかし、これらトランスファー回路及びシャント回路は、以下のようにそれぞれ単独でスイッチ回路として機能させることも可能である。 In the first and second embodiments, the configuration in which two transfer circuits and two shunt circuits are combined has been described. However, the transfer circuit and the shunt circuit can each function alone as a switch circuit as described below.
図10Aは、シャント回路だけで構成される高周波スイッチ回路300の例である。この高周波スイッチ回路300において、入出力端子161から入出力端子163へ高周波信号を伝達させる場合、制御端子172に負電圧を印加してFET115〜118をオフ状態にさせる。逆に、入出力端子161から入出力端子163へ高周波信号を伝達させない場合、制御端子172に0V電圧を印加してFET115〜118をオン状態にさせる。図10Bは、FET115〜118がオン状態における高周波スイッチ回路300の等価回路図である。このFET115〜118のオン抵抗R1〜R4を十分小さい値に設定することにより、入出力端子161から見た回路の入力インピーダンスZinを短絡させることができる。例えば、特性インピーダンスが50Ωであれば、入出力端子161から入力された高周波信号が、インピーダンスミスマッチによって全反射を起こして、入出力端子163に伝達されない状態を作ることができる。このようにして、信号伝達のスイッチングを実現できる。
FIG. 10A is an example of a high-
図11Aは、トランスファー回路だけで構成される高周波スイッチ回路400の例である。この高周波スイッチ回路400において、入出力端子161から入出力端子163へ高周波信号を伝達させる場合、制御端子171に0V電圧を印加してFET111〜114をオン状態にさせる。逆に、入出力端子161から入出力端子163へ高周波信号を伝達させない場合、制御端子171に負電圧を印加してFET111〜114をオフ状態にさせる。図11Bは、FET111〜114がオフ状態における高周波スイッチ回路400の等価回路図である。このFET111〜114のオフ容量C1〜C4を十分小さい値に設定することにより、入出力端子161から入出力端子163への伝達を制御することができるので、信号伝達のスイッチングを実現できる。
なお、上記高周波スイッチ回路300及び400は、マルチゲートFETで構成してもよい。
FIG. 11A is an example of a high-
The high-
本発明の高周波スイッチ回路は、従来の高周波スイッチ回路と同等の性能を保ちつつ、チップサイズを縮小することができるという効果を奏するので、アンテナ切り替え回路等の各種の高周波スイッチ回路に利用することができる。 The high-frequency switch circuit of the present invention has an effect that the chip size can be reduced while maintaining the same performance as the conventional high-frequency switch circuit, so that it can be used for various high-frequency switch circuits such as an antenna switching circuit. it can.
100、200、300、400 高周波スイッチ回路
11a、11b、12、21、22a、22b、111〜118、121〜128 FET
31a、31b、32a、32b、33、34、131〜138、141〜148、231〜238、241〜248 ゲートバイアス抵抗
151〜154、251〜254 コンデンサ
7〜9、161〜163 入出力端子
41、42、171、172 制御端子
181、182 接地端子
211、212、221、222 マルチゲートFET
100, 200, 300, 400 High-
31a, 31b, 32a, 32b, 33, 34, 131-138, 141-148, 231-238, 241-248 Gate bias resistors 151-154, 251-254 Capacitors 7-9, 161-163 I /
Claims (9)
高周波信号を入出力する入出力端子と接地端子との間に、直列接続されて挿入される複数の電界効果トランジスタと、
一方の端子が前記複数の電界効果トランジスタのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧が印加される複数の抵抗素子とを備え、
前記入出力端子に接続された電界効果トランジスタのゲート電極に接続された抵抗素子が、前記複数の抵抗素子の内で最も大きい抵抗値であり、
前記入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個の電界効果トランジスタが直列接続されており、
前記第1〜第nの電界効果トランジスタのゲート電極に接続される第1〜第nの抵抗素子の抵抗値Rgs(1)〜Rgs(n)は、下記の式に基づいて設定されることを特徴とする、高周波スイッチ回路。
[式] Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n) A high frequency switch circuit for controlling a flow of a high frequency signal,
A plurality of field effect transistors inserted and connected in series between an input / output terminal for inputting and outputting a high-frequency signal and a ground terminal;
A plurality of resistance elements, one terminal of which is individually connected to the gate electrodes of the plurality of field effect transistors, and the other terminal is applied with a control voltage for switching the plurality of field effect transistors between an on state and an off state And
The resistor connected to the gate electrode of the field effect transistors connected to the input and output terminals, Ri greatest resistance value der among the plurality of resistance elements,
Between the input / output terminal and the ground terminal, n field effect transistors are connected in series in the order of first to n-th (n is an integer of 2 or more),
The resistance values Rgs (1) to Rgs (n) of the first to nth resistance elements connected to the gate electrodes of the first to nth field effect transistors are set based on the following equation: A high-frequency switch circuit that is characterized.
[Formula] Rgs (1)> Rgs (2) ≧ ... ≧ Rgs (n−1) ≧ Rgs (n)
高周波信号を入出力する2つの入出力端子の間に、直列接続されて挿入される複数の電界効果トランジスタと、
一方の端子が前記複数の電界効果トランジスタのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧が印加される複数の抵抗素子とを備え、
前記複数の電界効果トランジスタがオフ状態のときに信号電力が印加されるオフ時活性入出力端子側に接続された電界効果トランジスタのゲート電極に接続された抵抗素子が、前記複数の抵抗素子の内で最も大きい抵抗値であり、
前記オフ時活性入出力端子から他方の入出力端子までの間に、第1〜第m(mは2以上の整数)の順序でm個の電界効果トランジスタが直列接続されており、
前記第1〜第mの電界効果トランジスタのゲート電極に接続される第1〜第mの抵抗素子の抵抗値Rg(1)〜Rg(m)は、下記の式に基づいて設定されることを特徴とする、高周波スイッチ回路。
[式] Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m) A high frequency switch circuit for controlling a flow of a high frequency signal,
A plurality of field effect transistors inserted in series between two input / output terminals for inputting and outputting a high-frequency signal;
A plurality of resistance elements, one terminal of which is individually connected to the gate electrodes of the plurality of field effect transistors, and the other terminal is applied with a control voltage for switching the plurality of field effect transistors between an on state and an off state And
A resistance element connected to the gate electrode of the field effect transistor connected to the active input / output terminal side when off is applied with signal power when the plurality of field effect transistors are in an off state. in Ri greatest resistance value der,
M field effect transistors are connected in series in the order of the first to m-th (m is an integer of 2 or more) from the active input / output terminal to the other input / output terminal when off.
The resistance values Rg (1) to Rg (m) of the first to mth resistance elements connected to the gate electrodes of the first to mth field effect transistors are set based on the following equation: A high-frequency switch circuit that is characterized.
[Formula] Rg (1)> Rg (2) ≧ ... ≧ Rg (m−1) ≧ Rg (m)
高周波信号を入出力する入出力端子と接地端子との間に挿入されるマルチゲート電界効果トランジスタと、
一方の端子が前記マルチゲート電界効果トランジスタが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧が印加される複数の抵抗素子とを備え、
前記入出力端子に最も近い位置にあるゲート電極に接続された抵抗素子が、前記複数の抵抗素子の内で最も大きい抵抗値であり、
前記マルチゲート電界効果トランジスタは、前記入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個のゲート電極を有しており、
前記第1〜第nのゲート電極に接続される第1〜第nの抵抗素子の抵抗値Rgs(1)〜Rgs(n)は、下記の式に基づいて設定されることを特徴とする、高周波スイッチ回路。
[式] Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n) A high frequency switch circuit for controlling a flow of a high frequency signal,
A multi-gate field effect transistor inserted between an input / output terminal for inputting and outputting a high-frequency signal and a ground terminal;
A plurality of terminals having one terminal individually connected to a plurality of gate electrodes of the multi-gate field effect transistor and a control voltage for switching the multi-gate field effect transistor between an on state and an off state applied to the other terminal With a resistive element,
Said output resistor connected to the gate electrode located closest to the terminal, Ri greatest resistance value der among the plurality of resistance elements,
The multi-gate field effect transistor has n gate electrodes in the order of first to n-th (n is an integer of 2 or more) between the input / output terminal and the ground terminal,
The resistance values Rgs (1) to Rgs (n) of the first to nth resistance elements connected to the first to nth gate electrodes are set based on the following equation: High frequency switch circuit.
[Formula] Rgs (1)> Rgs (2) ≧ ... ≧ Rgs (n−1) ≧ Rgs (n)
高周波信号を入出力する2つの入力端子の間に挿入されるマルチゲート電界効果トランジスタと、
一方の端子が前記マルチゲート電界効果トランジスタが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタをオン状態とオフ状態とに切り替えるための制御電圧が印加される複数の抵抗素子とを備え、
前記マルチゲート電界効果トランジスタがオフ状態のときに信号電力が印加されるオフ時活性入出力端子側に最も近い位置にあるゲート電極に接続された抵抗素子が、前記複数の抵抗素子の内で最も大きい抵抗値であり、
前記マルチゲート電界効果トランジスタは、前記オフ時活性入出力端子から他方の入出力端子までの間に、第1〜第m(mは2以上の整数)の順序でm個のゲート電極を有しており、
前記第1〜第mのゲート電極に接続される第1〜第mの抵抗素子の抵抗値Rg(1)〜Rg(m)は、下記の式に基づいて設定されることを特徴とする、高周波スイッチ回路。
[式] Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m) A high frequency switch circuit for controlling a flow of a high frequency signal,
A multi-gate field effect transistor inserted between two input terminals for inputting and outputting a high-frequency signal;
A plurality of terminals having one terminal individually connected to a plurality of gate electrodes of the multi-gate field effect transistor and a control voltage for switching the multi-gate field effect transistor between an on state and an off state applied to the other terminal With a resistive element,
The resistance element connected to the gate electrode closest to the active input / output terminal side when off when the signal power is applied when the multi-gate field effect transistor is in the off state is the most among the plurality of resistance elements. Ri large resistance value der,
The multi-gate field effect transistor has m gate electrodes in the order of first to m-th (m is an integer of 2 or more) between the off-time active input / output terminal and the other input / output terminal. And
The resistance values Rg (1) to Rg (m) of the first to mth resistance elements connected to the first to mth gate electrodes are set based on the following equations: High frequency switch circuit.
[Formula] Rg (1)> Rg (2) ≧ ... ≧ Rg (m−1) ≧ Rg (m)
高周波信号を入出力する第1の入出力端子と第3の入出力端子との間に、直列接続されて挿入される複数の電界効果トランジスタAと、
高周波信号を入出力する第2の入出力端子と第3の入出力端子との間に、直列接続されて挿入される複数の電界効果トランジスタBと、
前記第1の入出力端子と接地端子との間に、直列接続されて挿入される複数の電界効果トランジスタCと、
前記第2の入出力端子と接地端子との間に、直列接続されて挿入される複数の電界効果トランジスタDと、
一方の端子が前記複数の電界効果トランジスタAのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタAをオン状態とオフ状態とに切り替えるための第1の制御電圧が印加される複数の抵抗素子Aと、
一方の端子が前記複数の電界効果トランジスタBのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタBをオン状態とオフ状態とに切り替えるための第2の制御電圧が印加される複数の抵抗素子Bと、
一方の端子が前記複数の電界効果トランジスタCのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタCをオン状態とオフ状態とに切り替えるための前記第2の制御電圧が印加される複数の抵抗素子Cと、
一方の端子が前記複数の電界効果トランジスタDのゲート電極に個々に接続され、他方の端子に前記複数の電界効果トランジスタDをオン状態とオフ状態とに切り替えるための前記第1の制御電圧が印加される複数の抵抗素子Dとを備え、
前記第3の入出力端子に接続された電界効果トランジスタAのゲート電極に接続された抵抗素子Aが、前記複数の抵抗素子Aの内で最も大きい抵抗値であり、
前記第3の入出力端子に接続された電界効果トランジスタBのゲート電極に接続された抵抗素子Bが、前記複数の抵抗素子Bの内で最も大きい抵抗値であり、
前記第1の入出力端子に接続された電界効果トランジスタCのゲート電極に接続された抵抗素子Cが、前記複数の抵抗素子Cの内で最も大きい抵抗値であり、
前記第2の入出力端子に接続された電界効果トランジスタDのゲート電極に接続された抵抗素子Dが、前記複数の抵抗素子Dの内で最も大きい抵抗値であることを特徴とする、高周波スイッチ回路。 A high frequency switch circuit for controlling a flow of a high frequency signal,
A plurality of field effect transistors A inserted in series between a first input / output terminal that inputs and outputs a high-frequency signal and a third input / output terminal;
A plurality of field effect transistors B inserted in series between a second input / output terminal for inputting and outputting a high-frequency signal and a third input / output terminal;
A plurality of field effect transistors C inserted in series between the first input / output terminal and the ground terminal;
A plurality of field effect transistors D inserted in series between the second input / output terminal and the ground terminal;
One terminal is individually connected to the gate electrodes of the plurality of field effect transistors A, and a first control voltage for switching the plurality of field effect transistors A between an on state and an off state is applied to the other terminal. A plurality of resistance elements A,
One terminal is individually connected to the gate electrodes of the plurality of field effect transistors B, and a second control voltage for switching the plurality of field effect transistors B between the on state and the off state is applied to the other terminal. A plurality of resistance elements B,
One terminal is individually connected to the gate electrodes of the plurality of field effect transistors C, and the second control voltage for switching the plurality of field effect transistors C between the on state and the off state is applied to the other terminal. A plurality of resistance elements C,
One terminal is individually connected to the gate electrodes of the plurality of field effect transistors D, and the first control voltage for switching the plurality of field effect transistors D between the on state and the off state is applied to the other terminal. A plurality of resistance elements D,
The resistance element A connected to the gate electrode of the field effect transistor A connected to the third input / output terminal has the largest resistance value among the plurality of resistance elements A,
The resistance element B connected to the gate electrode of the field effect transistor B connected to the third input / output terminal has the largest resistance value among the plurality of resistance elements B,
The resistance element C connected to the gate electrode of the field effect transistor C connected to the first input / output terminal has the largest resistance value among the plurality of resistance elements C,
The high frequency switch, wherein the resistance element D connected to the gate electrode of the field effect transistor D connected to the second input / output terminal has the largest resistance value among the plurality of resistance elements D circuit.
前記第3の入出力端子から前記第2の入出力端子までの間に、第1〜第mの順序でm個の電界効果トランジスタBが直列接続されており、
前記第1の入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個の電界効果トランジスタCが直列接続されており、
前記第2の入出力端子から接地端子までの間に、第1〜第nの順序でn個の電界効果トランジスタDが直列接続されており、
前記第1〜第mの電界効果トランジスタAのゲート電極に接続される第1〜第mの抵抗素子Aの抵抗値Rg(1)〜Rg(m)及び前記第1〜第mの電界効果トランジスタBのゲート電極に接続される第1〜第mの抵抗素子Bの抵抗値Rg(1)〜Rg(m)は、下記の式1に基づいて設定され、
前記第1〜第nの電界効果トランジスタCのゲート電極に接続される第1〜第nの抵抗素子Cの抵抗値Rgs(1)〜Rgs(n)及び前記第1〜第nの電界効果トランジスタDのゲート電極に接続される第1〜第nの抵抗素子Dの抵抗値Rgs(1)〜Rgs(n)は、下記の式2に基づいて設定されることを特徴とする、請求項5に記載の高周波スイッチ回路。
[式1] Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m)
[式2] Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n) Between the third input / output terminal and the first input / output terminal, m field effect transistors A are connected in series in the order of the first to mth (m is an integer of 2 or more),
Between the third input / output terminal and the second input / output terminal, m field effect transistors B are connected in series in the first to mth order,
Between the first input / output terminal and the ground terminal, n field effect transistors C are connected in series in the order of the first to nth (n is an integer of 2 or more),
Between the second input / output terminal and the ground terminal, n field effect transistors D are connected in series in the first to nth order,
Resistance values Rg (1) to Rg (m) of the first to mth resistance elements A connected to the gate electrodes of the first to mth field effect transistors A and the first to mth field effect transistors. The resistance values Rg (1) to Rg (m) of the first to m-th resistance elements B connected to the B gate electrode are set based on Equation 1 below,
Resistance values Rgs (1) to Rgs (n) of the first to nth resistance elements C connected to the gate electrodes of the first to nth field effect transistors C and the first to nth field effect transistors. resistance value of the resistance element D of the first to n connected to the gate electrode of the D Rgs (1) ~Rgs (n ) is characterized in that it is set based on equation 2 below, claim 5 The high frequency switch circuit described in 1.
[Formula 1] Rg (1)> Rg (2) ≧ ... ≧ Rg (m−1) ≧ Rg (m)
[Formula 2] Rgs (1)> Rgs (2) ≧ ... ≧ Rgs (n−1) ≧ Rgs (n)
高周波信号を入出力する第1の入出力端子と第3の入出力端子との間に挿入されるマルチゲート電界効果トランジスタAと、
高周波信号を入出力する第2の入出力端子と第3の入出力端子との間に挿入されるマルチゲート電界効果トランジスタBと、
前記第1の入出力端子と接地端子との間に挿入されるマルチゲート電界効果トランジスタCと、
前記第2の入出力端子と接地端子との間に挿入されるマルチゲート電界効果トランジスタDと、
一方の端子が前記マルチゲート電界効果トランジスタAが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタAをオン状態とオフ状態とに切り替えるための第1の制御電圧が印加される複数の抵抗素子Aと、
一方の端子が前記マルチゲート電界効果トランジスタBが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタBをオン状態とオフ状態とに切り替えるための第2の制御電圧が印加される複数の抵抗素子Bと、
一方の端子が前記マルチゲート電界効果トランジスタCが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタCをオン状態とオフ状態とに切り替えるための前記第2の制御電圧が印加される複数の抵抗素子Cと、
一方の端子が前記マルチゲート電界効果トランジスタDが有する複数のゲート電極に個々に接続され、他方の端子に前記マルチゲート電界効果トランジスタDをオン状態とオフ状態とに切り替えるための前記第1の制御電圧が印加される複数の抵抗素子Dと、
前記第3の入出力端子に最も近い位置にあるゲート電極に接続された抵抗素子Aが、前記複数の抵抗素子Aの内で最も大きい抵抗値であり、
前記第3の入出力端子に最も近い位置にあるゲート電極に接続された抵抗素子Bが、前記複数の抵抗素子Bの内で最も大きい抵抗値であり、
前記第1の入出力端子に最も近い位置にあるゲート電極に接続された抵抗素子Cが、前記複数の抵抗素子Cの内で最も大きい抵抗値であり、
前記第2の入出力端子に最も近い位置にあるゲート電極に接続された抵抗素子Dが、前記複数の抵抗素子Dの内で最も大きい抵抗値であることを特徴とする、高周波スイッチ回路。 A high frequency switch circuit for controlling a flow of a high frequency signal,
A multi-gate field effect transistor A inserted between a first input / output terminal for inputting / outputting a high-frequency signal and a third input / output terminal;
A multi-gate field effect transistor B inserted between a second input / output terminal for inputting / outputting a high-frequency signal and a third input / output terminal;
A multi-gate field effect transistor C inserted between the first input / output terminal and the ground terminal;
A multi-gate field effect transistor D inserted between the second input / output terminal and the ground terminal;
One terminal is individually connected to a plurality of gate electrodes of the multi-gate field effect transistor A, and the other terminal has a first control voltage for switching the multi-gate field effect transistor A between an on state and an off state. A plurality of resistance elements A to which is applied;
One terminal is individually connected to a plurality of gate electrodes of the multi-gate field effect transistor B, and the other terminal is a second control voltage for switching the multi-gate field effect transistor B between an on state and an off state. A plurality of resistance elements B to which is applied;
One terminal is individually connected to a plurality of gate electrodes of the multi-gate field effect transistor C, and the second control for switching the multi-gate field effect transistor C between an on state and an off state is connected to the other terminal. A plurality of resistance elements C to which a voltage is applied;
One terminal is individually connected to a plurality of gate electrodes of the multi-gate field effect transistor D, and the other terminal is connected to the first control for switching the multi-gate field effect transistor D between an on state and an off state. A plurality of resistance elements D to which a voltage is applied;
The resistance element A connected to the gate electrode closest to the third input / output terminal has the largest resistance value among the plurality of resistance elements A;
The resistance element B connected to the gate electrode closest to the third input / output terminal has the largest resistance value among the plurality of resistance elements B;
The resistance element C connected to the gate electrode located closest to the first input / output terminal has the largest resistance value among the plurality of resistance elements C.
A high-frequency switch circuit, wherein a resistance element D connected to a gate electrode closest to the second input / output terminal has the largest resistance value among the plurality of resistance elements D.
前記マルチゲート電界効果トランジスタBは、前記第3の入出力端子から前記第2の入出力端子までの間に、第1〜第mの順序でm個のゲート電極を有しており、
前記マルチゲート電界効果トランジスタCは、前記第1の入出力端子から接地端子までの間に、第1〜第n(nは2以上の整数)の順序でn個のゲート電極を有しており、
前記マルチゲート電界効果トランジスタDは、前記第2の入出力端子から接地端子までの間に、第1〜第nの順序でn個のゲート電極を有しており、
前記第1〜第mのゲート電極に接続される第1〜第mの抵抗素子Aの抵抗値Rg(1)〜Rg(m)及び前記第1〜第mのゲート電極に接続される第1〜第mの抵抗素子Bの抵抗値Rg(1)〜Rg(m)は、下記の式1に基づいて設定され、
前記第1〜第nのゲート電極に接続される第1〜第nの抵抗素子Cの抵抗値Rgs(1)〜Rgs(n)及び前記第1〜第nのゲート電極に接続される第1〜第nの抵抗素子Dの抵抗値Rgs(1)〜Rgs(n)は、下記の式2に基づいて設定されることを特徴とする、請求項7に記載の高周波スイッチ回路。
[式1] Rg(1)>Rg(2)≧…≧Rg(m−1)≧Rg(m)
[式2] Rgs(1)>Rgs(2)≧…≧Rgs(n−1)≧Rgs(n) The multi-gate field effect transistor A includes m gate electrodes in the order of first to m-th (m is an integer of 2 or more) between the third input / output terminal and the first input / output terminal. Have
The multi-gate field effect transistor B has m gate electrodes in the first to mth order between the third input / output terminal and the second input / output terminal.
The multi-gate field effect transistor C has n gate electrodes in the order of first to n-th (n is an integer of 2 or more) between the first input / output terminal and the ground terminal. ,
The multi-gate field effect transistor D has n gate electrodes in a first to n-th order between the second input / output terminal and the ground terminal,
Resistance values Rg (1) to Rg (m) of the first to mth resistance elements A connected to the first to mth gate electrodes and the first values connected to the first to mth gate electrodes. The resistance values Rg (1) to Rg (m) of the m-th resistance element B are set based on the following formula 1,
Resistance values Rgs (1) to Rgs (n) of the first to n-th resistance elements C connected to the first to n-th gate electrodes and the first to the first to n-th gate electrodes. The high-frequency switch circuit according to claim 7 , wherein the resistance values Rgs (1) to Rgs (n) of the n-th resistance element D are set based on the following formula 2.
[Formula 1] Rg (1)> Rg (2) ≧ ... ≧ Rg (m−1) ≧ Rg (m)
[Formula 2] Rgs (1)> Rgs (2) ≧ ... ≧ Rgs (n−1) ≧ Rgs (n)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005321215A JP3891443B2 (en) | 2004-11-17 | 2005-11-04 | High frequency switch circuit and semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004332816 | 2004-11-17 | ||
JP2005321215A JP3891443B2 (en) | 2004-11-17 | 2005-11-04 | High frequency switch circuit and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006174425A JP2006174425A (en) | 2006-06-29 |
JP3891443B2 true JP3891443B2 (en) | 2007-03-14 |
Family
ID=36674627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005321215A Expired - Fee Related JP3891443B2 (en) | 2004-11-17 | 2005-11-04 | High frequency switch circuit and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3891443B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8200167B2 (en) | 2006-11-09 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor integrated circuit, RF module using the same, and radio communication terminal device using the same |
JP5996378B2 (en) | 2012-11-01 | 2016-09-21 | ルネサスエレクトロニクス株式会社 | High frequency switch circuit |
JP7293757B2 (en) * | 2019-03-15 | 2023-06-20 | 株式会社村田製作所 | Switch circuit, high frequency module and communication device |
-
2005
- 2005-11-04 JP JP2005321215A patent/JP3891443B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006174425A (en) | 2006-06-29 |
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