JPH08228016A - Surface type acceleration sensor and manufacture thereof - Google Patents

Surface type acceleration sensor and manufacture thereof

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JPH08228016A
JPH08228016A JP7031110A JP3111095A JPH08228016A JP H08228016 A JPH08228016 A JP H08228016A JP 7031110 A JP7031110 A JP 7031110A JP 3111095 A JP3111095 A JP 3111095A JP H08228016 A JPH08228016 A JP H08228016A
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type
forming
layer
acceleration sensor
epitaxial layer
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Makoto Murate
真 村手
Hitoshi Iwata
仁 岩田
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Tokai Rika Co Ltd
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Tokai Rika Co Ltd
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    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
    • G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
    • G01P2015/084—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass the mass being suspended at more than one of its sides, e.g. membrane-type suspension, so as to permit multi-axis movement of the mass

Abstract

PURPOSE: To provide a surface type acceleration sensor, which can be miniaturized and can be packaged easily. CONSTITUTION: A semiconductor substrate 2 is constituted of a p-type single crystal silicon substrate 3 and an epitaxial layer 4 formed on the substrate 3 and recessed parts 2a are formed in the side of the surface of the substrate 2. A support pillar 6 consisting of the layer 4 and an acceleration detecting part 5, which consists of beams 7 to 10 and a quadrangular frame-shaped measure part 11, are arranged in each of the recessed parts 2a. Diffusion strain gauges R1 to R12 are arranged at prescribed positions on the upper surfaces of the beams 7 to 10 and the resistance values thereof changes corresponding to the deflections of the beams 7 and 10 to output a detection voltage. Moreover, a signal processing circuit part 12 is formed on the substrate 2 and the detection voltage is amplified and is outputted to the outside.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、シリコン基板に形成さ
れた表面型の加速度センサ及びその製造方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface type acceleration sensor formed on a silicon substrate and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】従来、自動車におけるＡＢＳ（アンチロ
ックブレーキシステム）、エアバッグシステム、サスペ
ンションコントロールシステム等に利用されている３次
元の加速度センサとして例えば図２３（ａ），（ｂ）に
示すように、バルク型の加速度センサ９１が知られてい
る。2. Description of the Related Art Conventionally, as a three-dimensional acceleration sensor used in an ABS (anti-lock brake system), an airbag system, a suspension control system, etc. in an automobile, for example, as shown in FIGS. 23 (a) and 23 (b). A bulk type acceleration sensor 91 is known.

【０００３】この加速度センサ９１は、四角台形上のマ
ス部９２が片持梁９３により四方向から支持され、その
片持梁９３の上面には複数の拡散歪みゲージ９４が形成
されている。拡散歪みゲージ９４は、マス部９２に印加
される加速度を、図２３（ａ）（ｂ）に示すｘ，ｙ，ｚ
方向それぞれの加速度として検出可能なように所定の配
置に形成されている。即ち、加速度が印加されると、そ
の加速度によりマス部９２が変位し、片持梁９３にたわ
みが発生する。このとき、片持梁９３の上面に形成され
た拡散歪みゲージ９４は、片持梁９３のたわみによりそ
れぞれ抵抗値が増加又は減少する。この抵抗値の変化を
検出することにより、印加された加速度とその方向を検
出することができるようになっている。In this acceleration sensor 91, a square trapezoidal mass portion 92 is supported from four directions by a cantilever beam 93, and a plurality of diffusion strain gauges 94 are formed on the upper surface of the cantilever beam 93. The diffusion strain gauge 94 indicates the acceleration applied to the mass portion 92 as x, y, z shown in FIGS.
It is formed in a predetermined arrangement so that it can be detected as acceleration in each direction. That is, when acceleration is applied, the mass portion 92 is displaced by the acceleration, and the cantilever 93 is bent. At this time, the resistance value of the diffusion strain gauge 94 formed on the upper surface of the cantilever 93 increases or decreases due to the bending of the cantilever 93. By detecting the change in the resistance value, the applied acceleration and its direction can be detected.

【０００４】[0004]

【発明が解決しようとする課題】ところで、この加速度
センサ９１は、直方体状をした面方位（１００）のシリ
コン単結晶基板９５のバルクを、その表面及び裏面の双
方から選択的にエッチング（結晶異方性エッチング）す
ることによって製造される。即ち、（１１１）面のエッ
チング速度が他の面に比べて遅いことを利用してマス部
９２を形成している。そのため、裏面の開口部９５ａの
寸法をある程度大きく設定しなければならない。一方、
マス部９２を小さくすると、加速度センサ９１の検出感
度が低下する。そのため、加速度センサ９１全体が大き
くなり、小型化することができないという問題があっ
た。また、基板の表面と裏面の双方からエッチングする
必要があるので、工程が複雑になるという問題があっ
た。By the way, in the acceleration sensor 91, a bulk of a silicon single crystal substrate 95 having a rectangular parallelepiped plane orientation (100) is selectively etched from both front and back surfaces (crystal difference). Is manufactured by means of isotropic etching. That is, the mass portion 92 is formed by utilizing the fact that the etching rate of the (111) plane is slower than that of other planes. Therefore, it is necessary to set the size of the opening 95a on the back surface to be large to some extent. on the other hand,
When the mass portion 92 is made smaller, the detection sensitivity of the acceleration sensor 91 is lowered. Therefore, there is a problem that the entire acceleration sensor 91 becomes large and cannot be downsized. Further, since it is necessary to etch both the front surface and the back surface of the substrate, there is a problem that the process becomes complicated.

【０００５】また、加速度センサ９１を図示しない基板
に実装する場合、ｚ方向の加速度を検出するためには、
マス部９２が上下方向に変位する必要がある。しかしな
がら、マス部９２を加速度センサ９１の周囲に比べて薄
く加工することは難しく、また薄く加工できてもマス部
９２が軽くなって検出感度が低下する。そのため、図２
４に示すように、マス部９２が変位可能に凹部９６を形
成した台座９７をダイボンド材により接着したり、陽極
接合等の直接接合技術により接合したりして基板に実装
する必要があり、手間がかかるという問題があった。When the acceleration sensor 91 is mounted on a board (not shown), in order to detect the acceleration in the z direction,
The mass portion 92 needs to be displaced in the vertical direction. However, it is difficult to process the mass portion 92 thinner than the area around the acceleration sensor 91, and even if the mass portion 92 can be processed thin, the mass portion 92 becomes light and the detection sensitivity is lowered. Therefore,
As shown in FIG. 4, it is necessary to mount the pedestal 97, in which the concave portion 96 is formed so that the mass portion 92 is displaceable, by a die-bonding material, or by a direct bonding technique such as anodic bonding, to mount it on the substrate. There was a problem that it took.

【０００６】そのため、シリコン基板の表面側に形成さ
れた薄膜をエッチングすることによって製造される、い
わゆる表面型の加速度センサが知られている。この表面
型の加速度センサは、表面側にマス部等が形成されてい
るので、基板に直接実装することができる。この種の加
速度センサとしては、例えば特公平４−７１３４４号公
報開示された「陽極化成」によって製造する方法があ
る。その概要を以下に簡単に説明する。Therefore, there is known a so-called surface type acceleration sensor manufactured by etching a thin film formed on the surface side of a silicon substrate. Since this surface type acceleration sensor has a mass portion and the like formed on the front surface side, it can be directly mounted on a substrate. As this type of acceleration sensor, for example, there is a method of manufacturing by "anodizing" disclosed in Japanese Patent Publication No. 4-71344. The outline will be briefly described below.

【０００７】まず、ｐ型単結晶シリコン基板の一部陽極
化成し、多孔質シリコン層を形成する。次に、その表面
にｐ型の単結晶シリコン層をエピタキシャル成長させ、
そのエピタキシャル成長層の一部を除去し、そこから露
出した多孔質シリコン層を酸化させる。次に、エピタキ
シャル成長層上面の所定部分に、ｎ型の拡散歪みゲージ
を形成する。そして、酸化させた多孔質シリコン層をふ
っ酸でエッチングし、エピタキシャル成長層の下部に空
洞部を形成する。最後に、拡散歪みゲージに電極を形成
して、表面型の加速度センサが完成する。First, a p-type single crystal silicon substrate is partially anodized to form a porous silicon layer. Next, a p-type single crystal silicon layer is epitaxially grown on the surface,
A part of the epitaxial growth layer is removed, and the porous silicon layer exposed from it is oxidized. Next, an n-type diffusion strain gauge is formed on a predetermined portion of the upper surface of the epitaxial growth layer. Then, the oxidized porous silicon layer is etched with hydrofluoric acid to form a cavity under the epitaxial growth layer. Finally, electrodes are formed on the diffusion strain gauge to complete the surface type acceleration sensor.

【０００８】ところが、上記の製造方法によると、ｐ型
単結晶シリコン基板上にＳｉ3 Ｎ4マスクを配置し、こ
の開口部を陽極化成するという方法が採られているた
め、形成する多孔質シリコン層の大きさや深さにばらつ
きが生じ易い。そのため、陽極化成の処理温度や処理時
間等を厳密に設定する必要があるので、設定に手間がか
かり面倒であるという問題があった。However, according to the above-mentioned manufacturing method, since the method of disposing the Si 3 N 4 mask on the p-type single crystal silicon substrate and anodizing this opening is adopted, the porous silicon to be formed is formed. The size and depth of layers tend to vary. Therefore, it is necessary to strictly set the treatment temperature, the treatment time, etc. of the anodization, and there is a problem that setting is troublesome and troublesome.

【０００９】また、多孔質シリコン層の上にエピタキシ
ャル成長層を形成するのは、極めて困難である。また、
エピタキシャル成長層がｐ型であるため、拡散歪みゲー
ジをｎ型で形成しなければならない。この場合、ｐ型の
拡散歪みゲージに比べてゲージファクターが小さくな
り、所望の検出感度を得ることが難しいという問題があ
った。Further, it is extremely difficult to form an epitaxial growth layer on the porous silicon layer. Also,
Since the epitaxial growth layer is p-type, the diffusion strain gauge must be formed as n-type. In this case, the gauge factor is smaller than that of the p-type diffusion strain gauge, and it is difficult to obtain a desired detection sensitivity.

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、小型化することがで
き、かつ容易に実装することができる表面型の加速度セ
ンサを提供することにある。The present invention has been made to solve the above problems, and an object thereof is to provide a surface type acceleration sensor which can be miniaturized and easily mounted. is there.

【００１１】また、本発明の別の目的は、そのような表
面型の加速度センサを容易に製造することができる表面
型の加速度センサの製造方法を提供することにある。Another object of the present invention is to provide a method of manufacturing a surface type acceleration sensor which can easily manufacture such a surface type acceleration sensor.

【００１２】[0012]

【課題を解決するための手段】上記問題点を解決するた
め、請求項１に記載の発明は、単結晶シリコン基板と、
該シリコン基板上に形成されたエピタキシャル層とから
構成された半導体基板の表面側に形成した凹部と、前記
エピタキシャル層からなり、凹部内に変移可能に配置さ
れた枠状のマス部と、前記エピタキシャル層からなり、
枠状のマス部の内側に形成された支持柱と、前記エピタ
キシャル層からなり、前記マス部と前記支持柱との間に
形成され、該マス部を支持する梁と、前記梁の上面に形
成された歪みゲージとから構成したことを要旨とする。In order to solve the above problems, the invention according to claim 1 provides a single crystal silicon substrate,
A concave portion formed on the front surface side of a semiconductor substrate composed of an epitaxial layer formed on the silicon substrate, a frame-shaped mass portion composed of the epitaxial layer and movably arranged in the concave portion, and the epitaxial layer Consists of layers,
A support pillar formed inside a frame-shaped mass portion, and a beam formed of the epitaxial layer, formed between the mass portion and the support pillar, for supporting the mass portion, and formed on the upper surface of the beam. The gist is that it is composed of a strain gauge that is made.

【００１３】請求項２に記載の発明は、前記歪みゲージ
は、印加される加速度を検出する検出方向に対応してブ
リッジ接続し、各検出方向に対応した検出電圧を出力す
るようにしたことを要旨とする。According to a second aspect of the present invention, the strain gauge is bridge-connected corresponding to a detection direction for detecting an applied acceleration and outputs a detection voltage corresponding to each detection direction. Use as a summary.

【００１４】請求項３に記載の発明は、前記半導体基板
は、単結晶シリコン基板と、そのシリコン基板上に形成
された第１，第２のエピタキシャル層とから構成し、前
記マス部を第１，第２のエピタキシャル層により構成
し、前記梁を第２のエピタキシャル層により構成したこ
とを要旨とする。According to a third aspect of the present invention, the semiconductor substrate is composed of a single crystal silicon substrate and first and second epitaxial layers formed on the silicon substrate, and the mass portion has a first portion. , The second epitaxial layer, and the beam is composed of the second epitaxial layer.

【００１５】請求項４に記載の発明は、前記半導体基板
上には、前記歪みゲージから出力される検出電圧を増幅
して外部へ出力する信号処理回路部を形成したことを要
旨とする。A fourth aspect of the present invention is characterized in that a signal processing circuit section for amplifying the detection voltage output from the strain gauge and outputting the amplified detection voltage to the outside is formed on the semiconductor substrate.

【００１６】請求項５に記載の発明は、不純物添加によ
って、ｐ型単結晶シリコン基板の表面側の凹部を形成す
るための領域にｐ型シリコン層を形成する工程と、前記
ｐ型単結晶シリコン基板の上面にｎ型単結晶シリコンか
らなるエピタキシャル層を形成することによって、同エ
ピタキシャル層内に前記ｐ型シリコン層を埋め込む工程
と、不純物添加によって、前記エピタキシャル層の支持
柱，梁及びマス部を形成するための部分を除く領域にｐ
型シリコン層を形成する工程と、前記エピタキシャル層
の梁が形成される部分にｐ型シリコンからなる歪みゲー
ジを形成する工程と、前記歪みゲージを形成した半導体
基板の上面にエッチングレジストを形成した状態で陽極
化成処理を行うことによって、前記各ｐ型シリコン層を
多孔質シリコン層に変化させる工程と、層間絶縁膜を形
成した後、前記歪みゲージに接続する配線パターンを形
成した後、その配線パターンを覆うパッシベーション膜
を形成する工程と、前記多孔質シリコン層をアルカリエ
ッチングによって除去することにより、凹部を形成する
とともに、その凹部に支持柱，梁及びマス部を形成する
工程とから製造するようにした。According to a fifth aspect of the invention, a step of forming a p-type silicon layer in a region for forming a recess on the surface side of the p-type single crystal silicon substrate by adding impurities, and the p-type single crystal silicon are provided. A step of embedding the p-type silicon layer in the epitaxial layer by forming an epitaxial layer made of n-type single crystal silicon on the upper surface of the substrate, and a supporting pillar, a beam and a mass portion of the epitaxial layer are formed by adding impurities. P in the area excluding the part for forming
Type silicon layer, a step of forming a strain gauge made of p-type silicon in a portion of the epitaxial layer where the beam is formed, and a state in which an etching resist is formed on the upper surface of the semiconductor substrate on which the strain gauge is formed. A step of changing each of the p-type silicon layers into a porous silicon layer by performing anodization treatment with the step of forming a wiring pattern connected to the strain gauge after forming an interlayer insulating film To form a recess by removing the porous silicon layer by alkali etching to form a support pillar, a beam, and a mass portion in the recess. did.

【００１７】請求項６に記載の発明は、不純物添加によ
って、ｐ型単結晶シリコン基板の表面側の凹部を形成す
るための領域に第１のｐ型シリコン層を形成する工程
と、前記ｐ型単結晶シリコン基板の上面にｎ型単結晶シ
リコンからなる第１のエピタキシャル層を形成すること
によって、同エピタキシャル層内に前記第１のｐ型シリ
コン層を埋め込む工程と、不純物添加によって、前記第
１のエピタキシャル層の支持柱及びマス部を形成するた
めの部分を除く領域に第２及び第３のｐ型シリコン層を
形成する工程と、前記第１のエピタキシャル層の上面に
ｎ型単結晶シリコンからなる第２のエピタキシャル層を
形成することによって、同エピタキシャル層内に前記第
２のｐ型シリコン層を埋め込む工程と、不純物添加によ
って、前記第２のエピタキシャル層の支持柱，梁及びマ
ス部を形成するための部分を除く領域にｐ型シリコン層
を形成する工程と、前記エピタキシャル層の梁が形成さ
れる部分にｐ型シリコンからなる歪みゲージを形成する
工程と、前記半導体基板の上面にエッチングレジストを
形成した状態で陽極化成処理を行うことによって、前記
各ｐ型シリコン層を多孔質シリコン層に変化させる工程
と、前記歪みゲージに接続する配線パターンを形成した
後、その配線パターンを覆うパッシベーション膜を形成
する工程と、前記多孔質シリコン層をアルカリエッチン
グによって除去することにより、同多孔質シリコン層が
あった部分に凹部を形成するとともに、その凹部に支持
柱，梁及びマス部を形成する工程とから製造するように
した。According to a sixth aspect of the invention, a step of forming a first p-type silicon layer in a region for forming a recess on the surface side of the p-type single crystal silicon substrate by adding impurities, and the p-type Forming a first epitaxial layer of n-type single crystal silicon on the upper surface of the single crystal silicon substrate to embed the first p-type silicon layer in the epitaxial layer; and A step of forming second and third p-type silicon layers in a region of the epitaxial layer excluding portions for forming support pillars and mass portions, and n-type single crystal silicon on the upper surface of the first epitaxial layer. A second epitaxial layer is formed to embed the second p-type silicon layer in the epitaxial layer, and the second energy is added by adding impurities. A step of forming a p-type silicon layer in a region of the axial layer excluding portions for forming supporting columns, beams and a mass part, and forming a strain gauge made of p-type silicon in a part of the epitaxial layer where the beam is formed And a step of converting each of the p-type silicon layers into a porous silicon layer by performing anodization treatment with an etching resist formed on the upper surface of the semiconductor substrate, and a wiring pattern connected to the strain gauge. And forming a passivation film covering the wiring pattern, and removing the porous silicon layer by alkali etching to form a recess in the portion where the porous silicon layer was and the recess. It was manufactured by the process of forming support columns, beams, and mass parts.

【００１８】[0018]

【作用】従って、請求項１に記載の発明によれば、半導
体基板はｐ型単結晶シリコン基板と、シリコン基板上に
形成されたエピタキシャル層とから構成され、表面側に
凹部が形成される。枠状のマス部はエピタキシャル層か
らなり、凹部内に変移可能に配置される。支持柱はエピ
タキシャル層からなり、枠状のマス部の内側に形成され
る。梁はエピタキシャル層からなり、マス部を支持す
る。その梁の上面には歪みゲージが形成される。Therefore, according to the first aspect of the invention, the semiconductor substrate is composed of the p-type single crystal silicon substrate and the epitaxial layer formed on the silicon substrate, and the concave portion is formed on the front surface side. The frame-shaped mass portion is made of an epitaxial layer and is arranged so as to be displaceable in the concave portion. The support pillar is made of an epitaxial layer and is formed inside the frame-shaped mass portion. The beam is made of an epitaxial layer and supports the mass portion. A strain gauge is formed on the upper surface of the beam.

【００１９】請求項２に記載の発明によれば、歪みゲー
ジは、印加される加速度を検出する検出方向に対応して
ブリッジ接続され、各検出方向に対応した検出電圧が出
力される。According to the second aspect of the present invention, the strain gauges are bridge-connected in correspondence with the detection directions for detecting the applied acceleration, and the detection voltage corresponding to each detection direction is output.

【００２０】請求項３に記載の発明によれば、半導体基
板は、ｐ型単結晶シリコン基板と、そのシリコン基板上
に形成された第１，第２のエピタキシャル層とから構成
される。マス部は第１，第２のエピタキシャル層により
構成され、梁は第２のエピタキシャル層により構成され
る。According to the third aspect of the invention, the semiconductor substrate is composed of a p-type single crystal silicon substrate and first and second epitaxial layers formed on the silicon substrate. The mass portion is composed of the first and second epitaxial layers, and the beam is composed of the second epitaxial layer.

【００２１】請求項４に記載の発明によれば、半導体基
板上には歪みゲージから出力される検出電圧を増幅して
外部へ出力する信号処理回路部が形成される。請求項５
に記載の発明によれば、シリコン基板と、そのシリコン
基板上に形成したエピタキシャル層にはｐ型シリコン層
が形成され、そのｐ型シリコン層は陽極化成処理により
多孔質シリコン層に変化される。そして、この多孔質シ
リコン層がアルカリエッチングにより除去されることに
より、凹部が形成されるとともに、その凹部にエピタキ
シャル層よりなる支持部，梁及びマス部が形成される。According to the fourth aspect of the present invention, the signal processing circuit section for amplifying the detection voltage output from the strain gauge and outputting it to the outside is formed on the semiconductor substrate. Claim 5
According to the invention described in (1), a p-type silicon layer is formed on the silicon substrate and the epitaxial layer formed on the silicon substrate, and the p-type silicon layer is changed into a porous silicon layer by anodization. Then, the porous silicon layer is removed by alkali etching to form a concave portion, and a supporting portion, a beam, and a mass portion made of an epitaxial layer are formed in the concave portion.

【００２２】請求項６に記載の発明によれば、シリコン
基板と、そのシリコン基板上に形成した第１，第２のエ
ピタキシャル層にはｐ型シリコン層が形成され、そのｐ
型シリコン層は陽極化成処理により多孔質シリコン層に
変化される。そして、この多孔質シリコン層がアルカリ
エッチングにより除去されることにより、凹部が形成さ
れるとともに、その凹部に第１，第２のエピタキシャル
層よりなる支持部，梁及びマス部が形成される。According to the sixth aspect of the present invention, a p-type silicon layer is formed on the silicon substrate and the first and second epitaxial layers formed on the silicon substrate.
The type silicon layer is converted into a porous silicon layer by anodizing. Then, the porous silicon layer is removed by alkali etching to form a concave portion, and a supporting portion, a beam and a mass portion made of the first and second epitaxial layers are formed in the concave portion.

【００２３】[0023]

【実施例】【Example】

（第一実施例）以下、本発明を具体化した第一実施例を
図１〜図１０に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS.

【００２４】図１（ａ），（ｂ）に示すように、表面型
の加速度センサ１は、半導体基板２に設けられている。
半導体基板２は、図１（ｂ）に示すように、面方位（１
１０）のｐ型シリコン単結晶基板（以下、単にシリコン
基板という）３と、そのシリコン基板３の上面にエピタ
キシャル成長により形成されたｎ型単結晶シリコンより
なるエピタキシャル層４とから構成されている。半導体
基板２の上面には、略正方形状の凹部２ａが形成されて
おり、その凹部２ａ内に加速度検知部５が配置されてい
る。As shown in FIGS. 1A and 1B, the surface type acceleration sensor 1 is provided on a semiconductor substrate 2.
As shown in FIG. 1B, the semiconductor substrate 2 has a plane orientation (1
10) The p-type silicon single crystal substrate (hereinafter, simply referred to as a silicon substrate) 3 and the epitaxial layer 4 made of n-type single crystal silicon formed on the upper surface of the silicon substrate 3 by epitaxial growth. A substantially square recess 2a is formed on the upper surface of the semiconductor substrate 2, and the acceleration detection unit 5 is arranged in the recess 2a.

【００２５】加速度検知部５は、支持柱６，梁７〜１
０，マス部１１により構成されている。支持柱６はエピ
タキシャル層４よりなり、凹部２ａの中央に形成されて
いる。その支持柱６には、梁７〜１０の基端部が固定さ
れている。図１（ａ）に示すように、梁７，８はｘ軸方
向に形成され、梁９，１０はｙ軸方向に形成されてい
る。The acceleration detector 5 includes a support column 6 and beams 7-1.
It is composed of 0 and a mass section 11. The support pillar 6 is made of the epitaxial layer 4 and is formed in the center of the recess 2a. The base ends of the beams 7 to 10 are fixed to the support column 6. As shown in FIG. 1A, the beams 7 and 8 are formed in the x-axis direction, and the beams 9 and 10 are formed in the y-axis direction.

【００２６】各梁７〜１０の自由端部にはマス部１１が
設けられている。マス部１１は、略正方形の枠状に形成
されている。即ち、マス部１１の中央に支持柱６が形成
され、その支持部６と梁７〜１０とによりマス部１１が
支持されている。梁７〜１０及びマス部１１は、ｎ型単
結晶シリコンのエピタキシャル層４によって構成されて
いる。A mass portion 11 is provided at the free end of each beam 7-10. The mass portion 11 is formed in a substantially square frame shape. That is, the support column 6 is formed at the center of the mass portion 11, and the mass portion 11 is supported by the support portion 6 and the beams 7 to 10. The beams 7 to 10 and the mass portion 11 are composed of the epitaxial layer 4 of n-type single crystal silicon.

【００２７】梁７〜１０の基端部上面には、不純物添加
によってｐ型シリコンからなる拡散歪みゲージＲ１〜Ｒ
１２が所定の位置に形成されている。梁７の基端部両側
には拡散歪みゲージＲ１，Ｒ２が、梁８の基端部両側に
はＲ３，Ｒ４がそれぞれ形成されている。梁９の基端部
両側には拡散歪みゲージＲ５，Ｒ６が、また梁１０の基
端部両側には拡散歪みゲージＲ７，Ｒ８がそれぞれ形成
されている。また、梁９，１０の基端部中央には拡散歪
みゲージＲ９，Ｒ１２が、自由端部中央には拡散歪みゲ
ージＲ１０，Ｒ１１がそれぞれ形成されている。拡散歪
みゲージＲ９〜Ｒ１２は、ｙ軸方向に沿って１列に配列
されている。Diffusion strain gauges R1 to R made of p-type silicon are added to the upper surfaces of the base ends of the beams 7 to 10 by adding impurities.
12 is formed at a predetermined position. Diffusion strain gauges R1 and R2 are formed on both sides of the base end of the beam 7, and R3 and R4 are formed on both sides of the base end of the beam 8. Diffusion strain gauges R5 and R6 are formed on both sides of the base end of the beam 9, and diffusion strain gauges R7 and R8 are formed on both sides of the base end of the beam 10. Diffusion strain gauges R9 and R12 are formed at the centers of the base ends of the beams 9 and 10, and diffusion strain gauges R10 and R11 are formed at the centers of the free ends. The diffusion strain gauges R9 to R12 are arranged in a row along the y-axis direction.

【００２８】また、エピタキシャル層４には、信号処理
回路部１２が形成されている。信号処理回路部１２は、
図１（ｂ）に示すように、ｎ型シリコンよりなるエピタ
キシャル層４に回路素子が作り込まれており、ｐ+ シリ
コンよりなる埋め込み層としてのｐ型シリコン層１３
と、ｐ+ シリコンよりなる分離層としてのｐ型シリコン
層１４とより他のエピタキシャル層４から分離されて形
成されている。信号処理回路部１２は、図示しないオペ
アンプ等により構成されている。そして、信号処理回路
部１２は、梁７〜１０のたわみに応じた各拡散歪みゲー
ジＲ１〜Ｒ１２の抵抗値の変化による後述する検出電圧
を増幅し、外部へ出力するようになっている。A signal processing circuit portion 12 is formed on the epitaxial layer 4. The signal processing circuit unit 12 is
As shown in FIG. 1B, a circuit element is formed in the epitaxial layer 4 made of n-type silicon, and the p-type silicon layer 13 as a buried layer made of p + silicon is formed.
And a p-type silicon layer 14 as a separation layer made of p + silicon and further separated from the other epitaxial layer 4. The signal processing circuit unit 12 is composed of an operational amplifier (not shown) or the like. Then, the signal processing circuit unit 12 amplifies a detection voltage, which will be described later, due to a change in the resistance value of each of the diffusion strain gauges R1 to R12 according to the deflection of the beams 7 to 10 and outputs the amplified detection voltage to the outside.

【００２９】図１（ｂ）に示すように、エピタキシャル
層４の上面には、層間絶縁層として薄い酸化膜（ＳｉＯ
2 膜）１５が形成されている。この酸化膜１５の上面に
は、スパッタリングや真空蒸着等の物理的成膜法によっ
て、配線パターン１６及びボンディングパッド１７が形
成されている。また、前記酸化膜１５の所定部分、即ち
拡散歪みゲージＲ１〜Ｒ１２の上側となる部分には、層
間接続用のコンタクトホール１８が形成されている。コ
ンタクトホール１８は、配線パターン１６とその下層に
ある拡散歪みゲージＲ１〜Ｒ１２とを電気的に接続して
いる。そして、これらの配線パターン１６は、ボンディ
ングパッド１７にそれぞれ電気的に接続されている。As shown in FIG. 1B, a thin oxide film (SiO 2) is formed as an interlayer insulating layer on the upper surface of the epitaxial layer 4.
2 film) 15 is formed. A wiring pattern 16 and a bonding pad 17 are formed on the upper surface of the oxide film 15 by a physical film forming method such as sputtering or vacuum deposition. A contact hole 18 for interlayer connection is formed in a predetermined portion of the oxide film 15, that is, a portion above the diffusion strain gauges R1 to R12. The contact hole 18 electrically connects the wiring pattern 16 and the diffusion strain gauges R1 to R12 located thereunder. The wiring patterns 16 are electrically connected to the bonding pads 17, respectively.

【００３０】また、信号処理回路部１２上部の酸化膜１
５上面には、配線パターン１９及びボンディングパッド
２０が上記の物理的成膜法によって形成されている。酸
化膜１５には、コンタクトホール２１が形成され、その
コンタクトホール２１を介して配線パターン１９と信号
処理回路部１２とが電気的に接続されている。ボンディ
ングパッド１７，２０は、図示しないボンディングワイ
ヤにより互いに接続されている。そのボンディングワイ
ヤにより、拡散歪みゲージＲ１〜Ｒ１２と信号処理回路
部１２とは電気的に接続されている。The oxide film 1 on the signal processing circuit section 12 is also provided.
The wiring pattern 19 and the bonding pad 20 are formed on the upper surface of the substrate 5 by the physical film forming method described above. A contact hole 21 is formed in the oxide film 15, and the wiring pattern 19 and the signal processing circuit section 12 are electrically connected through the contact hole 21. The bonding pads 17 and 20 are connected to each other by a bonding wire (not shown). The bonding wires electrically connect the diffusion strain gauges R1 to R12 and the signal processing circuit unit 12.

【００３１】酸化膜１５の上面には、表層における絶縁
を図るための薄いパッシベーション膜２２が、上記の物
理的成膜法によって形成されている。前記パッシベーシ
ョン膜２２の所定部分に設けられた開口部２３からは、
ボンディングパッド１４が露出されている。尚、図１
（ａ）は、図面が見にくくなるのを防ぐために、酸化膜
１５〜パッシベーション膜２２を省略してある。On the upper surface of the oxide film 15, a thin passivation film 22 for achieving insulation in the surface layer is formed by the above physical film forming method. From the opening 23 provided in a predetermined portion of the passivation film 22,
The bonding pad 14 is exposed. FIG.
In (a), the oxide film 15 to the passivation film 22 are omitted in order to prevent the drawing from being difficult to see.

【００３２】図２（ａ）〜（ｃ）に示すように、各拡散
歪みゲージＲ１〜Ｒ１２は、ｘ，ｙ，ｚ軸方向に対応し
てブリッジ接続されている。即ち、図２（ａ）に示すよ
うに、拡散歪みゲージＲ１〜Ｒ４は、ブリッジ接続され
ている。拡散歪みゲージＲ１，Ｒ３間のノードには、電
源電圧Ｖccが供給され、拡散歪みゲージＲ２，Ｒ４間の
ノードは接地されている。そして、拡散歪みゲージＲ
１，Ｒ４間のノードと、拡散歪みゲージＲ２，Ｒ３間の
ノードとの間から、検出電圧Ｖｘを出力するようになっ
ている。As shown in FIGS. 2 (a) to 2 (c), the diffusion strain gauges R1 to R12 are bridge-connected in correspondence with the x-, y-, and z-axis directions. That is, as shown in FIG. 2A, the diffusion strain gauges R1 to R4 are bridge-connected. The power supply voltage Vcc is supplied to the node between the diffusion strain gauges R1 and R3, and the node between the diffusion strain gauges R2 and R4 is grounded. And the diffusion strain gauge R
The detection voltage Vx is output from between the node between R1 and R4 and the node between the diffusion strain gauges R2 and R3.

【００３３】図２（ｂ）に示すように、拡散歪みゲージ
Ｒ５〜Ｒ８は、ブリッジ接続されている。拡散歪みゲー
ジＲ５，Ｒ７間のノードには、電源電圧Ｖccが供給さ
れ、拡散歪みゲージＲ６，Ｒ８間のノードは接地されて
いる。拡散歪みゲージＲ５，Ｒ８間のノードと、拡散歪
みゲージＲ６，Ｒ７間のノードとの間から、検出電圧Ｖ
ｙを出力するようになっている。As shown in FIG. 2B, the diffusion strain gauges R5 to R8 are bridge-connected. The power supply voltage Vcc is supplied to the node between the diffusion strain gauges R5 and R7, and the node between the diffusion strain gauges R6 and R8 is grounded. From the node between the diffusion strain gauges R5 and R8 and the node between the diffusion strain gauges R6 and R7, the detection voltage V
It is designed to output y.

【００３４】図２（ｂ）に示すように、拡散歪みゲージ
Ｒ９〜Ｒ１２がブリッジ接続されている。拡散歪みゲー
ジＲ９，Ｒ１０間のノードには、電源電圧Ｖccが供給さ
れ、拡散歪みゲージＲ１１，Ｒ１２間のノードは接地さ
れている。拡散歪みゲージＲ９，Ｒ１１間のノードと、
拡散歪みゲージＲ１０，Ｒ１２間のノードとの間から、
検出電圧Ｖｚを出力するようになっている。As shown in FIG. 2B, diffusion strain gauges R9 to R12 are bridge-connected. The power supply voltage Vcc is supplied to the node between the diffusion strain gauges R9 and R10, and the node between the diffusion strain gauges R11 and R12 is grounded. A node between the diffusion strain gauges R9 and R11,
From between the node between the diffusion strain gauges R10 and R12,
The detection voltage Vz is output.

【００３５】この加速度センサ１にｘ軸方向の加速度が
印加されると、マス部１１がその加速度により移動して
梁７，８がたわむ。拡散歪みゲージＲ１〜Ｒ４の抵抗値
は、梁７，８のたわみに応じて増加又は減少する。例え
ば、梁７，８のたわみに応じて拡散歪みゲージＲ１，Ｒ
２の抵抗値が増加し、拡散歪みゲージＲ３，Ｒ４の抵抗
値が減少する。すると、各拡散歪みゲージＲ１〜Ｒ４の
抵抗値の変化に応じて、検出電圧Ｖｘが出力される。When acceleration in the x-axis direction is applied to the acceleration sensor 1, the mass portion 11 moves due to the acceleration and the beams 7 and 8 bend. The resistance values of the diffusion strain gauges R1 to R4 increase or decrease according to the deflection of the beams 7 and 8. For example, the diffusion strain gauges R1 and R may be set according to the deflection of the beams 7 and 8.
The resistance value of 2 increases, and the resistance values of the diffusion strain gauges R3 and R4 decrease. Then, the detection voltage Vx is output according to changes in the resistance values of the diffusion strain gauges R1 to R4.

【００３６】また、この加速度センサ１にｙ軸方向の加
速度が印加されると、マス部１１がその加速度により移
動して梁９，１０がたわむ。拡散歪みゲージＲ５〜Ｒ８
の抵抗値は、梁９，１０のたわみに応じて増加又は減少
する。例えば、梁９，１０のたわみに応じて拡散歪みゲ
ージＲ５，Ｒ６の抵抗値が増加し、拡散歪みゲージＲ
７，Ｒ８の抵抗値が減少する。すると、各拡散歪みゲー
ジＲ１〜Ｒ４の抵抗値の変化に応じて、検出電圧Ｖｙが
出力される。When acceleration in the y-axis direction is applied to the acceleration sensor 1, the mass portion 11 is moved by the acceleration and the beams 9 and 10 are bent. Diffusion strain gauge R5-R8
The resistance value of increases or decreases according to the deflection of the beams 9 and 10. For example, the resistance values of the diffusion strain gauges R5 and R6 increase in accordance with the deflection of the beams 9 and 10, and the diffusion strain gauge R
7. The resistance value of R8 decreases. Then, the detection voltage Vy is output according to changes in the resistance values of the diffusion strain gauges R1 to R4.

【００３７】更にまた、この加速度センサ１にｚ軸方向
の加速度が印加されると、マス部１１がその加速度によ
り移動して梁７〜１０がたわむ。拡散歪みゲージＲ９〜
Ｒ１２の抵抗値は、梁７〜１０のたわみに応じて増加又
は減少する。例えば、梁７〜１０のたわみに応じて拡散
歪みゲージＲ９，Ｒ１２の抵抗値が増加し、拡散歪みゲ
ージＲ１０，Ｒ１１の抵抗値が減少する。すると、各拡
散歪みゲージＲ１〜Ｒ４の抵抗値の変化に応じて、検出
電圧Ｖｚが出力される。Furthermore, when acceleration in the z-axis direction is applied to the acceleration sensor 1, the mass portion 11 is moved by the acceleration and the beams 7 to 10 are bent. Diffusion strain gauge R9 ~
The resistance value of R12 increases or decreases depending on the deflection of the beams 7-10. For example, the resistance values of the diffusion strain gauges R9 and R12 increase and the resistance values of the diffusion strain gauges R10 and R11 decrease according to the deflection of the beams 7 to 10. Then, the detection voltage Vz is output according to changes in the resistance values of the diffusion strain gauges R1 to R4.

【００３８】信号処理回路部１２は、各検出電圧Ｖｘ〜
Ｖｚをそれぞれ増幅し、外部へ出力するようになってい
る。尚、各拡散歪みゲージＲ１〜Ｒ１２に供給される電
源電圧Ｖccは、信号処理回路部１２からボンディングパ
ッド１７，２０及びボンディングワイヤを介して供給さ
れている。また、各拡散歪みゲージＲ１〜Ｒ１２の接地
は、ボンディングパッド１７，２０及びボンディングワ
イヤを介して信号処理回路部１２に接続され接地されて
いる。The signal processing circuit section 12 detects each detection voltage Vx.
Each Vz is amplified and output to the outside. The power supply voltage Vcc supplied to each of the diffusion strain gauges R1 to R12 is supplied from the signal processing circuit unit 12 via the bonding pads 17 and 20 and the bonding wire. The diffusion strain gauges R1 to R12 are grounded by being connected to the signal processing circuit section 12 via the bonding pads 17 and 20 and bonding wires.

【００３９】次に、本実施例の加速度センサ１の製造手
順を図３〜図１０に基づいて説明する。まず、図３に示
すように、面方位（１１０）のｐ型単結晶シリコン基板
３の表裏両面に、酸化膜（ＳｉＯ2 膜）３０を形成す
る。表面側の酸化膜３０に対してフォトエッチングを行
なうことによって、酸化膜３０に凹部２ａに対応した四
角形状の開口部３０ａと、信号処理回路部１２に対応し
た開口部３０ｂとを形成する。但し、開口部３０ａの中
央部には、後に支持柱６を形成するために円形状に酸化
膜３０を残すようにしている。次いで、シリコン基板３
に対してイオン注入等によって開口部３０ａ，３０ｂか
らほう素を打ち込み、さらにそのほう素を熱拡散させ
る。この結果、シリコン基板３の所定領域にｐ+ シリコ
ンからなるｐ型シリコン層３１と、ｐ+ シリコンよりな
る埋め込み層としてのｐ型シリコン層１３が形成され
る。その後、エッチングによって酸化膜３０を除去す
る。Next, the manufacturing procedure of the acceleration sensor 1 of this embodiment will be described with reference to FIGS. First, as shown in FIG. 3, oxide films (SiO 2 films) 30 are formed on both front and back surfaces of a p-type single crystal silicon substrate 3 having a plane orientation (110). By performing photo-etching on the oxide film 30 on the front surface side, a rectangular opening 30a corresponding to the recess 2a and an opening 30b corresponding to the signal processing circuit unit 12 are formed in the oxide film 30. However, the oxide film 30 is left in a circular shape in the central portion of the opening 30a in order to form the support pillar 6 later. Then, the silicon substrate 3
On the other hand, boron is implanted through the openings 30a and 30b by ion implantation or the like, and the boron is thermally diffused. As a result, the p-type silicon layer 31 formed of p + silicon to a predetermined region of the silicon substrate 3, p-type silicon layer 13 as a buried layer made of p + silicon is formed. Then, the oxide film 30 is removed by etching.

【００４０】次に、図４に示すように、ｐ型シリコン層
３１，１３が形成されたシリコン基板３の上面に、気相
成長によってｎ型単結晶シリコンからなるエピタキシャ
ル層４を形成する。その結果、エピタキシャル層４内に
ｐ型シリコン層３１，１３が埋め込まれた状態となり、
シリコン基板３とエピタキシャル層４とからなる半導体
基板２が形成される。Next, as shown in FIG. 4, an epitaxial layer 4 made of n-type single crystal silicon is formed by vapor phase growth on the upper surface of the silicon substrate 3 on which the p-type silicon layers 31 and 13 are formed. As a result, the p-type silicon layers 31 and 13 are embedded in the epitaxial layer 4,
The semiconductor substrate 2 including the silicon substrate 3 and the epitaxial layer 4 is formed.

【００４１】図５に示すように、半導体基板２の両面に
酸化膜３２を形成する。そして、表面側の酸化膜３２に
対してフォトエッチングを行なうことによって、略ロ字
状の開口部３２ａと、その開口部３２ａの内側に４つの
略四角形状の開口部３２ｂとを形成する。また、酸化膜
３２に対して所定領域に開口部３２ｃを形成する。そし
て、この開口部３２ａ〜３ｃから、エピタキシャル層４
に対してイオン注入等によってほう素を打ち込み、さら
にそのほう素を熱拡散させる。この結果、エピタキシャ
ル層４の、支持柱６，梁７〜１０及びマス部１１を除く
部分にｐ+ シリコンよりなるｐ型シリコン層３３，３４
が形成される。また、信号処理回路部１２と他のエピタ
キシャル層４とを分離するためのｐ+ シリコンよりなる
分離層としてのｐ型シリコン層１４が形成される。これ
らのｐ型シリコン層３３，３４，１４は、エピタキシャ
ル層４により埋め込まれているｐ型シリコン層３１，１
３の深さまで到達する。そして、ｐ型シリコン層１３，
１４により、エピタキシャル層４から分離されて信号処
理回路部１２が形成される。その後、エッチングによっ
て酸化膜３２を除去する。As shown in FIG. 5, oxide films 32 are formed on both surfaces of the semiconductor substrate 2. Then, by performing photoetching on the oxide film 32 on the front surface side, a substantially square V-shaped opening 32a and four substantially quadrangular openings 32b are formed inside the opening 32a. Further, an opening 32c is formed in a predetermined region of the oxide film 32. Then, from the openings 32a to 3c, the epitaxial layer 4 is formed.
Then, boron is implanted by ion implantation or the like, and the boron is further thermally diffused. As a result, p-type silicon layers 33 and 34 made of p + silicon are formed on the epitaxial layer 4 except for the supporting columns 6, the beams 7 to 10 and the mass portion 11.
Is formed. Further, a p-type silicon layer 14 is formed as a separation layer made of p + silicon for separating the signal processing circuit section 12 and the other epitaxial layer 4. These p-type silicon layers 33, 34, 14 are the p-type silicon layers 31, 1 embedded by the epitaxial layer 4.
Reach a depth of 3. Then, the p-type silicon layer 13,
The signal processing circuit unit 12 is formed by being separated from the epitaxial layer 4 by 14. After that, the oxide film 32 is removed by etching.

【００４２】次に、図６に示すように、シリコン基板３
のエピタキシャル層４の上面に、図示しないマスクを配
置し、所定領域に開口部を形成する。次いで、前記シリ
コン基板３に対してイオン注入等によってほう素を打ち
込み、さらにそのほう素を熱拡散させる。この結果、後
に梁７〜１０となる部分の上面に、拡散歪みゲージＲ１
〜Ｒ１２が形成される。また、この拡散歪みゲージＲ１
〜Ｒ１２を形成する工程において、信号処理回路部１２
の回路素子を作り込む。Next, as shown in FIG. 6, the silicon substrate 3
A mask (not shown) is placed on the upper surface of the epitaxial layer 4 to form an opening in a predetermined region. Then, boron is implanted into the silicon substrate 3 by ion implantation or the like, and the boron is thermally diffused. As a result, diffusion strain gauge R1
~ R12 is formed. Also, this diffusion strain gauge R1
~ In the process of forming R12, the signal processing circuit unit 12
Incorporate the circuit element of.

【００４３】次いで、図７に示すように、半導体基板２
上をエッチングレジスト３５で被覆し、フォトリソグラ
フィによって凹部２ａのうち支持柱６，梁７〜１０及び
マス部１１を除く部分に開口部３５ａ，３５ｂを形成す
る。この半導体基板２に対して陽極化成を行なう。陽極
化成は、電解液中で基板を陽極として電流を流すことに
より、多孔質のＳｉ・ＳｉＯ2 あるいは多孔質のＡl2Ｏ
3 を生成する工程をいう。即ち、半導体基板２をふっ酸
水溶液中に浸漬し、半導体基板２を陽極として電流を流
す。すると、開口部３５ａ，３５ｂによりｐ型シリコン
層３３，３４のみが露出しているので、そのｐ型シリコ
ン層３３，３４と埋め込まれたｐ型シリコン層３１とが
選択的に多孔質シリコン層３６に変化する。一方、ｐ型
シリコン層１３，１４はエッチングレジスト３５により
覆われているので、変化しない。Next, as shown in FIG. 7, the semiconductor substrate 2
The top is covered with an etching resist 35, and openings 35a and 35b are formed by photolithography in portions of the recess 2a excluding the support columns 6, the beams 7 to 10 and the mass portion 11. The semiconductor substrate 2 is anodized. Anodic formation is performed by passing an electric current with the substrate as an anode in an electrolytic solution to form porous Si / SiO 2 or porous Al 2 O.
The process of generating 3 . That is, the semiconductor substrate 2 is immersed in an aqueous solution of hydrofluoric acid, and an electric current is passed using the semiconductor substrate 2 as an anode. Then, since only the p-type silicon layers 33 and 34 are exposed through the openings 35a and 35b, the p-type silicon layers 33 and 34 and the embedded p-type silicon layer 31 are selectively porous silicon layers 36. Changes to. On the other hand, since the p-type silicon layers 13 and 14 are covered with the etching resist 35, they do not change.

【００４４】図８に示すように、半導体基板２の上面に
層間絶縁膜としての酸化膜１５を形成する。次いで、フ
ォトエッチングを行うことによって、酸化膜１５の所定
部分にコンタクトホール１８，２１を形成する。As shown in FIG. 8, an oxide film 15 as an interlayer insulating film is formed on the upper surface of the semiconductor substrate 2. Then, by performing photoetching, contact holes 18 and 21 are formed in predetermined portions of the oxide film 15.

【００４５】次に、図９に示すように、この半導体基板
２に対してアルミニウム（Ａl ）のスパッタリングまた
は真空蒸着を行った後、フォトリソグラフィを行うこと
によって、配線パターン１６，１９及びボンディングパ
ッド１７，２０を形成する。次いで、ＣＶＤ等によって
ＳｉＮやＳｉ3 Ｎ4 などを堆積させることにより、半導
体基板２の上面にパッシベーション膜２２を形成し、配
線パターン１６，１９を被覆する。前記パッシベーショ
ン工程において、パッシベーション膜２２には、ボンデ
ィングパッド１７，２０を露出させるための開口部２３
がそれぞれ形成される。また、パッシベーション膜２２
には、多孔質シリコン層３６の上面にあたる部分に開口
部２２ａが形成される。この後、開口部２２ａから酸化
膜１５を除去することによって、多孔質シリコン層３６
の上面を露出させる。Next, as shown in FIG. 9, aluminum (Al) is sputtered or vacuum-deposited on the semiconductor substrate 2 and then photolithography is performed to form wiring patterns 16 and 19 and bonding pads 17. , 20 are formed. Next, by depositing SiN, Si 3 N 4 or the like by CVD or the like, a passivation film 22 is formed on the upper surface of the semiconductor substrate 2, and the wiring patterns 16 and 19 are covered. In the passivation process, the passivation film 22 has an opening 23 for exposing the bonding pads 17 and 20.
Are formed respectively. In addition, the passivation film 22
Has an opening 22a formed in a portion corresponding to the upper surface of the porous silicon layer 36. After that, the porous silicon layer 36 is removed by removing the oxide film 15 from the opening 22a.
Expose the upper surface of.

【００４６】次いで、図１０に示すように、パッシベー
ション膜２２の上面を全体的にエッチングレジスト３７
で被覆する。そして、フォトリソグラフィによって、多
孔質シリコン層３６の上面にあたる部分に開口部３７ａ
を形成する。Then, as shown in FIG. 10, the upper surface of the passivation film 22 is entirely etched with an etching resist 37.
Cover with. Then, by photolithography, an opening 37a is formed in a portion corresponding to the upper surface of the porous silicon layer 36.
To form.

【００４７】次に、ＴＭＡＨ（テトラメチルアンモニウ
ムハイドロオキサイド）でアルカリエッチングを行うこ
とによって、多孔質シリコン層３６をエッチングする。
その結果、多孔質シリコン層３６があった部分に凹部２
ａが形成される。また、ｎ型単結晶シリコンのエピタキ
シャル層４よりなるマス部１１は、同じくｎ型単結晶シ
リコンのエピタキシャル層４よりなる梁７〜１０及び支
持柱６により支持される。最後に、不要となったエッチ
ングレジスト３７を除去した後、ボンディングパッド１
７，２０を図示しないボンディングワイヤにより接続す
ることにより、加速度センサ１が得られる。Next, the porous silicon layer 36 is etched by performing alkali etching with TMAH (tetramethylammonium hydroxide).
As a result, the concave portion 2 is formed in the portion where the porous silicon layer 36 was present.
a is formed. Further, the mass portion 11 made of the epitaxial layer 4 of n-type single crystal silicon is supported by the beams 7 to 10 and the supporting columns 6 which are also made of the epitaxial layer 4 of n-type single crystal silicon. Finally, after removing the unnecessary etching resist 37, the bonding pad 1
The acceleration sensor 1 is obtained by connecting 7 and 20 with a bonding wire (not shown).

【００４８】このように、本実施例の加速度センサ１に
よれば、ｐ型シリコン基板３上にエピタキシャル成長に
より形成したｎ型単結晶シリコンよりなるエピタキシャ
ル層４により梁７〜１０を形成した。その結果、エピタ
キシャル層４の上面に、ゲージファクターの大きなｐ型
シリコンからなる拡散歪みゲージＲ１〜Ｒ１２を形成す
ることができるので、ｎ型シリコンからなる拡散歪みゲ
ージを備えた従来の加速度センサに比べて、加速度セン
サ１の検出感度をより高感度にすることができる。As described above, according to the acceleration sensor 1 of this embodiment, the beams 7 to 10 are formed by the epitaxial layer 4 made of n-type single crystal silicon formed on the p-type silicon substrate 3 by epitaxial growth. As a result, since the diffusion strain gauges R1 to R12 made of p-type silicon having a large gauge factor can be formed on the upper surface of the epitaxial layer 4, as compared with the conventional acceleration sensor having the diffusion strain gauge made of n-type silicon. Therefore, the detection sensitivity of the acceleration sensor 1 can be made higher.

【００４９】また、マス部１１を四角形枠状に形成し、
その内側に形成された支持柱６及び梁７〜１０によりマ
ス部１１を支持するようにしたので、加速度センサ１の
全体に占めるマス部１１の重さの比率を大きくすること
ができる。その結果、マスをそのを周囲に形成した梁に
より支持する構造の加速度センサに比べて、マス部１１
を重くすることができるので、小さな加速度を検出する
ことができる。逆に、マス部１１の重さを同じにした場
合、加速度センサ１を小型化することができる。Further, the mass portion 11 is formed in a rectangular frame shape,
Since the mass portion 11 is supported by the support columns 6 and the beams 7 to 10 formed inside thereof, the weight ratio of the mass portion 11 to the entire acceleration sensor 1 can be increased. As a result, as compared with the acceleration sensor having the structure in which the mass is supported by the beam formed around the mass, the mass portion 11
Can be made heavy, so that a small acceleration can be detected. On the contrary, when the masses 11 have the same weight, the acceleration sensor 1 can be downsized.

【００５０】また、この加速度センサ１はシリコン基板
３の表面側に加速度検知部５と信号処理回路部１２とを
形成したいわゆる表面型であるので、シリコン基板３の
裏面側からの加工を必要としない分、製造工程を簡単に
することができる。また、加速度検知部５を形成する工
程のうち、陽極化成によりｐ型シリコン層３１，３３，
３４を多孔質シリコン層３６に変更する工程と、その多
孔質シリコン層３６をエッチングする工程を除けば、信
号処理回路部１２を形成する工程と同じである。その結
果、加速度検知部５と信号処理回路部１２とを別々の工
程で形成する必要がないので、加速度センサ１の製造工
程の増加を抑えることができる。Further, since the acceleration sensor 1 is a so-called surface type in which the acceleration detection section 5 and the signal processing circuit section 12 are formed on the front surface side of the silicon substrate 3, it is necessary to process the back surface side of the silicon substrate 3. As a result, the manufacturing process can be simplified. In addition, in the process of forming the acceleration detection unit 5, the p-type silicon layers 31, 33,
Except for the step of changing 34 into the porous silicon layer 36 and the step of etching the porous silicon layer 36, it is the same as the step of forming the signal processing circuit section 12. As a result, since it is not necessary to form the acceleration detection unit 5 and the signal processing circuit unit 12 in separate steps, it is possible to suppress an increase in the number of manufacturing steps for the acceleration sensor 1.

【００５１】更にまた、加速度センサ１は、結晶異方性
エッチングによりシリコン基板３の裏面は加工されてい
ないので、加速度センサ１をそのままダイボンド材等に
よりマザーボード等に直接実装することができるので、
実装を容易に行なうことができる。また、従来の加速度
センサ９１のように台座９７を必要としないので、部品
点数を減らすことができる。Furthermore, in the acceleration sensor 1, since the back surface of the silicon substrate 3 is not processed by crystal anisotropic etching, the acceleration sensor 1 can be directly mounted on a mother board or the like by a die bond material or the like.
It can be mounted easily. Further, unlike the conventional acceleration sensor 91, the pedestal 97 is not required, so that the number of parts can be reduced.

【００５２】そして、本実施例の製造方法によれば、所
定領域にあらかじめｐ型シリコン層３１，３３，３４を
形成した後、同層３１，３３，３４を陽極化成する方法
であるため、シリコン基板の表面を直接的に陽極化成す
る従来方法と比較して、陽極化成部の形状や深さを精度
良く形成することができる。According to the manufacturing method of this embodiment, the p-type silicon layers 31, 33, 34 are formed in advance in the predetermined regions, and then the layers 31, 33, 34 are anodized. Compared with the conventional method of directly anodizing the surface of the substrate, the shape and depth of the anodized portion can be formed more accurately.

【００５３】また、ｐ型シリコン層３１上にエピタキシ
ャル層４を形成する方法であるため、とりわけ形成が困
難であるということもない。また、パッシベーション工
程の完了後に陽極化成により形成した多孔質シリコン層
３６をアルカリエッチングにより除去する方法であるた
め、凹部２ａが未形成の状態でエッチングレジスト３７
を形成することができる。よって、エッチングレジスト
３７の形成が容易になる。即ち、凹部２ａ内にエッチン
グレジスト３７が入り込むことがないため、面倒な除去
作業を行う必要もなくなる。また、アルカリエッチング
をパッシベーション工程の完了後に行なうようにしたの
で、配線パターン１６，１９やボンディングパッド１
７，２０等がエッチャントに汚染される心配がない。そ
の結果、加速度センサ１を製造する際の工程を簡略化す
ることができるとともに、作業の容易化を行なうことが
できる。 （第二実施例）以下、本発明を具体化した第二実施例を
図１１〜図２０に従って説明する。Further, since the epitaxial layer 4 is formed on the p-type silicon layer 31, it is not particularly difficult to form it. Further, since the porous silicon layer 36 formed by anodization is removed by alkali etching after the passivation process is completed, the etching resist 37 is formed without the recess 2a.
Can be formed. Therefore, the etching resist 37 can be easily formed. That is, since the etching resist 37 does not enter the recess 2a, it is not necessary to perform a troublesome removal work. In addition, since the alkali etching is performed after the passivation process is completed, the wiring patterns 16 and 19 and the bonding pad 1 are formed.
There is no concern that 7, 20, etc. will be contaminated by the etchant. As a result, the process for manufacturing the acceleration sensor 1 can be simplified and the work can be facilitated. (Second Embodiment) A second embodiment of the present invention will be described below with reference to FIGS.

【００５４】尚、本実施例において、第一実施例と同様
の部材については同一の符号を付してその説明を省略す
る。図１１は、表面型の加速度センサ４１の概略断面図
である。尚、本実施例において、加速度センサ４１の平
面図は、第一実施例の加速度センサ１の平面図を示す図
１（ａ）と同じであるので、省略する。In this embodiment, the same members as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted. FIG. 11 is a schematic sectional view of the surface type acceleration sensor 41. Incidentally, in the present embodiment, the plan view of the acceleration sensor 41 is the same as FIG. 1A showing the plan view of the acceleration sensor 1 of the first embodiment, and therefore will be omitted.

【００５５】表面型の加速度センサ４１には、半導体基
板４２が設けられている。半導体基板４２には、面方位
（１１０）のｐ型シリコン単結晶基板（以下、単にシリ
コン基板という）４３が設けられている。そのシリコン
基板４３の上面には、ｎ型単結晶シリコンよりなる第１
のエピタキシャル層４４が形成されている。第１のエピ
タキシャル層４４の上面には、ｎ型単結晶シリコンより
なる第２のエピタキシャル層４５が形成されている。そ
して、シリコン基板４３及び第１，第２のエピタキシャ
ル層４４，４５により半導体基板４２が構成されてい
る。その半導体基板４２の上面には、略正方形状の凹部
４２ａが形成されており、その凹部４２ａ内に加速度検
知部５が配置されている。The surface type acceleration sensor 41 is provided with a semiconductor substrate 42. The semiconductor substrate 42 is provided with a p-type silicon single crystal substrate (hereinafter, simply referred to as a silicon substrate) 43 having a plane orientation (110). On the upper surface of the silicon substrate 43, the first n-type single crystal silicon
Epitaxial layer 44 is formed. A second epitaxial layer 45 made of n-type single crystal silicon is formed on the upper surface of the first epitaxial layer 44. The semiconductor substrate 42 is composed of the silicon substrate 43 and the first and second epitaxial layers 44 and 45. A substantially square recess 42a is formed on the upper surface of the semiconductor substrate 42, and the acceleration detector 5 is disposed in the recess 42a.

【００５６】加速度検知部５は、第一実施例と同様に、
支持柱６，梁７〜１０及びマス部１１により構成されて
いる。尚、本実施例では、支持柱６は第１，第２のエピ
タキシャル層４４，４５により構成され、凹部４２ａの
中央に形成されている。各梁７〜１０は、第２のエピタ
キシャル層４５により構成されている。そして、マス部
１１は、第１，第２のエピタキシャル層４４，４５によ
り構成されている。即ち、マス１１は、各梁７〜１０よ
りも厚く形成されている。従って、第一実施例のマス１
１に比べてその質量が重くなっている。The acceleration detecting section 5 is similar to that of the first embodiment.
It is composed of the supporting columns 6, the beams 7 to 10 and the mass portion 11. In this embodiment, the support pillar 6 is composed of the first and second epitaxial layers 44 and 45 and is formed at the center of the recess 42a. Each of the beams 7 to 10 is composed of the second epitaxial layer 45. The mass portion 11 is composed of the first and second epitaxial layers 44 and 45. That is, the mass 11 is formed thicker than each of the beams 7-10. Therefore, the mass 1 of the first embodiment
Its mass is heavier than that of 1.

【００５７】各梁７〜１０には拡散歪みゲージＲ１〜Ｒ
１２が形成されている。尚、各拡散歪みゲージＲ１〜Ｒ
１２の形成方向，接続及び印加された加速度に対する抵
抗値の変化は、第一実施例と同じであるので、説明を省
略する。また、第２のエピタキシャル層４５上に形成さ
れた層間絶縁膜としての酸化膜１５からパッシベーショ
ン膜２２もまた、第一実施例と同じであるので、説明を
省略する。Diffusion strain gauges R1 to R are provided on the beams 7 to 10, respectively.
12 are formed. The diffusion strain gauges R1 to R
The forming direction of 12, the connection, and the change of the resistance value with respect to the applied acceleration are the same as those in the first embodiment, and thus the description thereof will be omitted. Further, the oxide film 15 to the passivation film 22 as the interlayer insulating film formed on the second epitaxial layer 45 are also the same as those in the first embodiment, and the description thereof will be omitted.

【００５８】また、第２のエピタキシャル層４５には、
信号処理回路部１２が形成されている。信号処理回路部
１２は、第一実施例と同様に、ｎ型単結晶シリコンより
なる第２のエピタキシャル層４５に回路素子が作り込ま
れており、ｐ型シリコン層１３，１４により第１，第２
エピタキシャル層４４，４５から分離されて形成されて
いる。Further, the second epitaxial layer 45 includes
The signal processing circuit unit 12 is formed. In the signal processing circuit section 12, as in the first embodiment, circuit elements are formed in the second epitaxial layer 45 made of n-type single crystal silicon, and the p-type silicon layers 13 and 14 form the first and first circuit elements. Two
It is formed separately from the epitaxial layers 44 and 45.

【００５９】次に、この加速度センサ４１を製造する手
順を図１２〜図２０に基づいて説明する。尚、第一実施
例との相違点を中心に説明する。まず、図１２に示すよ
うに、面方位（１１０）のｐ型単結晶シリコン基板４３
の表裏両面に酸化膜（ＳｉＯ2 ）６１を形成し、表面側
の酸化膜６１に対してフォトエッチングを行なうことに
よって、凹部４２ａに対応した開口部６１ａを形成す
る。但し、開口部６１ａの中央部には、後に支持柱６を
形成するために円形状に酸化膜６１を残すようにしてい
る。次いで、第一実施例のときと同様にほう素の不純物
拡散を行い、シリコン基板４３の所定領域にｐ+ シリコ
ンからなる第１のｐ型シリコン層６２を形成する。その
後、エッチングにより酸化膜６１を除去する。Next, a procedure for manufacturing the acceleration sensor 41 will be described with reference to FIGS. The description will focus on the differences from the first embodiment. First, as shown in FIG. 12, a p-type single crystal silicon substrate 43 having a plane orientation (110) is formed.
An oxide film (SiO 2 ) 61 is formed on both front and back surfaces of the substrate, and the oxide film 61 on the front surface side is photoetched to form an opening 61a corresponding to the recess 42a. However, the oxide film 61 is left in a circular shape in the center of the opening 61a for forming the support pillar 6 later. Next, as in the case of the first embodiment, boron impurity diffusion is performed to form a first p-type silicon layer 62 made of p + silicon in a predetermined region of the silicon substrate 43. After that, the oxide film 61 is removed by etching.

【００６０】次に、図１３に示すように、第１のｐ型シ
リコン層６２が形成されたシリコン基板４３の上面に、
気相成長によってｎ型単結晶シリコンからなる第１のエ
ピタキシャル層４４を形成する。その結果、第１のエピ
タキシャル層４４内に第１のｐ型シリコン層６２が埋め
込まれた状態となる。Next, as shown in FIG. 13, on the upper surface of the silicon substrate 43 on which the first p-type silicon layer 62 is formed,
A first epitaxial layer 44 made of n-type single crystal silicon is formed by vapor phase growth. As a result, the first p-type silicon layer 62 is embedded in the first epitaxial layer 44.

【００６１】この後、図１４に示すように、第１のエピ
タキシャル層４４が形成されたシリコン基板４３の表裏
両面に、酸化膜６３を形成し、表面側の酸化膜６３に対
してフォトエッチングを行なうことによって、所定領域
に略ロ字状の開口部６３ａを形成する。また、その開口
部６３の内側に、略四角形状でかつ支持柱６を除く開口
部６３ｂとを形成する。また、開口部６３ｂの外側の所
定領域に略四角形状の開口部６３ｃを形成する。開口部
６３ａ，６３ｂは、加速度検知部５の支持柱６及びマス
部１１以外の部分に対応して形成される。次に、前記シ
リコン基板４３に対するほう素の不純物拡散によって、
第２，第３のｐ型シリコン層６４，６５を形成する。ま
た、同時にｐ+ シリコンよりなる埋め込み層としてのｐ
型シリコン層１３を形成する。その後、エッチングによ
って酸化膜６３を除去する。After that, as shown in FIG. 14, oxide films 63 are formed on both front and back surfaces of the silicon substrate 43 on which the first epitaxial layer 44 is formed, and the oxide film 63 on the front surface side is photoetched. By doing so, a substantially square V-shaped opening 63a is formed in a predetermined region. Inside the opening 63, an opening 63b having a substantially quadrangular shape and excluding the support column 6 is formed. Further, a substantially quadrangular opening 63c is formed in a predetermined area outside the opening 63b. The openings 63a and 63b are formed corresponding to the portions other than the support columns 6 and the mass portion 11 of the acceleration detection unit 5. Next, by impurity diffusion of boron into the silicon substrate 43,
Second and third p-type silicon layers 64 and 65 are formed. At the same time, p + as a buried layer made of p + silicon
A type silicon layer 13 is formed. After that, the oxide film 63 is removed by etching.

【００６２】次に、図１５に示すように、第２，第３の
のｐ型シリコン層６４，６５及びｐ型シリコン層１３が
形成された第１のエピタキシャル層４４の上面に、気相
成長によってｎ型単結晶シリコンからなる第２のエピタ
キシャル層４５を形成する。その結果、第１，第２のエ
ピタキシャル層４４，４５内に第１〜第３のｐ型シリコ
ン層６２，６４，６５及びｐ型シリコン層１３が埋め込
まれた状態となり、シリコン基板４３と第１，第２のエ
ピタキシャル層４４，４５よりなる半導体基板４２が形
成される。図１６に示すように、半導体基板４２の表裏
両面に酸化膜６６を形成する。そして、表面側の酸化膜
６６に対してフォトエッチングを行なうことによって、
略ロ字状の開口部６６ａと、その開口部６６ａの内側に
略四角形状の４つの開口部６６ｂを形成する。また、開
口部６６ａの外側の所定領域に略ロ字状の開口部６６ｃ
を形成する。この開口部６６ａ〜６６ｃから第２のエピ
タキシャル層４５に対するほう素の不純物拡散によっ
て、ｐ型シリコン層６７，６８を形成する。また、信号
処理回路部１２と他の第２のエピタキシャル層４５とを
分離するためのｐ型シリコン層１４を形成する。これら
のｐ型シリコン層６７，６８は、それぞれ埋め込まれて
いる第２，第３のｐ型シリコン層６４，６５の深さまで
到達する。また、ｐ型シリコン層１４は、埋め込まれて
いるｐ型シリコン層１３の深さまで到達する。そして、
ｐ型シリコン層１３，１４により第２のエピタキシャル
層４５から分離されて信号処理回路部１２が形成され
る。その後、エッチングにより酸化膜６６を除去する。Next, as shown in FIG. 15, vapor phase growth is performed on the upper surface of the first epitaxial layer 44 on which the second and third p-type silicon layers 64 and 65 and the p-type silicon layer 13 are formed. Thus, a second epitaxial layer 45 made of n-type single crystal silicon is formed. As a result, the first to third p-type silicon layers 62, 64 and 65 and the p-type silicon layer 13 are buried in the first and second epitaxial layers 44 and 45, and the silicon substrate 43 and the first p-type silicon layer 13 are formed. , The second epitaxial layers 44 and 45 form the semiconductor substrate 42. As shown in FIG. 16, oxide films 66 are formed on both front and back surfaces of the semiconductor substrate 42. Then, by photoetching the oxide film 66 on the front surface side,
A substantially square-shaped opening 66a and four substantially square openings 66b are formed inside the opening 66a. Further, a substantially square-shaped opening 66c is formed in a predetermined area outside the opening 66a.
To form. P-type silicon layers 67 and 68 are formed by diffusing boron impurities into the second epitaxial layer 45 through the openings 66a to 66c. Further, the p-type silicon layer 14 for separating the signal processing circuit unit 12 and the other second epitaxial layer 45 is formed. These p-type silicon layers 67 and 68 reach the depths of the buried second and third p-type silicon layers 64 and 65, respectively. Further, the p-type silicon layer 14 reaches the depth of the embedded p-type silicon layer 13. And
The signal processing circuit unit 12 is formed by being separated from the second epitaxial layer 45 by the p-type silicon layers 13 and 14. After that, the oxide film 66 is removed by etching.

【００６３】次に、図１７に示すように、第２のエピタ
キシャル層４５の上面に、図示しないマスクを配置し、
所定領域に開口部を形成する。次いで、第２のエピタキ
シャル層４５に対してイオン注入等によってほう素を打
ち込み、さらにそのほう素を熱拡散させる。この結果、
後に梁７〜１０となる部分の上面に、拡散歪みゲージＲ
１〜Ｒ１２が形成される。また、この拡散歪みゲージＲ
１〜Ｒ１２を形成する工程において、信号処理回路部１
２の回路素子を同時に作り込む。Next, as shown in FIG. 17, a mask (not shown) is placed on the upper surface of the second epitaxial layer 45,
An opening is formed in a predetermined area. Next, boron is implanted into the second epitaxial layer 45 by ion implantation or the like, and the boron is thermally diffused. As a result,
On the upper surface of the portion which will be the beams 7 to 10 later, a diffusion strain gauge R
1 to R12 are formed. Also, this diffusion strain gauge R
In the process of forming 1 to R12, the signal processing circuit unit 1
Build two circuit elements at the same time.

【００６４】次いで、図１８に示すように、半導体基板
２上をエッチングレジスト６９で被覆し、フォトリソグ
ラフィによって凹部２ａのうち支持柱６，梁７〜１０及
びマス１１を除く部分に開口部６９ａ，６９ｂを形成す
る。この半導体基板２に対して陽極化成、即ち、半導体
基板４２をふっ酸水溶液中に浸漬し、半導体基板４２を
陽極として電流を流す。すると、開口部６９ａ，６９ｂ
によりｐ型シリコン層６７，６８のみが露出しているの
で、そのｐ型シリコン層６７，６８と埋め込まれたｐ型
シリコン層６２，６４，６５とが選択的に多孔質シリコ
ン層３６に変化する。一方、ｐ型シリコン層１３，１４
はエッチングレジスト６９により覆われているので、変
化しない。Then, as shown in FIG. 18, the semiconductor substrate 2 is covered with an etching resist 69, and the opening 69a, is formed in the portion of the recess 2a other than the support pillars 6, the beams 7-10 and the mass 11 by photolithography. 69b is formed. This semiconductor substrate 2 is anodized, that is, the semiconductor substrate 42 is dipped in an aqueous solution of hydrofluoric acid, and an electric current is supplied with the semiconductor substrate 42 as an anode. Then, the openings 69a and 69b
As a result, only the p-type silicon layers 67, 68 are exposed, so that the p-type silicon layers 67, 68 and the embedded p-type silicon layers 62, 64, 65 are selectively changed to the porous silicon layer 36. . On the other hand, p-type silicon layers 13 and 14
Does not change because it is covered with the etching resist 69.

【００６５】これ以降の製造プロセス（層間絶縁膜とし
ての酸化膜１５の形成、配線・パッシベーション工程、
エッチングレジスト３７の形成、アルカリエッチング）
については、第一実施例と同様に行われる（図１９，図
２０参照）。最後に、不要となったエッチングレジスト
３７を除去すれば、本実施例の表面型の加速度センサ４
１が得られる。Subsequent manufacturing processes (formation of oxide film 15 as an interlayer insulating film, wiring / passivation step,
Formation of etching resist 37, alkali etching)
Regarding, the same as in the first embodiment (see FIGS. 19 and 20). Finally, by removing the unnecessary etching resist 37, the surface type acceleration sensor 4 of this embodiment is removed.
1 is obtained.

【００６６】さて、本実施例の加速度センサ４１であっ
ても前記第一実施例の加速度センサ１と同様の作用効果
を奏することは明らかである。これに加えて、特にこの
製造方法であると、マス部１１を第１，第２のエピタキ
シャル層４４，４５により構成したので、第一実施例の
マス１１に比べてマス部１１の質量を大きくすることが
でき、微小な加速度を検出することができる。逆に言え
ば、第一実施例の加速度センサ１と同じ検出感度の加速
度センサ４１を形成した場合には、マス部１１の外形を
第一実施例のマス１１に比べて小さくすることができる
ので、更に加速度センサ４１を小型化することができ
る。なお、マス部１１の厚さは、第１及び第２のエピタ
キシャル層４４，４５の厚さ設定により、比較的簡単に
制御することができる。It is obvious that the acceleration sensor 41 of this embodiment also has the same effects as the acceleration sensor 1 of the first embodiment. In addition to this, particularly in this manufacturing method, since the mass portion 11 is composed of the first and second epitaxial layers 44 and 45, the mass of the mass portion 11 is larger than that of the mass 11 of the first embodiment. Therefore, it is possible to detect a minute acceleration. Conversely, when the acceleration sensor 41 having the same detection sensitivity as the acceleration sensor 1 of the first embodiment is formed, the outer shape of the mass portion 11 can be made smaller than that of the mass 11 of the first embodiment. Further, the acceleration sensor 41 can be downsized. The thickness of the mass portion 11 can be controlled relatively easily by setting the thickness of the first and second epitaxial layers 44 and 45.

【００６７】尚、この発明は、次のような別の実施例に
具体化することができる。 １）上記各実施例では、マス１１を四角形枠状に形成し
たが、任意の形状に変更してもよく、例えば図２１に示
すように、円形枠状にマス１１を形成して実施してもよ
い。この構成によると、加速度センサ７１の検出感度の
対称性を良くすることができる。The present invention can be embodied in the following other embodiments. 1) In each of the above embodiments, the mass 11 is formed in a quadrangular frame shape, but it may be changed to any shape. For example, as shown in FIG. 21, the mass 11 is formed in a circular frame shape. Good. With this configuration, it is possible to improve the symmetry of the detection sensitivity of the acceleration sensor 71.

【００６８】また、図２１の点線で示すように、マス１
１の内側に質量増加部７３を形成してもよい。この構成
によると、加速度センサ７１の面積を増加させることな
くマス１１の質量を増加させることができるので、加速
度センサ７１の検出感度を更に高めることが可能とな
る。Further, as shown by the dotted line in FIG.
The mass increasing portion 73 may be formed inside 1. According to this configuration, the mass of the mass 11 can be increased without increasing the area of the acceleration sensor 71, so that the detection sensitivity of the acceleration sensor 71 can be further increased.

【００６９】また、上記各実施例において、エピタキシ
ャル層４に形成したｐ型シリコン層３４を形成するため
の開口部３２ｂ、又は第２のエピタキシャル層４５に形
成したｐ型シリコン層６８を形成するための開口部６６
ｂを略Ｌ字状に形成することにより加速度センサ１，４
１において容易に質量増加部７３を形成することができ
る。その結果、加速度センサ１，４１の検出感度を更に
高めることができる。Further, in each of the above embodiments, to form the opening 32b for forming the p-type silicon layer 34 formed in the epitaxial layer 4 or the p-type silicon layer 68 formed in the second epitaxial layer 45. Opening 66
By forming b into a substantially L shape, the acceleration sensors 1, 4
1, the mass increasing portion 73 can be easily formed. As a result, the detection sensitivity of the acceleration sensors 1 and 41 can be further increased.

【００７０】２）上記各実施例では、ｘ，ｙ軸方向の加
速度を検出するための拡散歪みゲージＲ１〜Ｒ８を各梁
７〜１０の基端部に形成したが、梁７〜１０の自由端部
に形成して実施してもよい。2) In each of the above embodiments, the diffusion strain gauges R1 to R8 for detecting the accelerations in the x and y axis directions are formed at the base ends of the beams 7 to 10. You may implement by forming in an edge part.

【００７１】３）上記各実施例では、ｚ軸方向の加速度
を検出するための拡散歪みゲージＲ９〜Ｒ１２を梁９，
１０上にｙ軸方向に配列したが、梁７，８上にｘ軸方向
に配列して実施してもよい。3) In each of the above embodiments, the diffusion strain gauges R9 to R12 for detecting the acceleration in the z-axis direction are provided on the beam 9,
Although it is arranged on the beam 10 in the y-axis direction, it may be arranged on the beams 7 and 8 in the x-axis direction.

【００７２】４）上記各実施例において、図２２に示す
ように、マス１１と凹部２ａ，４２ａの内側面との間に
バネ状部８２を設けて実施してもよい。この構成による
と、バネ状部８２によりマス１１が移動し難いので、小
さな加速度を検出し難くなるものの、大きな加速度が加
わったときに支持柱６や梁７〜１０の破損を防止するこ
とができる。また、バネ状部８２により、マス１１の不
要な振動を低減することができる。4) In each of the above embodiments, as shown in FIG. 22, a spring-shaped portion 82 may be provided between the mass 11 and the inner side surfaces of the recesses 2a and 42a. According to this configuration, since the mass 11 is hard to move due to the spring-shaped portion 82, it is difficult to detect a small acceleration, but it is possible to prevent the support column 6 and the beams 7 to 10 from being damaged when a large acceleration is applied. . Further, the spring-like portion 82 can reduce unnecessary vibration of the mass 11.

【００７３】また、配線パターン１６，１９を形成する
工程において、バネ状部８２の上面に拡散歪みゲージＲ
１〜Ｒ１２と信号処理回路部１２とを接続する配線を形
成して実施してもよい。この構成によれば、拡散歪みゲ
ージＲ１〜Ｒ１２と信号処理回路部１２とを接続するワ
イヤボンディングの工程を省略することができる。ま
た、支持柱６の上面にボンディングパッド１７を形成す
る必要がないので、支持柱６の面積を小さくすることが
可能となる。更にまた、ボンディングパッド２０を形成
する必要がないので、加速度センサ１，４１を小型化す
ることができる。Further, in the step of forming the wiring patterns 16 and 19, a diffusion strain gauge R is formed on the upper surface of the spring portion 82.
You may implement by forming the wiring which connects 1-R12 and the signal processing circuit part 12. According to this configuration, the wire bonding step for connecting the diffusion strain gauges R1 to R12 and the signal processing circuit unit 12 can be omitted. Moreover, since it is not necessary to form the bonding pad 17 on the upper surface of the support pillar 6, the area of the support pillar 6 can be reduced. Furthermore, since it is not necessary to form the bonding pad 20, the acceleration sensors 1 and 41 can be downsized.

【００７４】５）上記各実施例では、ｘ，ｙ，ｚ軸方向
の加速度を検出するいわゆる３次元の加速度センサ１，
４１に具体化したが、拡散歪みゲージＲ１〜Ｒ１２の数
を適宜変更して２次元又は１次元の加速度センサとして
実施してもよい。5) In each of the above embodiments, a so-called three-dimensional acceleration sensor 1, which detects acceleration in the x, y, and z axis directions,
Although it is embodied as 41, the number of the diffusion strain gauges R1 to R12 may be appropriately changed and implemented as a two-dimensional or one-dimensional acceleration sensor.

【００７５】６）上記各実施例において、ｐ型単結晶シ
リコン基板３，４３として面方位（１１０）以外の基
板、例えば（１１１）基板や（１００）基板等を使用し
てもよい。なお、実施例１において（１００）基板を使
用すれば、より高感度にすることができる。6) In each of the above embodiments, a substrate having a plane orientation other than (110), such as a (111) substrate or a (100) substrate, may be used as the p-type single crystal silicon substrates 3, 43. If the (100) substrate is used in Example 1, higher sensitivity can be obtained.

【００７６】７）上記各実施例において、ＴＭＡＨ以外
のアルカリ系エッチャントとして、例えばＫＯＨ、ヒド
ラジン、ＥＰＷ（エチレンジアミン−ピロカテコール−
水）等を使用してもよい。7) In each of the above examples, examples of alkaline etchants other than TMAH include KOH, hydrazine, EPW (ethylenediamine-pyrocatechol-).
Water) or the like may be used.

【００７７】８）上記各実施例において、配線パターン
１６，１９及びボンディングパッド１７，２０を形成す
る金属材料として、Ａｌのほかに例えばＡｕ等を選択し
てもよい。8) In each of the above embodiments, as the metal material for forming the wiring patterns 16 and 19 and the bonding pads 17 and 20, for example, Au or the like may be selected in addition to Al.

【００７８】９）上記各実施例の加速度センサ１，４１
を製造する場合、ｎ型単結晶シリコンのエピタキシャル
層４，４４，４５に代えて、例えばｎ型の多結晶シリコ
ン層やアモルファスシリコン層等を形成してもよい。9) Acceleration sensors 1 and 41 of each of the above embodiments
In the case of manufacturing, the n-type polycrystalline silicon layer, the amorphous silicon layer or the like may be formed instead of the n-type single crystal silicon epitaxial layers 4, 44 and 45.

【００７９】１０）上記各実施例において例示した拡散
型の歪みゲージＲ１〜Ｒ１２に代えて、例えばＣｒや多
結晶シリコン等からなる薄膜歪みゲージを形成してもよ
い。以上、この発明の各実施例について説明したが、各
実施例から把握できる請求項以外の技術思想について、
以下にそれらの効果とともに記載する。10) Instead of the diffusion type strain gauges R1 to R12 exemplified in the above embodiments, a thin film strain gauge made of, for example, Cr or polycrystalline silicon may be formed. Although the respective embodiments of the present invention have been described above, the technical idea other than the claims that can be understood from the respective embodiments,
The effects are described below.

【００８０】イ）信号処理回路部１２は歪みゲージ７〜
１０とボンディングワイヤにより接続された請求項１〜
４に記載の表面型の加速度センサ。この構成により、信
号処理回路部１２と歪みゲージ７〜１０とを容易に接続
することができる。A) The signal processing circuit section 12 includes strain gauges 7 to
1 to 10 connected by a bonding wire.
4. The surface type acceleration sensor according to 4. With this configuration, the signal processing circuit unit 12 and the strain gauges 7 to 10 can be easily connected.

【００８１】ロ）マス部１１は、そのマス部１１と凹部
２ａ，４２ａの内側面との間にバネ状部８２を形成した
請求項１〜４に記載の表面型の加速度センサ。この構成
により、支持柱６，梁７〜１０の破損を防止することが
できる。B) The surface type acceleration sensor according to any one of claims 1 to 4, wherein the mass portion 11 has a spring portion 82 formed between the mass portion 11 and the inner side surfaces of the recesses 2a and 42a. With this configuration, it is possible to prevent damage to the support columns 6 and the beams 7 to 10.

【００８２】ハ）バネ状部８２の上面には歪みゲージ７
〜１０と信号処理回路部１２とを接続する配線が形成さ
れた上記ロ）記載の表面型の加速度センサ。この構成に
より、ボンディングワイヤを行なう工程を省略すること
ができる。C) The strain gauge 7 is provided on the upper surface of the spring portion 82.
10) The surface type acceleration sensor according to the above b), in which wiring is formed to connect the signal processing circuit unit 12 to the signal processing circuit unit 12. With this configuration, the step of performing the bonding wire can be omitted.

【００８３】[0083]

【発明の効果】以上詳述したように請求項１〜４の発明
によれば、小型化することができ、かつ容易に実装する
ことが可能な表面型の加速度センサを提供することがで
きる。また、請求項５，６に記載の発明によれば、請求
項１〜４の表面型の加速度センサを容易に製造すること
が可能な製造方法を提供することができる。As described above in detail, according to the inventions of claims 1 to 4, it is possible to provide a surface type acceleration sensor which can be miniaturized and easily mounted. Further, according to the inventions of claims 5 and 6, it is possible to provide a manufacturing method capable of easily manufacturing the surface type acceleration sensor of claims 1 to 4.

【図面の簡単な説明】[Brief description of drawings]

【図１】 (a) は第一実施例の加速度センサの平面図、
(b) は概略断面図。FIG. 1A is a plan view of an acceleration sensor according to a first embodiment,
(b) is a schematic sectional view.

【図２】 (a) 〜(c) は、ｘｙｚ軸の拡散歪みゲージの
接続を示す回路図。FIG. 2A to FIG. 2C are circuit diagrams showing the connection of xyz-axis diffusion strain gauges.

【図３】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 3 is a schematic sectional view showing a manufacturing procedure of the acceleration sensor of the first embodiment.

【図４】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 4 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図５】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 5 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図６】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 6 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図７】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 7 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図８】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 8 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図９】 第一実施例の加速度センサの製造手順を示す
概略断面図。FIG. 9 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図１０】 第一実施例の加速度センサの製造手順を示
す概略断面図。FIG. 10 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the first embodiment.

【図１１】 第二実施例の加速度センサの概略断面図。FIG. 11 is a schematic sectional view of an acceleration sensor according to a second embodiment.

【図１２】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 12 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１３】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 13 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１４】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 14 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１５】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 15 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１６】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 16 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１７】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 17 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１８】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 18 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図１９】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 19 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図２０】 第二実施例の加速度センサの製造手順を示
す概略断面図。FIG. 20 is a schematic cross-sectional view showing the manufacturing procedure of the acceleration sensor of the second embodiment.

【図２１】 別例の加速度センサの平面図。FIG. 21 is a plan view of an acceleration sensor according to another example.

【図２２】 別例の加速度センサの平面図。FIG. 22 is a plan view of an acceleration sensor according to another example.

【図２３】 (a) は従来の加速度センサの平面図、(b)
は概略断面図。23A is a plan view of a conventional acceleration sensor, and FIG.
Is a schematic sectional view.

【図２４】 従来の加速度センサの実装状態を示す概略
断面図。FIG. 24 is a schematic sectional view showing a mounting state of a conventional acceleration sensor.

【符号の説明】[Explanation of symbols]

２，４２…半導体基板、２ａ，４２ａ…凹部、３，４３
…ｐ型単結晶シリコン基板、４，４４，４５…（第１，
第２の）エピタキシャル層、Ｒ１〜Ｒ１２…歪みゲージ
としての拡散歪みゲージ、７〜１０…梁、１１…マス、
６…支持柱、３６…多孔質シリコン層。2, 42 ... Semiconductor substrate, 2a, 42a ... Recessed portion, 3, 43
... p-type single crystal silicon substrate, 4, 44, 45 ... (first, first
(Second) epitaxial layer, R1 to R12 ... Diffusion strain gauge as strain gauge, 7 to 10 ... Beam, 11 ... Mass,
6 ... Support columns, 36 ... Porous silicon layer.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 単結晶シリコン基板（３，４３）と、該
シリコン基板（３，４３）上に形成されたエピタキシャ
ル層（４，４４，４５）とから構成された半導体基板
（２，４２）の表面側に形成した凹部（２ａ，４２ａ）
と、 前記エピタキシャル層（４，４４，４５）からなり、凹
部（２ａ，４２ａ）内に変移可能に配置された枠状のマ
ス部（１１）と、 前記エピタキシャル層（４，４４，４５）からなり、枠
状のマス部（１１）の内側に形成された支持柱（６）
と、 前記エピタキシャル層（４，４４，４５）からなり、前
記マス部（１１）と前記支持柱（６）との間に形成さ
れ、該マス部（１１）を支持する梁（７〜１０）と、 前記梁（７〜１０）の上面に形成された歪みゲージ（Ｒ
１〜Ｒ１２）とから構成された表面型の加速度センサ。1. A semiconductor substrate (2, 42) comprising a single crystal silicon substrate (3, 43) and an epitaxial layer (4, 44, 45) formed on the silicon substrate (3, 43). Recesses (2a, 42a) formed on the surface side of the
And a frame-shaped mass portion (11) composed of the epitaxial layers (4, 44, 45) and movably arranged in the recesses (2a, 42a), and from the epitaxial layers (4, 44, 45) The support pillar (6) formed inside the frame-shaped mass portion (11)
And beams (7 to 10) formed of the epitaxial layers (4, 44, 45) and formed between the mass portion (11) and the support column (6) to support the mass portion (11). And a strain gauge (R) formed on the upper surface of the beam (7 to 10).
1 to R12) and a surface type acceleration sensor. 【請求項２】 前記歪みゲージ（Ｒ１〜Ｒ１２）は、印
加される加速度を検出する検出方向（ｘ，ｙ，ｚ）に対
応してブリッジ接続し、各検出方向（ｘ，ｙ，ｚ）に対
応した検出電圧（Ｖｘ，Ｖｙ，Ｖｚ）を出力するように
した請求項１に記載の表面型の加速度センサ。2. The strain gauges (R1 to R12) are bridge-connected in correspondence with the detection directions (x, y, z) for detecting the applied acceleration, and are connected in the respective detection directions (x, y, z). The surface type acceleration sensor according to claim 1, wherein corresponding detection voltages (Vx, Vy, Vz) are output. 【請求項３】 前記半導体基板（４２）は、単結晶シリ
コン基板（４３）と、そのシリコン基板（４３）上に形
成された第１，第２のエピタキシャル層（４４，４５）
とから構成し、 前記マス部（１１）を第１，第２のエピタキシャル層
（４４，４５）により構成し、前記梁（７〜１０）を第
２のエピタキシャル層（４５）により構成した請求項１
又は２に記載の表面型の加速度センサ。3. The semiconductor substrate (42) comprises a single crystal silicon substrate (43) and first and second epitaxial layers (44, 45) formed on the silicon substrate (43).
The mass part (11) is composed of first and second epitaxial layers (44, 45), and the beam (7 to 10) is composed of a second epitaxial layer (45). 1
Alternatively, the surface type acceleration sensor described in 2. 【請求項４】 前記半導体基板（２，４２）上には、前
記歪みゲージ（Ｒ１〜Ｒ１２）から出力される検出電圧
（Ｖｘ，Ｖｙ，Ｖｚ）を増幅して外部へ出力する信号処
理回路部（１２）を形成した請求項１〜３のうちいずれ
か１項に記載の表面型の加速度センサ。4. A signal processing circuit unit for amplifying the detection voltages (Vx, Vy, Vz) output from the strain gauges (R1 to R12) and outputting the amplified detection voltages to the outside on the semiconductor substrate (2, 42). The surface type acceleration sensor according to claim 1, wherein (12) is formed. 【請求項５】 不純物添加によって、ｐ型単結晶シリコ
ン基板（３）の表面側の凹部（２ａ）を形成するための
領域にｐ型シリコン層（３１）を形成する工程と、 前記ｐ型単結晶シリコン基板（３）の上面にｎ型単結晶
シリコンからなるエピタキシャル層（４）を形成するこ
とによって、同エピタキシャル層（４）内に前記ｐ型シ
リコン層（３１）を埋め込む工程と、 不純物添加によって、前記エピタキシャル層（４）の支
持柱（６），梁（７〜１０）及びマス部（１１）を形成
するための部分を除く領域にｐ型シリコン層（３３，３
４）を形成する工程と、 前記エピタキシャル層（４）の梁（７〜１０）が形成さ
れる部分にｐ型シリコンからなる歪みゲージ（Ｒ１〜Ｒ
１２）を形成する工程と、 前記歪みゲージ（Ｒ１〜Ｒ１２）を形成した半導体基板
（２）の上面にエッチングレジスト（２３）を形成した
状態で陽極化成処理を行うことによって、前記各ｐ型シ
リコン層（３１，３３，３４）を多孔質シリコン層（３
６）に変化させる工程と、 層間絶縁膜（１５）を形成した後、前記歪みゲージ（Ｒ
１〜Ｒ１２）に接続する配線パターン（１６）を形成し
た後、その配線パターン（１６）を覆うパッシベーショ
ン膜（２２）を形成する工程と、 前記多孔質シリコン層（３６）をアルカリエッチングに
よって除去することにより、凹部（２ａ）を形成すると
ともに、その凹部（２ａ）に支持柱（６），梁（７〜１
０）及びマス部（１１）を形成する工程とからなる表面
型の加速度センサの製造方法。5. A step of forming a p-type silicon layer (31) in a region for forming a recess (2a) on the surface side of a p-type single crystal silicon substrate (3) by adding impurities, and the p-type single crystal silicon (31). Forming an epitaxial layer (4) made of n-type single crystal silicon on the upper surface of the crystalline silicon substrate (3) to embed the p-type silicon layer (31) in the epitaxial layer (4); Accordingly, the p-type silicon layer (33, 3) is formed in a region of the epitaxial layer (4) excluding the portions for forming the supporting pillars (6), the beams (7-10) and the mass portion (11).
4), and strain gauges (R1 to R) made of p-type silicon in the portions of the epitaxial layer (4) where the beams (7 to 10) are formed.
12) and a step of forming an etching resist (23) on the upper surface of the semiconductor substrate (2) on which the strain gauges (R1 to R12) are formed. The layers (31, 33, 34) are replaced by the porous silicon layer (3
6) and after forming the interlayer insulating film (15), the strain gauge (R
1 to R12), a step of forming a passivation film (22) that covers the wiring pattern (16) after forming the wiring pattern (16), and the porous silicon layer (36) is removed by alkali etching. Thus, the recess (2a) is formed, and the support pillar (6) and the beams (7-1) are formed in the recess (2a).
0) and the step of forming the mass portion (11), a method of manufacturing a surface type acceleration sensor. 【請求項６】 不純物添加によって、ｐ型単結晶シリコ
ン基板（４３）の表面側の凹部（４２ａ）を形成するた
めの領域に第１のｐ型シリコン層（６２）を形成する工
程と、 前記ｐ型単結晶シリコン基板（４３）の上面にｎ型単結
晶シリコンからなる第１のエピタキシャル層（４４）を
形成することによって、同エピタキシャル層（４４）内
に前記第１のｐ型シリコン層（６２）を埋め込む工程
と、 不純物添加によって、前記第１のエピタキシャル層（４
４）の支持柱（６）及びマス部（１１）を形成するため
の部分を除く領域に第２及び第３のｐ型シリコン層（６
４，６５）を形成する工程と、 前記第１のエピタキシャル層（４４）の上面にｎ型単結
晶シリコンからなる第２のエピタキシャル層（４５）を
形成することによって、同エピタキシャル層（４５）内
に前記第２のｐ型シリコン層（６４，６５）を埋め込む
工程と、 不純物添加によって、前記第２のエピタキシャル層（４
５）の支持柱（６），梁（７〜１０）及びマス部（１
１）を形成するための部分を除く領域にｐ型シリコン層
（６７，６８）を形成する工程と、 前記エピタキシャル層（４５）の梁（７〜１０）が形成
される部分にｐ型シリコンからなる歪みゲージ（Ｒ１〜
Ｒ１２）を形成する工程と、 前記半導体基板（４２）の上面にエッチングレジスト
（６９）を形成した状態で陽極化成処理を行うことによ
って、前記各ｐ型シリコン層（６２，６４，６５，６
７，６８）を多孔質シリコン層（３６）に変化させる工
程と、 前記歪みゲージ（Ｒ１〜Ｒ１２）に接続する配線パター
ン（１６）を形成した後、その配線パターン（１６）を
覆うパッシベーション膜（２２）を形成する工程と、 前記多孔質シリコン層（３６）をアルカリエッチングに
よって除去することにより、同多孔質シリコン層（３
６）があった部分に凹部（４２ａ）を形成するととも
に、その凹部（４２ａ）に支持柱（６），梁（７〜１
０）及びマス部（１１）を形成する工程とからなる表面
型の加速度センサの製造方法。6. A step of forming a first p-type silicon layer (62) in a region for forming a recess (42a) on the surface side of the p-type single crystal silicon substrate (43) by adding impurities, By forming the first epitaxial layer (44) made of n-type single crystal silicon on the upper surface of the p-type single crystal silicon substrate (43), the first p-type silicon layer (44) is formed in the epitaxial layer (44). 62) and by adding impurities, the first epitaxial layer (4
The second and third p-type silicon layers (6) are formed in the region excluding the portions for forming the support pillars (6) and the mass portion (11) of 4).
4, 65) and by forming a second epitaxial layer (45) made of n-type single crystal silicon on the upper surface of the first epitaxial layer (44). A step of embedding the second p-type silicon layer (64, 65) in the second epitaxial layer (4
5) Support pillars (6), beams (7-10) and mass part (1)
1) a step of forming a p-type silicon layer (67, 68) in a region excluding a portion for forming a p-type silicon layer, and a portion of the epitaxial layer (45) where a beam (7-10) is formed. Strain gauge (R1-
R12) and anodizing treatment with the etching resist (69) formed on the upper surface of the semiconductor substrate (42), thereby forming the p-type silicon layers (62, 64, 65, 6).
7, 68) to a porous silicon layer (36), and after forming a wiring pattern (16) connected to the strain gauges (R1 to R12), a passivation film (16) covering the wiring pattern (16). 22), and removing the porous silicon layer (36) by alkali etching to form the porous silicon layer (3).
6) a concave portion (42a) is formed in the portion where the concave portion (6) was present, and the supporting pillar (6) and the beams (7-1) are formed in the concave portion (42a).
0) and the step of forming the mass portion (11), a method of manufacturing a surface type acceleration sensor.
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