JPH0822262A - 表示パネル駆動装置 - Google Patents

Abstract

(57)【要約】 【目的】 表示パネル駆動装置に関し、表示パネル増設
を容易とし表示専用プロセッサを不要とすることを目的
とする。 【構成】 プロセッサ１が送出するパラレルデータをシ
リアルデータに変換するパラレル／シリアル変換手段２
と、入力側から入るシリアルデータを記憶し、所定ビッ
ト数以上のデータが入力する時、出力側から入力順に１
ビットずつ送出する記憶手段５と、記憶手段５が記憶す
るデータをラッチ信号に基づきラッチして、表示素子を
シリアルデータの各ビットの状態に対応して表示させる
駆動手段４とから構成される表示制御手段３を複数有
し、パラレル／シリアル変換手段２側に接続された記憶
手段５の出力側に、次に接続する記憶手段５の入力側を
接続し、プロセッサ１のラッチ信号送出は、表示制御手
段３の数に所定ビット数のシリアルデータを記憶手段５
に格納するのに必要とする時間を掛けた時間間隔で行う
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサが送出するパ
ラレルデータをシリアルデータに変換する回路と、該シ
リアルデータに基づき複数の表示素子を選択して点滅さ
せることにより、被表示対象装置の状態を表示する複数
の表示パネル制御回路から構成される表示パネル駆動装
置に係り、特に前記シリアルデータを次の表示パネル制
御回路に順送りに供給することを可能として、表示パネ
ルの増設を容易とすると共に、前記プロセッサを前記被
表示対象装置を制御するプロセッサと共用し得るように
した表示パネル駆動装置に関する。

【０００２】例えば、大容量記憶装置においては、多数
の磁気テープカートリッジ等の記録媒体を収容する収容
棚を設け、この収容棚に設けられた記録媒体を格納する
複数のセルに、夫々記録媒体を格納しておき、メカニカ
ルハンドを備えたアクセッサが必要な記録媒体を収容棚
のセルから取出し、記録再生部に搬送してセットし、デ
ータの書込み又は読出しを行わせる。

【０００３】そして、このデータの書込み又は読出しが
完了すると、再び記録再生部から記録媒体を取り出し
て、収容棚のセルに搬送して収納すると共に、上位装置
からの指示により、不要となった記録媒体を投入搬出機
構部に搬送してオペレータに取り出させ、オペレータが
投入搬出機構部に入れた記録媒体を、記録再生部に搬送
してセットするか、又はセルに搬送して格納している。

【０００４】そして、前記セルに記録媒体が格納されて
いるか否かを表示パネルに表示してオペレータに認識さ
せている。従って、前記セルを増設した場合表示パネル
も増設しているが、この増設は容易であることと、表示
のために専用のプロセッサを必要としないことが望まれ
ている。

【０００５】

【従来の技術】図６は従来技術の一例を説明するブロッ
ク図である。プロセッサ１は、例えば、前記の大容量記
憶装置におけるセルに記録媒体が格納されているか否か
を表示するような場合、表示パネル６０に制御信号を送
出して、例えば、各セルに対応して夫々設けられたＬＥ
Ｄを選別して駆動電流を供給させ、記録媒体が存在する
セルに対応するＬＥＤを発光させることにより、各セル
毎の記録媒体の有無を表示させている。

【０００６】そして、セルが増設されて表示パネル６１
が増設されると、この表示パネル６１用の制御信号を表
示パネル６１に送出して、増設分のセルに記録媒体が存
在するか否かを表示させている。

【０００７】又、プロセッサ１はファームウェアの制御
によって、パラレルデータをシリアルデータに変換した
後、表示パネル６０及び６１に供給している。即ち、例
えば８ビットのデータをクロックに同期して順次循環さ
せ、クロックが入力する度に１ビットずつ送出する動作
を８回繰り返すことで、パラレルデータをシリアルデー
タに変換している。

【０００８】

【発明が解決しようとする課題】前記の如く従来は、表
示パネルが増設されると、専用の制御信号も増加させる
必要があるため、表示パネル毎に専用の制御信号線が必
要となると共に、プロセッサの負担が増加する。

【０００９】即ち、パラレルデータをシリアルデータに
変換して送出しなければならないため、制御信号が増加
するに伴い、この変換のための時間も長くなり、表示制
御に費やす時間が大きいため、表示専用のプロセッサが
必要となると共に、表示パネルの増設も容易ではないと
いう問題がある。

【００１０】本発明はこのような問題点に鑑み、プロセ
ッサの負担を軽減して、表示制御に費やす時間を少なく
し、被表示対象装置を制御するプロセッサが表示制御を
兼用し得るようにして、表示専用プロセッサを不要と
し、且つ、表示パネルの増設も容易となるようにするこ
とを目的としている。

【００１１】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。被表示対象装置の状態を表示
する表示パネル駆動装置は、所定ビット数で構成される
パラレルデータを、プロセッサ１が送出する書込み信号
に基づき取り込み、クロックに対応して順次１ビットず
つ出力して、前記所定ビット数で構成されるシリアルデ
ータに変換するパラレル／シリアル変換手段２と、入力
側から入る前記所定ビット数のシリアルデータを前記ク
ロックに対応して先頭ビットから順次シフトして記憶す
ると共に、前記所定ビット数を越えるシリアルデータが
入力する場合は、出力側から入力順に順次１ビットずつ
送出する記憶手段５と、この記憶手段５が記憶する前記
所定ビット数のシリアルデータを前記プロセッサ１が送
出するラッチ信号に基づきラッチして、前記所定ビット
数に対応する数の表示素子を前記シリアルデータの各ビ
ットの状態に対応して夫々駆動することにより表示させ
る駆動手段４とから構成される表示制御手段３を単数又
は複数有している。

【００１２】そして、前記表示制御手段３を複数設ける
場合は、前記パラレル／シリアル変換手段２側に接続さ
れた前記表示制御手段３の記憶手段５の出力側に、次に
接続する前記表示制御手段３の記憶手段５の入力側を接
続し、前記プロセッサ１の前記ラッチ信号送出は、前記
表示制御手段３の数に前記所定ビット数のシリアルデー
タを前記記憶手段５に格納するのに必要とする時間を掛
けた時間間隔で行っている。

【００１３】又、前記プロセッサ１には、前記パラレル
データの送出と、書込み信号の送出と、ラッチ信号送出
の各処理を、所定の時間間隔で繰り返し実行させるよう
にしたものである。

【００１４】

【作用】上記の如く構成することにより、従来プロセッ
サ１が実行していた表示データのパラレルデータをシリ
アルデータに変換する処理をパラレル／シリアル変換手
段２が代行するため、プロセッサ１の負担が軽減され
る。

【００１５】又、表示制御手段３を増設する時は、増設
する表示制御手段３の記憶手段５の入力側を既設の表示
制御手段３の記憶手段５の出力側に接続し、プロセッサ
１が表示制御手段３の数に前記所定ビット数のシリアル
データを前記記憶手段５に格納するのに必要とする時間
を掛けた時間間隔でラッチ信号を送出すれば良いため、
表示制御手段３の増設を容易とすることが出来る。

【００１６】

【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図で、図３はＰ／Ｓ変換部の詳細ブロック図で、図４
は表示制御部の詳細ブロック図である。

【００１７】プロセッサ１はデータラッチ信号を表示パ
ネル７と８に送出し、各表示パネル７と８の表示制御部
９〜１２のＬＡＴＣＨ端子を経て、図４に示すＬＴ（ラ
ッチ回路）３６〜４３にラッチ信号をセットする。

【００１８】従って、ＬＴ３６〜４３は夫々対向するＦ
Ｆ（フリップフロップ）２８〜３５の出力をラッチす
る。プロセッサ１は続いてＰ／Ｓ変換部６に対し、１バ
イトのパラレルデータを書込み信号ＷＲと同時に送出す
る。この１バイトのパラレルデータは、図３に示すレジ
スタ１７に供給され、書込み信号ＷＲはレジスタ１７の
Ｃ端子とカウンタ１４に供給される。

【００１９】レジスタ１７に供給された１バイトのパラ
レルデータは、この書込み信号ＷＲによって記憶され、
各ビットは端子〜からマルチプレクサ１８を構成す
るＯＲ回路１９〜２６に夫々送出される。

【００２０】又、カウンタ１４は、書込み信号ＷＲによ
ってリセットされ、計数値 "０００”をデコーダ１６と
ＮＡＮＤ回路１５に送出する。従って、ＮＡＮＤ回路１
５は論理 "１”をＡＮＤ回路１３に送出するため、ＣＬ
Ｋ端子から供給されるクロックがカウンタ１４に入る。

【００２１】又、計数値 "０００”を供給されたデコー
ダ１６は、論理 "０”をマルチプレクサ１８のＯＲ回路
１９に送出し、論理 "１”をマルチプレクサ１８のＯＲ
回路２０〜２６に送出する。

【００２２】従って、マルチプレクサ１８のＡＮＤ回路
２７には、ＯＲ回路２０〜２６から論 "１”が入力し、
ＯＲ回路１９からは、レジスタ１７の端子が論理
"１”ならば、論理 "１”が入力し、レジスタ１７の
端子が論理 "０”ならば、論理 "０”が入力する。

【００２３】従って、マルチプレクサ１８のＤＡＴＡ端
子には、レジスタ１７の端子の論理値が出力されるこ
ととなる。即ち、レジスタ１７の端子の論理値が
"０”であれば、ＤＡＴＡ端子には論理 "０”が送出さ
れ、レジスタ１７の端子の論理値が "１”であれば、
ＤＡＴＡ端子には論理 "１”が送出される。

【００２４】ＣＬＫ端子からＡＮＤ回路１３を経てクロ
ックがカウンタ１４に入ると、カウンタ１４はデコーダ
１６とＮＡＮＤ回路１５に計数値 "００１”を送出す
る。従って、デコーダ１６は論理 "０”をマルチプレク
サ１８のＯＲ回路２０に送出し、ＯＲ回路１９とＯＲ回
路２１〜２６には論理 "１”を送出する。又、ＮＡＮＤ
回路１５は論理 "１”をＡＮＤ回路１３に送出してい
る。

【００２５】従って、前記同様にして、マルチプレクサ
１８はＤＡＴＡ端子にレジスタ１７の端子の論理値を
送出することとなる。即ち、レジスタ１７の端子の論
理値が "０”であれば、ＤＡＴＡ端子に論理 "０”を送
出し、レジスタ１７の端子の論理値が "１”であれ
ば、ＤＡＴＡ端子に論理 "１”を送出する。

【００２６】前記同様にして、クロックがカウンタ１４
に入る度にデコーダ１６の計数値が増加し、マルチプレ
クサ１８のＤＡＴＡ端子には、レジスタ１７の〜の
論理値が順次送出される。

【００２７】従って、マルチプレクサ１８のＤＡＴＡ端
子には、レジスタ１７に書込まれたパラレルデータが、
シリアルデータに変換されて送出される。そして、カウ
ンタ１４から計数値 "１１１”が送出されると、ＮＡＮ
Ｄ回路１５から論理 "０”がＡＮＤ回路１３に供給され
るため、ＣＬＫ端子から入るクロックのカウンタ１４へ
の供給が停止する。

【００２８】従って、プロセッサ１が次の１バイトのパ
ラレルデータをレジスタ１７に書込むまで、前記動作は
停止する。マルチプレクサ１８のＤＡＴＡ端子から送出
される１バイト分のシリアルデータは、１ビットずつ順
次表示パネル７の表示制御部９のＤＡＴＡ端子に送出さ
れる。

【００２９】表示制御部９は図４に示す如き構成であ
り、ＤＡＴＡ端子から入るシリアルデータは、先頭ビッ
トがＦＦ２８に入り、ＣＬＫ端子から入るクロックによ
ってＦＦ２８に記憶され、次のＦＦ２９とＬＴ３６に送
出される。

【００３０】マルチプレクサ１８から次の１ビットがＦ
Ｆ２８に送出され、クロックが入力すると、ＦＦ２８が
記憶した先頭ビットはＦＦ２９に記憶されると共に、次
のビットはＦＦ２８に記憶される。

【００３１】このようにして、ＦＦ２８〜３５は、８ビ
ットのシリアルデータを順次シフトして次のＦＦに転送
することで各ビットが記憶され、１ビット目がＦＦ３５
に、２ビット目はＦＦ３４に、３ビット目がＦＦ３３
に、４ビット目はＦＦ３２に、５ビット目がＦＦ３１
に、６ビット目はＦＦ３０に、７ビット目がＦＦ２９
に、８ビット目はＦＦ２８に記憶される。

【００３２】プロセッサ１は表示パネル７と８が設けら
れ、各表示パネル７と８には夫々表示制御部９〜１２が
設けられているため、８バイトのデータを書込む必要が
あることを認識しており、レジスタ１７に次の１バイト
のパラレルデータを書込む処理を実行する。

【００３３】従って、前記同様にして、マルチプレクサ
１８のＤＡＴＡ端子には、２バイト目のシリアルデータ
が送出され、表示制御部９のＤＡＴＡ端子に入力する。
従って、表示制御部９のＦＦ２８〜ＦＦ３５に記憶され
た８ビットのデータは、ＤＡＴＡ’端子から順次押し出
されて、表示制御部１０のＤＡＴＡ端子に送出され、前
記同様にして表示制御部１０のＦＦ２８〜ＦＦ３５に記
憶されると共に、表示制御部９のＦＦ２８〜ＦＦ３５に
は、２バイト目の８ビットのシリアルデータが記憶され
る。

【００３４】プロセッサ１が３バイト目のパラレルデー
タをレジスタ１７に書込むと、１バイト目のシリアルデ
ータは、表示パネル７の表示制御部１１のＦＦ２８〜Ｆ
Ｆ３５に記憶され、２バイト目のシリアルデータは、表
示パネル７の表示制御部１０のＦＦ２８〜ＦＦ３５に記
憶され、３バイト目のシリアルデータは、表示パネル７
の表示制御部９のＦＦ２８〜ＦＦ３５に記憶される。

【００３５】上記動作の繰り返しにより、プロセッサ１
が８バイト目のパラレルデータをレジスタ１７に書込
み、マルチプレクサ１８がこの８バイト目のシリアルデ
ータを送出し終わると、表示パネル８の表示制御部１２
には、１バイト目のシリアルデータが記憶され、表示パ
ネル８の表示制御部１１には、２バイト目のシリアルデ
ータが記憶され、表示パネル８の表示制御部１０には、
３バイト目のシリアルデータが記憶され、表示パネル８
の表示制御部９には、４バイト目のシリアルデータが記
憶され、表示パネル７の表示制御部１２には、５バイト
目のシリアルデータが記憶され、表示パネル７の表示制
御部１１には、６バイト目のシリアルデータが記憶さ
れ、表示パネル７の表示制御部１０には、７バイト目の
シリアルデータが記憶され、表示パネル７の表示制御部
９には、８バイト目のシリアルデータが記憶される。

【００３６】ここで、プロセッサ１は表示パネル７と８
の各表示制御部９〜１２のＬＴ３６〜４３にセットした
ラッチ信号をリセットする。従って、各ＬＴ３６〜４３
は前記の如く、ラッチ信号がセットされた時、夫々対向
しているＦＦ２８〜３５からラッチしていた各ビットが
示す論理値を、ＬＥＤ駆動回路４４〜５１に夫々送出す
る。

【００３７】この時、プロセッサ１は表示パネル７と８
の各表示制御部９〜１２のＥＮＢ端子を経てイネーブル
信号を送出するため、ＬＥＤ駆動回路４４〜５１はイネ
ーブルとなり、ＬＴ３６〜４３のうち論理 "１”を送出
しているものが存在する場合、ＬＥＤ５２〜５９の中の
対応するＬＥＤを駆動して電源Ｖｃから供給される電流
を流し発光させる。

【００３８】例えば、ＦＦ２８が論理 "１”を記憶して
いると、ＬＥＤ５２を発光させ、ＦＦ２９〜ＦＦ３５が
論理 "０”を記憶していると、ＬＥＤ５３〜５９を発光
させない。

【００３９】図５は図２の動作を説明するフローチャー
トである。プロセッサ１は、例えば１ｍｓ毎に発生する
割込みにより表示制御動作を開始し、ステップ(1) でレ
ジスタに書込むデータが１バイト目か調べ、１バイト目
であれば、ステップ(2) でラッチ信号をセットする。

【００４０】そして、ステップ(3) でレジスタ１７にデ
ータの書込みを行う。即ち、１バイトのパラレルデータ
をレジスタ１７に書込むと処理を終了する。次の割込み
が発生すると、プロセッサ１はステップ(1) で１バイト
目の書込みか調べ、１バイト目の書込みでなければ、ス
テップ(4) で８バイト目の書込みか調べ、８バイト目で
なければ、ステップ(5) でレジスタ１７にデータの書込
みを行って処理を終了する。

【００４１】従って、２バイト目から７バイト目までの
データ書込みが１ｍｓ毎の割込みにより実行される。そ
して、次の割込みが発生すると、プロセッサ１はステッ
プ(1) で１バイト目の書込みか調べ、１バイト目の書込
みでなければ、ステップ(4) で８バイト目の書込みか調
べ、８バイト目の書込みであれば、ステップ(6) でレジ
スタ１７にデータの書込みを行い、ステップ(7) でラッ
チ信号をリセットし、処理を終了する。

【００４２】従って、前記の如く、ラッチ信号のリセッ
トにより、各ＬＴ３６〜４３がラッチしていた論理値に
よって、ＬＥＤ５２〜５９の点滅制御が行われる。即
ち、８ｍｓ毎に表示データの更新が行われるため、前記
の如く、例えば、大容量記憶装置のセルの中の記録媒体
の有無の状態が８ｍｓ毎に切り替わって表示されること
となる。しかし、人間による状態監視においては、その
遅延時間は問題にはならない。

【００４３】又、プロセッサ１にとって１ｍｓ毎の割込
みで、図５に示す処理を実行するのは容易であり、大容
量記憶装置の如き被表示対象装置の制御を充分に実行す
ることが可能である。従って、表示制御専用のプロセッ
サを設ける必要が無く、大容量記憶装置を制御するプロ
セッサに表示制御も実行させることが出来る。

【００４４】又、本実施例では、８バイトのデータを用
いて６４個のＬＥＤを選択し表示する例を説明したが、
表示切替え時間間隔を長くすれば、プロセッサ１が送出
するデータのバイト数も多くすることが出来、更に多く
の数のＬＥＤ選択が可能となり、表示数を多くすること
が出来る。

【００４５】

【発明の効果】以上説明した如く、本発明は被表示対象
装置の状態の変化を認識するために必要な最短時間内で
あれば、プロセッサに対する割込み処理間隔を長くする
ことにより、より多くの数の表示を行わせることが可能
であり、且つ、表示専用のプロセッサを必要とせず、表
示パネルも容易に増設することが出来る。

【００４６】従って、表示装置のコスト低減を図ること
が可能となる。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図

【図３】 Ｐ／Ｓ変換部の詳細ブロック図

【図４】 表示制御部の詳細ブロック図

【図５】 図２の動作を説明するフローチャート

【図６】 従来技術の一例を説明するブロック図

【符号の説明】

１ プロセッサ ２ パラレル／シリアル変換手段 ３ 表示制御手段 ４ 駆動手段 ５ 記憶手段 ６ Ｐ／Ｓ変換部 ７、８、60、61 表示パネル ９〜12 表示制御部 13、27 ＡＮＤ回路 14 カウンタ 15 ＮＡＮＤ回路 16 デコーダ 17 レジスタ 18 マルチプレクサ 19〜26 ＯＲ回路 28〜35 フリップフロップ 36〜43 ラッチ回路 44〜51 LED 駆動回路 52〜59 LED

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定ビット数で構成されるパラレルデー
   タをプロセッサ(1)が送出する書込み信号に基づき取り
   込み、クロックに対応して順次１ビットずつ出力して、
   該所定ビット数で構成されるシリアルデータに変換する
   パラレル／シリアル変換手段(2) と、 入力側から入る前記所定ビット数のシリアルデータを前
   記クロックに対応して先頭ビットから順次シフトして記
   憶すると共に、該所定ビット数を越えるシリアルデータ
   が入力する場合は、出力側から入力順に順次１ビットず
   つ送出する記憶手段(5) と、該記憶手段(5) が記憶する
   前記所定ビット数のシリアルデータを前記プロセッサ
   (1) が送出するラッチ信号に基づきラッチして、該所定
   ビット数に対応する数の表示素子を該シリアルデータの
   各ビットの状態に対応して夫々駆動することにより表示
   させる駆動手段(4) とから構成される表示制御手段(3)
   を単数又は複数有する表示パネル駆動装置において、 該表示制御手段(3) を複数設ける場合は、前記パラレル
   ／シリアル変換手段(2) 側に接続された前記表示制御手
   段(3) の記憶手段(5) の出力側に、次に接続する前記表
   示制御手段(3) の記憶手段(5) の入力側を接続し、前記
   プロセッサ(1)は、該表示制御手段(3) の数に前記所定
   ビット数のシリアルデータを前記記憶手段(5) に格納す
   るのに必要とする時間を掛けた時間間隔で前記ラッチ信
   号を送出することを特徴とする表示パネル駆動装置。
2. 【請求項２】 上記表示パネル駆動装置において、 上記プロセッサ(1) は、上記パラレルデータの送出と、
   書込み信号の送出と、ラッチ信号送出の各処理を、所定
   の時間間隔で繰り返し実行することを特徴とする請求項
   １記載の表示パネル駆動装置。