JPH08221172A - Method and device for key input - Google Patents
Method and device for key inputInfo
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- JPH08221172A JPH08221172A JP7024932A JP2493295A JPH08221172A JP H08221172 A JPH08221172 A JP H08221172A JP 7024932 A JP7024932 A JP 7024932A JP 2493295 A JP2493295 A JP 2493295A JP H08221172 A JPH08221172 A JP H08221172A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のキースイッチを
マトリックス状に配設し、Ｘ軸又はＹ軸の一方をスキャ
ンタイミング信号ラインとして、他方のキー状態検出信
号ラインとするキーマトリックス回路のキースイッチの
オン／オフ状態を検出するキー入力装置及びキー入力方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a key matrix circuit in which a plurality of key switches are arranged in a matrix and one of the X axis and the Y axis is used as a scan timing signal line and the other is used as a key state detection signal line. The present invention relates to a key input device and a key input method for detecting an on / off state of a key switch.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開昭５９−８７５３４号公報 従来、この種のスキャン方法は、前記文献に記載される
ものがありキーボード装置の複数のキーを一定周期で繰
り返しスキャンし、少なくとも２回のスキャンで続けて
オン状態にあったキーのみにつきオン出力するととも
に、少なくとも２回のスキャンで続けてオフ状態にあっ
たキーのみにつきオフ出力をする方法であった。この方
法により、キーの接点が開閉時にバウンドして高速でオ
ン・オフを繰り返すいわゆるチャタリング現象によるオ
ン・オフ誤出力を防止していた。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Reference: Japanese Patent Laid-Open No. 59-87534. Conventionally, this type of scanning method is described in the above-mentioned reference, and a plurality of keys of a keyboard device are repeatedly scanned at a constant cycle, and at least two scans are continuously performed. This is a method in which only the keys that are in the on state are turned on, and the keys that are in the off state are continuously turned off in at least two scans. This method prevents erroneous on / off output due to a so-called chattering phenomenon in which the contact of the key bounces when opening and closing and is repeatedly turned on and off at high speed.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
キー入力方法においては、次のような課題があった。 （１） 従来の方法では、常時繰り返しスキャンをして
いるため消費電流が大きい。 （２） スキャン時に発生する高周波ノイズが他の回路
に悪影響を与え、誤動作の原因となる。 （３） ２回スキャンを行い、両結果を比較しなければ
ならないため回路に新たな記憶及び比較機能を加える必
要があるため、回路規模が大きくなるという課題があっ
た。However, the conventional key input method has the following problems. (1) In the conventional method, the current consumption is large because the scanning is always repeated. (2) High-frequency noise generated during scanning adversely affects other circuits, causing malfunction. (3) Since it is necessary to scan twice and compare both results, it is necessary to add a new storage and comparison function to the circuit, which causes a problem that the circuit scale becomes large.
【０００４】[0004]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のキースイッチをマトリックス
状に配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信
号ラインとし、他方をキー状態検出信号ラインとするキ
ーマトリックス回路と、動作タイミング信号を発生させ
る発振回路と、前記スキャンタイミング信号ラインにス
キャンタイミング信号を出力し、前記キー状態検出信号
ラインより前記キースイッチのオン／オフ状態を検出
し、前記発振回路の制御を行うスキャナー回路とを備え
たキー入力装置のキー入力方法において、スキャナー回
路は、以下の処理を実行する。すなわち、オン状態の前
記キースイッチの入力がなければ、前記発振回路の発振
動作を停止する発振停止処理と、すべての前記スキャン
タイミング信号ラインに常に前記スキャンタイミング信
号を出力して、前記キースイッチのオン状態を検出する
キーオン状態検出処理とを実行する。また、オン状態の
前記キースイッチの入力があれば、前記発振回路の発振
動作をさせる発振動作処理と、前記スキャンタイミング
信号ラインに順に前記スキャンタイミング信号を出力し
て、各キースイッチのオン／オフ状態を検出するスキャ
ン処理とを実行する。In order to solve the above-mentioned problems, a first invention comprises a plurality of key switches arranged in a matrix, one of the X-axis and the Y-axis being a scan timing signal line, and the other of them. , A key matrix circuit that uses as a key state detection signal line, an oscillation circuit that generates an operation timing signal, and a scan timing signal that is output to the scan timing signal line, and the key state detection signal line turns on / off the key switch. In a key input method of a key input device including a scanner circuit that detects a state and controls the oscillation circuit, the scanner circuit performs the following processing. That is, if there is no input of the key switch in the ON state, an oscillation stop process for stopping the oscillation operation of the oscillation circuit, and the scan timing signal is always output to all the scan timing signal lines, Key-on state detection processing for detecting the on-state is executed. Also, if there is an input to the key switch in the ON state, an oscillation operation process for oscillating the oscillation circuit and the scan timing signal are sequentially output to the scan timing signal line to turn on / off each key switch. The scan process for detecting the state is executed.
【０００５】[0005]
【作用】第１の発明によれば、以上のようにキー入力方
法を構成したので、スキャンタイミング信号ラインにス
キャンタイミング信号を出力して、キー状態検出信号ラ
インよりオン状態のキースイッチがあるかどうかを判断
する。オン状態のキースイッチがなければ、発振回路の
発振動作を停止して、すべてのスキャンタイミング信号
ラインに常にスキャンタイミング信号を出力して、キー
スイッチのオン状態を検出する。また、オン状態のキー
スイッチの入力があれば、発振回路の発振動作をさせる
発振動作処理と、スキャンタイミング信号ラインに順に
スキャンタイミング信号を出力して、各キースイッチの
オン／オフ状態を検出する。従って、前記課題を解決で
きるのである。According to the first aspect of the present invention, since the key input method is configured as described above, it is possible to output the scan timing signal to the scan timing signal line so that there is a key switch in the ON state from the key state detection signal line. Determine whether If there is no key switch in the ON state, the oscillation operation of the oscillation circuit is stopped and the scan timing signal is always output to all the scan timing signal lines to detect the ON state of the key switch. Also, if there is an input to the key switch in the ON state, the oscillation operation processing for oscillating the oscillation circuit and the scan timing signal are sequentially output to the scan timing signal line to detect the ON / OFF state of each key switch. . Therefore, the above problem can be solved.
【０００６】[0006]
【実施例】図１は、本発明の実施例のキー入力装置を示
す構成ブロック図である。このキー入力装置は、横（Ｘ
軸）と縦（Ｙ軸）の方向にマトリックス状（例えば、４
×４）にキースイッチＳＷが配設されたキーマトリック
ス回路１００、スキャナ回路２００、発振回路４００、
ＣＰＵインターフェース回路５００、及び中央処理装置
（以下、ＣＰＵと呼ぶ）６００により構成されている。
キーマトリックス回路１００の４本のＸ軸信号ラインを
キー状態検出信号ラインとし、４本のＹ軸信号ラインを
スキャンタイミング信号ラインとする。キーマトリック
ス回路１００は、スキャナー回路２００にキー状態検出
信号ラインＣ０、Ｃ１、Ｃ２、Ｃ３を与える。スキャナ
ー回路２００は、キーマトリックス回路１００にスキャ
ンタイミング信号ラインＲ０、Ｒ１、Ｒ２、Ｒ３を与え
る。スキャナー回路２００は、発振回路４００に発振動
作／停止命令信号ラインＯＳＣ ＥＮを与え、発振回路
４００から発振出力信号ラインφ0 を受ける。スキャナ
ー回路２００は、ＣＰＵ６００に割り込み信号ラインＩ
ＮＴを直接与える。スキャナー回路２００は、ＣＰＵイ
ンターフェース５００にスキャンデータ出力ラインＳＯ
ＵＴを与える。ＣＰＵインターフェース５００は、ＣＰ
Ｕ６００にデータ入出力ラインデータＩ／Ｏを与える。
ＣＰＵインターフェース５００は、スキャナー回路２０
０にＩＮＴ信号リセットラインＩＮＴ ＲＳＴを与え
る。ＣＰＵ６００は、スキャナー回路２００にＣＰＵイ
ンターフェース５００を介して、クロック信号ラインｃ
ｌｏｃｋとロード信号ラインＬＯＡＤとを与える。1 is a block diagram showing the configuration of a key input device according to an embodiment of the present invention. This key input device
Matrix (vertical axis) and vertical (Y axis) directions (eg 4
4) a key matrix circuit 100 in which a key switch SW is arranged, a scanner circuit 200, an oscillation circuit 400,
It is composed of a CPU interface circuit 500 and a central processing unit (hereinafter referred to as CPU) 600.
The four X-axis signal lines of the key matrix circuit 100 are key state detection signal lines, and the four Y-axis signal lines are scan timing signal lines. The key matrix circuit 100 provides the scanner circuit 200 with key state detection signal lines C0, C1, C2 and C3. The scanner circuit 200 supplies the scan timing signal lines R0, R1, R2, and R3 to the key matrix circuit 100. The scanner circuit 200 gives an oscillation operation / stop command signal line OSC EN to the oscillation circuit 400 and receives an oscillation output signal line φ 0 from the oscillation circuit 400. The scanner circuit 200 sends the interrupt signal line I to the CPU 600.
Give NT directly. The scanner circuit 200 connects the scan data output line SO to the CPU interface 500.
Give UT. CPU interface 500 is CP
Data input / output line data I / O is given to U600.
The CPU interface 500 includes the scanner circuit 20.
0 to the INT signal reset line INT RST. The CPU 600 connects the scanner circuit 200 with the clock signal line c via the CPU interface 500.
Lock and load signal line LOAD are provided.
【０００７】図２は、図１中のスキャナー回路２００の
機能ブロック図である。図２に示すように、スキャナー
回路２００は、入力部２１０、キーオン検出回路２２
０、入力ラッチ回路２３０、スキャン・発振動作／停止
回路２４０、１／４分周回路２５０、スキャナ信号発生
１／４分周回路２６０、スキャンタイミング信号発生回
路２７０、出力回路２８０、キーオールオフ検出回路２
９０、ＩＮＴ信号発生回路３００とにより構成されてい
る。キーマトリックス回路１００は、入力部２１０にキ
ー状態検出信号ラインＣ０，Ｃ１，Ｃ２，Ｃ３を与え
る。入力部２１０は、キーオン検出回路２２０及び入力
ラッチ回路２３０にキースイッチがオン状態か否かを示
す信号ラインを与える。キーオン検出回路２２０は、ス
キャン・発振動作／停止回路２４０にスキャン動作要求
信号ラインＳＣＡＮ ＲＥＱを与える。入力ラッチ回路
２３０は、キーがオン状態であるか否かの信号ラインを
出力回路２８０に与える。スキャン・発振動作／停止回
路２４０は、発振回路４００に発振動作／停止命令信号
ラインＯＳＣ ＥＮ、入力ラッチ回路２３０、及びＩＮ
Ｔ信号発生回路３００にリセットタイミング信号、スキ
ャナ信号発生１／４分周回路２６０にスキャン動作開始
信号ラインＳＣＡＮ ＳＴ、スキャンタイミング信号発
生回路２７０にスキャン許可信号ラインＳＣＡＮ ＥＮ
をそれぞれ与える。FIG. 2 is a functional block diagram of the scanner circuit 200 shown in FIG. As shown in FIG. 2, the scanner circuit 200 includes an input unit 210 and a key-on detection circuit 22.
0, input latch circuit 230, scan / oscillation operation / stop circuit 240, 1/4 frequency divider circuit 250, scanner signal generation 1/4 frequency divider circuit 260, scan timing signal generation circuit 270, output circuit 280, key all-off detection Circuit 2
90 and an INT signal generation circuit 300. The key matrix circuit 100 provides the input section 210 with key state detection signal lines C0, C1, C2 and C3. The input unit 210 provides the key-on detection circuit 220 and the input latch circuit 230 with a signal line indicating whether or not the key switch is in the ON state. The key-on detection circuit 220 supplies the scan operation request signal line SCAN REQ to the scan / oscillation operation / stop circuit 240. The input latch circuit 230 provides the output circuit 280 with a signal line indicating whether or not the key is in the ON state. The scan / oscillation operation / stop circuit 240 includes an oscillation operation / stop command signal line OSC EN, an input latch circuit 230, and an IN in the oscillation circuit 400.
The T signal generation circuit 300 has a reset timing signal, the scanner signal generation 1/4 frequency divider circuit 260 has a scan operation start signal line SCAN ST, and the scan timing signal generation circuit 270 has a scan enable signal line SCAN EN.
Give each.
【０００８】発振回路４００は、１／４分周回路２５０
に発振出力信号ラインφ0 を与える。１／４分周回路２
５０は、入力ラッチ回路２３０に１／４分周信号ライン
φ1、スキャン・発振動作／停止回路２４０に１／４分
周信号ラインφ2 、スキャンタイミング信号発生回路２
７０にラッチタイミング信号ラインＬＡＴＣＨを与え
る。スキャナ信号発生１／４分周回路２６０は、スキャ
ン・発振動作／停止回路２４０、及びＩＮＴ信号発生回
路３００にスキャンサイクル終了信号ラインＳＣＡＮ
ＳＹＣを与えて、スキャンサイクル終了検出回路として
も機能する。出力回路２８０は、キーオールオフ検出回
路２９０にスキャンサイクル中のキー状態検出信号、Ｃ
ＰＵインターフェース回路５００にスキャンデータ出力
信号ＳＯＵＴを与える。キーオールオフ検出回路２９０
は、ＩＮＴ信号発生回路３００、及びスキャン・発振動
作／停止回路２４０に全キースイッチＯＦＦ信号ＡＬＬ
ＺＥＲＯを与える。スキャンタイミング信号発生回路
２７０は、キーマトリックス回路１００にスキャンタイ
ミング信号ラインＲ０，Ｒ１，Ｒ２，Ｒ３、出力回路２
８０にラッチ信号Ｌ０，Ｌ１，Ｌ２，Ｌ３を与える。Ｉ
ＮＴ信号発生回路３００は、ＣＰＵ６００にＣＰＵ割り
込み信号ラインＩＮＴ、スキャン・発振動作／停止回路
２４０に通常スキャン確認信号ラインＮＯＭ ＳＣＡＮ
を与える。電源投入時回路リセット信号ラインＰＯＲ
が、スキャン・発振動作／停止回路２４０に与えられ
る。ＣＰＵインターフェース回路５００からＩＮＴ信号
発生回路３００にＩＮＴ信号リセット信号ラインＩＮＴ
ＲＳＴが与えられる。ＣＰＵ６００から出力回路２８
０にＣＰＵインターフェース５００を介して、クロック
信号ラインｃｌｏｃｋとロード信号ラインＬＯＡＤとが
与えられる。The oscillator circuit 400 is a quarter frequency divider circuit 250.
To the oscillation output signal line φ 0 . 1/4 frequency divider circuit 2
50 includes an input latch circuit 230 to the 1/4 frequency signal line phi 1, scan oscillation operation / stop circuit 240 to the 1/4 frequency signal line phi 2, the scan timing signal generating circuit 2
The latch timing signal line LATCH is supplied to 70. The scanner signal generation 1/4 frequency divider circuit 260 supplies the scan / oscillation operation / stop circuit 240 and the INT signal generation circuit 300 with a scan cycle end signal line SCAN.
It also functions as a scan cycle end detection circuit by applying SYC. The output circuit 280 sends the key all-off detection circuit 290 a key state detection signal during the scan cycle, C
The scan data output signal SOUT is supplied to the PU interface circuit 500. Key all-off detection circuit 290
Sends all key switch OFF signals ALL to the INT signal generation circuit 300 and the scan / oscillation operation / stop circuit 240.
Give ZERO. The scan timing signal generation circuit 270 includes the scan timing signal lines R0, R1, R2 and R3 in the key matrix circuit 100 and the output circuit 2.
Latch signals L0, L1, L2 and L3 are supplied to 80. I
The NT signal generation circuit 300 includes a CPU interrupt signal line INT for the CPU 600, and a normal scan confirmation signal line NOM SCAN for the scan / oscillation operation / stop circuit 240.
give. Circuit reset signal line POR at power-on
Are supplied to the scan / oscillation operation / stop circuit 240. From the CPU interface circuit 500 to the INT signal generation circuit 300, the INT signal reset signal line INT
RST is given. Output circuit 28 from CPU 600
The clock signal line clock and the load signal line LOAD are given to the 0 through the CPU interface 500.
【０００９】以下、図２を参照しつつ本発明の実施例の
キー入力方法を説明する。パワーオン処理 電源がオンされると、スキャン・発振動作／停止回路２
４０に電源投入時リセット信号が与えられて、この情報
がスキャンタイミング信号発生回路２７０に与えられ
る。スキャンタイミング信号発生回路２７０により、ス
キャンタイミング信号Ｒ０〜Ｒ３を“Ｌ”にすることに
より、キーオン検出状態にする。キー状態検出処理 キーマトリックス回路１００のいずれかのキースイッチ
が押されると、入力部２１０には、キー状態検出信号ラ
インＣ０〜Ｃ３よりキースイッチがオンされたことが入
力される。キーオン検出回路２２０により、いずれかの
キーがオンされたことを検出して、それをスキャン・発
振動作／停止回路２４０に通知する。発振動作処理 スキャン・発振動作／停止回路２４０により、発振回路
４００に発振動作命令信号ＯＳＣ ＥＮが出力される。
発振回路４００により発振が開始されて、発振出力信号
φ0 をスキャナー回路２００に与える。つまり、キーマ
トリックス回路１００のキースイッチが全てオフ状態に
あるとき、スキャナー回路２００のスキャン及び発振回
路４００の発振は停止しており、いずれかのキースイッ
チがオンされるとスキャナー回路２００がこれを探知し
て、発振回路４００に発振を指示することにより発振が
開始される。The key input method according to the embodiment of the present invention will be described below with reference to FIG. Power-on processing When the power is turned on, the scan / oscillation operation / stop circuit 2
A power-on reset signal is applied to 40, and this information is applied to the scan timing signal generation circuit 270. The scan timing signal generation circuit 270 sets the scan timing signals R0 to R3 to "L" to enter the key-on detection state. When any one of the key switches of the key state detection processing key matrix circuit 100 is pressed, the input of the key switch from the key state detection signal lines C0 to C3 is input to the input unit 210. The key-on detection circuit 220 detects that one of the keys has been turned on and notifies the scan / oscillation operation / stop circuit 240 of it. Oscillation operation processing Scan / oscillation operation / stop circuit 240 outputs oscillation operation command signal OSC EN to oscillation circuit 400.
Oscillation is started by the oscillator circuit 400, and the oscillation output signal φ 0 is given to the scanner circuit 200. That is, when all the key switches of the key matrix circuit 100 are in the off state, the scanning of the scanner circuit 200 and the oscillation of the oscillation circuit 400 are stopped, and when any of the key switches is turned on, the scanner circuit 200 turns this on. The oscillation is started by detecting and instructing the oscillation circuit 400 to oscillate.
【００１０】スキャン開始（スキャン処理） スキャナー回路２００は、発振出力信号φ0 を同期信号
としたスキャン信号を発生することによりスキャンを開
始する。スキャナー回路２００で発生したスキャン信号
は、スキャンタイミング信号ラインＲ０〜Ｒ３の順にキ
ーマトリックス回路１００に与えられる。これにより、
まずＲ０ライン上のキースイッチのオン／オフ状態を、
以下、Ｒ１、Ｒ２、Ｒ３ライン上のキースイッチのオン
／オフ状態を順にキー状態検出信号ラインＣ０〜Ｃ３か
らスキャナー回路２００の入力部２１０に取り込み、所
定のラッチ信号Ｌ０〜Ｌ３により、出力部２８０にキー
スイッチのオン／オフ状態を取り込む。Ｒ０ライン上の
キースイッチのオン／オフ状態取り込み開始から、Ｒ３
ライン上のキースイッチのオン／オフ状態取り込み終了
までが１回のスキャンサイクルである。チャタリング回避処理 スキャナー回路２００のＩＮＴ信号発生回路３００は、
スキャン開始（再開）時、第１回目のスキャンサイクル
終了後は、チャタリング防止のために、割り込み信号Ｉ
ＮＴはＣＰＵ６００に与えない。これにより、ＣＰＵ６
００は、キー状態検出信号ラインＣ０〜Ｃ３から入力さ
れるデータ（以下、スキャンデータと呼ぶ）を無視す
る。このスキャンサイクルをダミースキャンと呼ぶ。 Scan Start (Scan Processing) The scanner circuit 200 starts a scan by generating a scan signal with the oscillation output signal φ 0 as a synchronization signal. The scan signal generated by the scanner circuit 200 is applied to the key matrix circuit 100 in the order of the scan timing signal lines R0 to R3. This allows
First, turn on / off the key switch on the R0 line,
Hereinafter, the on / off states of the key switches on the R1, R2, and R3 lines are sequentially taken into the input section 210 of the scanner circuit 200 from the key state detection signal lines C0 to C3, and the output section 280 is output by a predetermined latch signal L0 to L3. Capture the on / off status of the key switch to. From the start of the on / off state acquisition of the key switch on the R0 line, R3
One scan cycle is until the on / off state acquisition of the key switch on the line is completed. The INT signal generation circuit 300 of the chattering avoidance processing scanner circuit 200 is
At the start (restart) of the scan, after the end of the first scan cycle, an interrupt signal I is provided to prevent chattering.
NT is not given to the CPU 600. As a result, the CPU 6
00 ignores data (hereinafter referred to as scan data) input from the key state detection signal lines C0 to C3. This scan cycle is called a dummy scan.
【００１１】スキャンデータの取り込み処理 スキャナー回路２００のＩＮＴ信号発生回路３００は、
ダミースキャンでなければ、割り込み信号ＩＮＴをＣＰ
Ｕ６００に与える。割り込み信号ＩＮＴが与えられた
後、ＣＰＵ６００がスキャンデータの取り込みを決定す
ると、ＣＰＵ６００は、ＬＯＡＤ信号、続いてｃｌｏｃ
ｋ信号をスキャナー回路２００の出力部２８０に与え
る。これにより、ＣＰＵ６００は、ＳＯＵＴ信号ライン
からＣＰＵインターフェース５００、ＤＡＴＡ Ｉ／Ｏ
を通して、スキャナー回路２００のスキャンデータを取
り込む。スキャンデータの取り込みが終了すると、ＩＮ
Ｔ ＲＳＴラインによりＣＰＵインターフェース５００
からスキャナー回路２００にＩＮＴ信号リセット命令が
与えられる。これにより、ＩＮＴ信号ラインの割り込み
信号はＯＦＦされる。The INT signal generating circuit 300 of the scanner circuit 200 for taking in scan data is
If not dummy scan, interrupt signal INT is CP
Give to U600. After the interrupt signal INT is given, when the CPU 600 decides to capture the scan data, the CPU 600 causes the LOAD signal and then the clock
The k signal is applied to the output section 280 of the scanner circuit 200. As a result, the CPU 600 allows the CPU interface 500 and the DATA I / O to be connected from the SOUT signal line.
Through, the scan data of the scanner circuit 200 is captured. When the scan data is captured, IN
CPU interface 500 by T RST line
The scanner circuit 200 is supplied with an INT signal reset command from the scanner. As a result, the interrupt signal on the INT signal line is turned off.
【００１２】発振停止処理 すべてのキースイッチがＯＦＦ（以下、ＡＬＬ ＺＥＲ
Ｏ状態と呼ぶ）になると、スキャナー回路２００のキー
オールオフ検出回路２９０により、これを探知して、ス
キャンサイクルを停止する。同時に、スキャナー回路２
００のスキャン・発振停止回路２４０は、ＯＳＣ ＥＮ
信号ラインより発振回路４００に停止命令を与える。停
止命令を受け取った発振回路４００は発振を停止する。
その後、スキャンタイミング信号ラインＲ０〜Ｒ３は同
時出力状態、即ち、キーＯＮ検出状態となる。スキャン再開処理 キーオン検出状態でのスキャナー回路２００は、キーマ
トリックス回路１００のいずれかのキースイッチがオン
されるまでの待状態となつている。ここで、いずれかの
キースイッチが押されるとスキャナー回路２００は即座
にそれを探知して、再びスキャンを開始する。以上のよ
うに、本実施例では、全てのキースイッチへの入力が無
い場合、スキャンだけでなく発振も停止させることによ
り、消費電流を抑え、しかもスキャン動作により発生す
る高周波ノイズによる他の回路への悪影響を低減すると
いう利点が得られる。 Oscillation stop processing All key switches are turned off (hereinafter, ALL ZER
In the O state), the key all-off detection circuit 290 of the scanner circuit 200 detects this and stops the scan cycle. At the same time, the scanner circuit 2
00 scan / oscillation stop circuit 240
A stop command is given to the oscillation circuit 400 from the signal line. The oscillator circuit 400 that has received the stop command stops the oscillation.
After that, the scan timing signal lines R0 to R3 are in the simultaneous output state, that is, the key ON detection state. In the scan restart processing key-on detection state, the scanner circuit 200 is in a waiting state until one of the key switches of the key matrix circuit 100 is turned on. Here, when any key switch is pressed, the scanner circuit 200 immediately detects it and starts scanning again. As described above, in the present embodiment, when there is no input to all the key switches, not only the scan but also the oscillation is stopped, so that the current consumption is suppressed, and further, the other circuit due to the high frequency noise generated by the scan operation is transmitted. The advantage is reduced.
【００１３】図３は、図２のスキャナー回路の詳細な回
路図である。入力部２１０は、電源ＶDDとキー状態検出
信号ラインＣ０〜Ｃ３にそれぞれ接続された抵抗２１１
−０〜２１１−３と、キー状態検出信号ラインＣ０〜Ｃ
３とにそれぞれ接続されたインバータ２１２−０〜２１
２−３とにより構成されている。キーオン検出回路２２
０は、インバータ２１２−０〜２１２−３の出力側にそ
れぞれ接続された４入力ＯＲゲート２２１により構成さ
れている。入力ラッチ回路２３０は、インバータ２１２
−０〜２１２−３の出力側にそれぞれＤ端子が接続され
た４ｂｉｔ入力信号記憶ラッチ回路２３１より構成され
ている。入力信号記憶ラッチ回路２３１のＲ端子は、電
源投入時回路リセット信号ＰＯＲが入力される。スキャ
ン・発振動作／停止回路２４０は、インバータ２４１、
２入力ＮＡＮＤゲート２４２、フリップフロップ（以
下、ＦＦと呼ぶ）２４３、２４４、２入力ＮＡＮＤゲー
ト２４５、２入力ＡＮＤゲート２４６、インバータ２４
７とにより構成されている。FIG. 3 is a detailed circuit diagram of the scanner circuit of FIG. The input unit 210 includes a resistor 211 connected to the power supply VDD and the key state detection signal lines C0 to C3, respectively.
-0 to 211-3 and key state detection signal lines C0 to C
And inverters 212-0 to 21 respectively connected to
It is composed of 2-3. Key-on detection circuit 22
0 is composed of a 4-input OR gate 221 connected to the output sides of the inverters 212-0 to 212-3, respectively. The input latch circuit 230 includes an inverter 212
The 4-bit input signal storage latch circuit 231 is connected to the output terminals -0 to 212-3 at the D terminals. The circuit reset signal POR at power-on is input to the R terminal of the input signal storage latch circuit 231. The scan / oscillation operation / stop circuit 240 includes an inverter 241,
Two-input NAND gate 242, flip-flop (hereinafter referred to as FF) 243, 244, two-input NAND gate 245, two-input AND gate 246, inverter 24
7 and.
【００１４】インバータ２４１には、全キースイッチオ
フ信号ＡＬＬ ＺＥＲＯが入力される。ＮＡＮＤゲート
２４２には、インバータ２４１の出力及び通常スキャン
確認信号ＮＯＭ ＳＣＡＮが入力される。ＦＦ２４３の
Ｄ端子にはＮＡＮＤゲート２４２の出力が入力され、Ｓ
端子にはスキャン動作要求信号ＳＣＡＮ ＲＥＱが入力
され、Ｒ端子には電源投入時回路リセット信号ＰＯＲが
入力され、Ｑ端子より発振動作／停止命令信号ＯＳＣ
ＥＮが出力される。ＦＦ２４４のＤ端子にはＦＦ２４３
のＱ端子の出力が入力され、Ｒ端子にはＮＡＮＤゲート
２４５の出力が入力され、Ｑ端子よりスキャン許可信号
ＳＣＡＮＥＮを出力する。ＦＦ２４４のクロック端子に
は、クロック信号φ2 が入力される。ＡＮＤゲート２４
５には、ＦＦ２４３のＱ端子及び電源投入時回路リセッ
ト信号ＰＯＲが入力され、リセットタイミング信号を出
力する。ＡＮＤゲート２４６には、クロック信号φ2 、
及びスキャン許可信号ＳＣＡＮ ＥＮが入力されて、ス
キャン動作開始信号ＳＣＡＮ ＳＴを出力する。インバ
ータ２４７には、ＯＲゲート２２１の出力が入力され、
ＦＦ２４３のＳ端子に出力する。The all-key switch-off signal ALL ZERO is input to the inverter 241. The output of the inverter 241 and the normal scan confirmation signal NOMSCAN are input to the NAND gate 242. The output of the NAND gate 242 is input to the D terminal of the FF 243, and S
The scan operation request signal SCAN REQ is input to the terminal, the power-on circuit reset signal POR is input to the R terminal, and the oscillation operation / stop command signal OSC is input from the Q terminal.
EN is output. FF243 is connected to the D terminal of FF244.
The output of the NAND gate 245 is input to the R terminal, and the scan enable signal SCANEN is output from the Q terminal. The clock signal φ 2 is input to the clock terminal of the FF 244. AND gate 24
The Q terminal of the FF 243 and the power-on circuit reset signal POR are input to 5 and output a reset timing signal. The AND gate 246 has a clock signal φ 2 ,
Also, the scan enable signal SCAN_EN is input and a scan operation start signal SCAN_ST is output. The output of the OR gate 221 is input to the inverter 247,
Output to the S terminal of FF243.
【００１５】１／４分周回路２５０は、ＦＦ２５１、２
５２、及び２入力ＮＡＮＤゲート２５３により構成され
ている。ＦＦ２５１のＤ端子には、ＦＦ２５２のＱＢ端
子の出力が入力され、Ｒ端子にはＯＲゲート２４５の出
力が入力され、Ｑ1 端子からはクロック信号φ1 が出力
される。ＦＦ２５２のＤ端子はＦＦ１のＱ1 端子の出力
が入力され、Ｒ端子はＡＮＤゲート２４５の出力が入力
され、Ｑ2 端子からはクロック信号φ2 が出力される。
ＮＡＮＤゲート２５３には、クロックφ1 及びφ2 が入
力され、ラッチタイミング信号ＬＡＴＣＨを出力する。
スキャナ信号発生１／４分周回路２６０は、ＦＦ２６
１，２６２、及びＮＡＮＤゲート２６３−０〜２６３−
３より構成される。ＦＦ２６１のＤ端子には、ＦＦ２６
２のＱＢ2 端子の出力が入力され、Ｒ端子にはＡＮＤゲ
ート２４５の出力が入力される。ＦＦ２６２のＤ端子に
は、ＦＦ２６１のＱ1 端子の出力が入力され、Ｒ端子に
はＡＮＤゲート２４５の出力が入力され、ＱＢ2 端子よ
りスキャンサイクル終了信号ＳＣＡＮ ＳＹＣが出力さ
れ、この１／４分周回路２５０はスキャンサイクル信号
発生回路としても機能する。The 1/4 frequency divider circuit 250 includes FFs 251 and 2
52 and a 2-input NAND gate 253. The output of the QB terminal of the FF 252 is input to the D terminal of the FF 251, the output of the OR gate 245 is input to the R terminal, and the clock signal φ 1 is output from the Q 1 terminal. The output of the Q 1 terminal of FF 1 is input to the D terminal of the FF 252, the output of the AND gate 245 is input to the R terminal, and the clock signal φ 2 is output from the Q 2 terminal.
The clocks φ 1 and φ 2 are input to the NAND gate 253, and the latch timing signal LATCH is output.
The scanner signal generation 1/4 frequency divider circuit 260 uses the FF 26
1, 262, and NAND gates 263-0 to 263-
It consists of 3. The D terminal of FF261 has FF26
The output of the QB 2 terminal of No. 2 is input, and the output of the AND gate 245 is input to the R terminal. The output of the Q 1 terminal of the FF 261 is input to the D terminal of the FF 262, the output of the AND gate 245 is input to the R terminal, and the scan cycle end signal SCAN SYC is output from the QB 2 terminal. The frequency circuit 250 also functions as a scan cycle signal generation circuit.
【００１６】ＮＡＮＤゲート２６３−０には、ＦＦ２６
１のＱ1 端子の出力、及びＦＦ２６２のＱＢ2 端子の出
力が入力される。ＮＡＮＤゲート２６３−１には、ＦＦ
２６１のＱ1 端子の出力、及びＦＦ２６２のＱ2 端子の
出力が入力される。ＮＡＮＤゲート２６３−２には、Ｆ
Ｆ２６１のＱＢ1 端子の出力、及びＦＦ２６２のＱ2端
子の出力が入力される。ＮＡＮＤゲート２６３−３に
は、ＦＦ２６１のＱＢ1端子の出力、及びＦＦ２６２の
ＱＢ2 端子の出力が入力される。スキャンタイミング信
号発生回路２７０は、ＮＡＮＤゲート２７１−０〜２７
１−３、ＮＯＲゲート２７２−０〜２７２−３、インバ
ータ２７３−０〜２７３−３とにより構成されている。
ＮＡＮＤゲート２７１−０には、スキャン許可信号ＳＣ
ＡＮ ＥＮ、及びＮＡＮＤゲート２６３−０の出力が入
力される。ＮＡＮＤゲート２７１−１には、スキャン許
可信号ＳＣＡＮ ＥＮ、及びＮＡＮＤゲート２６３−１
の出力が入力される。ＮＡＮＤゲート２７１−２には、
スキャン許可信号ＳＣＡＮ ＥＮ、及びＮＡＮＤゲート
２６３−２の出力が入力される。ＮＡＮＤゲート２７１
−３には、スキャン許可信号ＳＣＡＮ ＥＮ、及びＮＡ
ＮＤゲート２６３−３の出力が入力される。The NAND gate 263-0 has an FF 26.
The output of the Q 1 terminal of 1 and the output of the QB 2 terminal of the FF 262 are input. The NAND gate 263-1 has an FF
The output of the Q 1 terminal of 261 and the output of the Q 2 terminal of FF262 are input. The NAND gate 263-2 has an F
The output of the QB 1 terminal of F261 and the output of the Q 2 terminal of FF262 are input. The output of the QB 1 terminal of the FF 261 and the output of the QB 2 terminal of the FF 262 are input to the NAND gate 263-3. The scan timing signal generation circuit 270 includes NAND gates 271-0 to 27-1.
1-3, NOR gates 272-0 to 272-3, and inverters 273-0 to 273-3.
The NAND gate 271-0 has a scan enable signal SC.
The outputs of AN EN and the NAND gate 263-0 are input. The NAND gate 271-1 has a scan enable signal SCAN EN and a NAND gate 263-1.
The output of is input. The NAND gate 271-2 has
The scan enable signal SCAN EN and the output of the NAND gate 263-2 are input. NAND gate 271
-3 includes scan enable signals SCAN EN and NA
The output of the ND gate 263-3 is input.
【００１７】ＮＯＲゲート２７２−０には、ラッチタイ
ミング信号ＬＡＴＣＨ、ＮＡＮＤゲート２６３−０の出
力が入力される。ＮＯＲゲート２７２−１には、ラッチ
タイミング信号ＬＡＴＣＨ、ＮＡＮＤゲート２６３−１
の出力が入力される。ＮＯＲゲート２７２−２には、ラ
ッチタイミング信号ＬＡＴＣＨ、ＮＡＮＤゲート２６３
−２の出力が入力される。ＮＯＲゲート２７２−３に
は、ラッチタイミング信号ＬＡＴＣＨ、ＮＡＮＤゲート
２６３−３の出力が入力される。インバータ２７３−０
〜２７３−３からは、スキャンタイミング信号ラインＲ
０〜Ｒ３を出力する。ＮＯＲゲート２７２−０〜２７２
−３からは、ラッチ信号Ｌ０〜Ｌ３を出力する。出力回
路２８０は、４ビット出力データラッチ回路２８１−０
〜２８１−３、４入力ＮＯＲゲート２８２−０〜２８２
−３、及び１６ビットのシフトレジスタ２８３とにより
構成されている。４ｂｉｔ出力データラッチ回路２８１
−０〜２８１−３の各４個のＤ端子には、４ｂｉｔ入力
信号記憶ラッチ回路２３１の４個のＱ端子の出力が入力
される。ＮＯＲゲート２８２−０〜２８２−３には、そ
れぞれ出力データラッチ回路２８１−０〜２８１−３の
Ｑ端子の出力が入力される。シフトレジスタ２８３に
は、４ビットラッチ回路２８１−０〜２８１−３のＱ端
子の出力が入力さ、ｃｌｏｃｋライン、ＬＯＡＤライン
が入力される。The NOR gate 272-0 receives the latch timing signal LATCH and the output of the NAND gate 263-0. The NOR gate 272-1 has a latch timing signal LATCH and a NAND gate 263-1.
The output of is input. The NOR gate 272-2 has a latch timing signal LATCH and a NAND gate 263.
-2 output is input. The NOR gate 272-3 receives the latch timing signal LATCH and the output of the NAND gate 263-3. Inverter 273-0
From 273-3, scan timing signal line R
Outputs 0 to R3. NOR gates 272-0 to 272
-3 outputs latch signals L0 to L3. The output circuit 280 is a 4-bit output data latch circuit 281-0.
~ 281-3, 4-input NOR gates 282-0 ~ 282
-3 and a 16-bit shift register 283. 4-bit output data latch circuit 281
The outputs of the four Q terminals of the 4-bit input signal storage latch circuit 231 are input to the four D terminals of −0 to 281-3, respectively. The outputs of the Q terminals of the output data latch circuits 281-0 to 281-3 are input to the NOR gates 282-0 to 282-3, respectively. The output of the Q terminal of the 4-bit latch circuits 281-0 to 281-3 is input to the shift register 283, and the clock line and the LOAD line are input.
【００１８】キーオールオフ検出回路２９０は、４入力
ＮＡＮＤゲート２９１により構成されている。ＮＡＮＤ
ゲート２９１には、ＮＯＲゲート２８２−０〜２８２−
３が入力され、全キースイッチオフ信号ＡＬＬ ＺＥＲ
Ｏを出力する。ＩＮＴ信号発生回路３００は、ＡＮＤゲ
ート３０１、ＯＲゲート３０２、ＦＦ３０３、ＡＮＤゲ
ート３０４、ＦＦ３０５、ＡＮＤゲート３０６、ＡＮＤ
ゲート３０７、ＯＲゲート３０８、ＦＦ３０９とにより
構成される。ＡＮＤゲート３０１には、ＦＦ３０３のＱ
Ｂ端子の出力、及びＦＦ３０９のＱＢ端子の出力が入力
される。ＯＲゲート３０２には、ＡＮＤゲート３０４の
出力、及びＡＮＤゲート３０１の出力が入力される。Ｆ
Ｆ３０３のＤ端子には、ＯＲゲート３０２の出力が入力
される。ＡＮＤゲート３０４には、ＦＦ３０３のＱ端子
の出力、全キースイッチＯＦＦ信号ＡＬＬ ＺＥＲＯが
入力される。ＦＦ３０５のＤ端子には、ＡＮＤゲート３
０４の出力が入力される。ＡＮＤゲート３０６には、Ｆ
Ｆ３０３のＱ端子の出力、ＦＦ３０５のＱＢ端子の出
力、及び全キースイッチＯＦＦ信号ＡＬＬ ＺＥＲＯが
入力される。ＦＦ３０３のＱＢ端子より、通常スキャン
確認信号ＮＯＭ ＳＣＡＮを出力する。ＡＮＤゲート３
０７には、ＦＦ３０３のＱA 端子の出力、ＦＦ３０５の
ＱB 端子の出力が入力される。ＯＲゲート３０８には、
ＡＮＤゲート３０６とＡＮＤゲート３０７の出力が入力
される。ＦＦ３０９のＤ端子にはＯＲゲート３０８の出
力が入力される。The key all-off detection circuit 290 is composed of a 4-input NAND gate 291. NAND
The gate 291 includes NOR gates 282-0 to 282-.
3 is input and all key switch off signals ALL ZER
Output O. The INT signal generation circuit 300 includes an AND gate 301, an OR gate 302, an FF 303, an AND gate 304, an FF 305, an AND gate 306, an AND gate.
It is composed of a gate 307, an OR gate 308, and an FF 309. The AND gate 301 has a Q of FF 303.
The output of the B terminal and the output of the QB terminal of the FF 309 are input. The output of the AND gate 304 and the output of the AND gate 301 are input to the OR gate 302. F
The output of the OR gate 302 is input to the D terminal of F303. The output from the Q terminal of the FF 303 and the all-key switch OFF signal ALL ZERO are input to the AND gate 304. AND gate 3 is connected to the D terminal of FF305.
The output of 04 is input. The AND gate 306 has an F
The output of the Q terminal of F303, the output of the QB terminal of FF305, and the all key switch OFF signal ALL ZERO are input. The normal scan confirmation signal NOM SCAN is output from the QB terminal of the FF 303. AND gate 3
The output of the Q A terminal of the FF 303 and the output of the Q B terminal of the FF 305 are input to 07. The OR gate 308 has
The outputs of the AND gate 306 and the AND gate 307 are input. The output of the OR gate 308 is input to the D terminal of the FF 309.
【００１９】図４は、図２の動作を示すタイムチャート
である。以下、本発明の主要な内容の１つであるダミー
スキャンを利用したチャタリングによる誤動作の防止に
ついて、図３及び図４を参照しつつ説明する。電源投入
時に、電源投入時回路リセット信号ＰＯＲにより、入力
信号記憶ラッチ回路２３１、ＦＦ２４３、出力データラ
ッチ回路２８１−０〜２８１−３、ＦＦ３０９がリセッ
トされる。ＡＮＤゲート２４５により、ＦＦ２４４、２
５１、２５２、２６１、２６２、ＦＦ３０２、ＦＦ３０
５がリセットされる。ＦＦ２４４は、リセットによりＳ
ＣＡＮ ＥＮに“Ｌ”レベルを出力する。このため、Ｎ
ＡＮＤゲート２７１−０〜２７１−３は、“Ｈ”レベル
を出力して、インバータ２７３−０〜２７３−３よりス
キャンタイミング信号ラインＲ０〜Ｒ３はすべて“Ｌ”
レベルになる。よって、キー状態検出信号ラインＣ０〜
Ｃ３は、外部に接続されたキーマトリックス回路１００
のラインＣ０〜Ｃ３上のすべてのキースイッチに反応す
る。ただし、どのキースイッチがＯＮされたかを識別す
ることができない。この状態がキーオン検出状態であ
る。また、ＦＦ２４３がリセットされているため、ＯＳ
Ｃ ＥＮは“Ｌ”レベルなので、発振回路４００は停止
している。FIG. 4 is a time chart showing the operation of FIG. Hereinafter, prevention of malfunction due to chattering using dummy scan, which is one of the main contents of the present invention, will be described with reference to FIGS. 3 and 4. When the power is turned on, the input signal storage latch circuit 231, the FF 243, the output data latch circuits 281-0 to 281-3, and the FF 309 are reset by the power-on circuit reset signal POR. The AND gate 245 causes the FFs 244, 2
51, 252, 261, 262, FF302, FF30
5 is reset. FF244 resets to S
Outputs "L" level to CAN EN. Therefore, N
The AND gates 271-0 to 271-3 output "H" level, and the inverters 273-0 to 273-3 output all the scan timing signal lines R0 to R3 to "L".
Become a level. Therefore, the key state detection signal lines C0 to C0
C3 is a key matrix circuit 100 connected to the outside.
Responds to all key switches on lines C0-C3 of. However, it is not possible to identify which key switch is turned on. This state is the key-on detection state. Also, since the FF 243 is reset, the OS
Since C EN is at “L” level, the oscillation circuit 400 is stopped.
【００２０】ここで、いずれかのキースイッチがオンさ
れると、そのキースイッチが存在するラインと接続され
たキー状態検出信号ラインＣ０〜Ｃ３が抵抗２１１−０
〜２１１−３により“Ｌ”レベルとなり、ＯＲゲート２
２１及びインバータ２２２より、ＳＣＡＮ ＲＥＱに
“Ｈ”レベルを出力する。“Ｈ”レベルに変わったＳＣ
ＡＮ ＲＥＱは、スキャン・発振動作／停止回路２４０
のＦＦ２４３をセットする。セットされたＦＦ２４３
は、ＯＳＣ ＥＮラインを“Ｈ”レベルにして、スキャ
ナー回路２００の外部の発振回路４００は、発振を開始
する。発振回路４００から与えられた発振信号φ0 は、
１／４分周回路２５０のＦＦ２５１、２５２にクロック
入力される。発振信号φ0 の周期をＴとした時、１／４
分周回路２５０のＦＦ２５１、２５２により４Ｔの周期
に変換された信号は、クロックφ1 、φ2 として出力さ
れる。φ0 、φ1 、φ2 信号の波形は、図４に示す通り
である。φ2 信号は、スキャン・発振動作／停止回路２
４０中のＦＦ２４４にクロック入力される。ＦＦ２４３
はセットされているため、“Ｈ”レベルを出力してい
る。φ2 信号のクロック入力により、ＦＦ２４４により
ＳＣＡＮ ＥＮ信号を“Ｈ”レベルにする。これによ
り、スキャナー信号発生１／４分周回路２６０で発生す
るスキャナ信号は、ＮＡＮＤゲート２７１−０〜２７１
−３からの出力が可能となる。When any one of the key switches is turned on, the key state detection signal lines C0 to C3 connected to the line in which the key switch exists are connected to the resistor 211-0.
~ 211-3 goes to "L" level and OR gate 2
21 and the inverter 222 output "H" level to SCAN REQ. SC changed to "H" level
AN REQ is a scan / oscillation operation / stop circuit 240
FF 243 of is set. FF243 set
Causes the OSC EN line to go to the “H” level, and the oscillation circuit 400 outside the scanner circuit 200 starts oscillation. The oscillation signal φ 0 given from the oscillation circuit 400 is
The clock is input to the FFs 251 and 252 of the 1/4 frequency divider circuit 250. When the cycle of the oscillation signal φ 0 is T, 1/4
The signals converted into the cycle of 4T by the FFs 251 and 252 of the frequency dividing circuit 250 are output as clocks φ 1 and φ 2 . The waveforms of the φ 0 , φ 1 , and φ 2 signals are as shown in FIG. φ 2 signal is used for scan / oscillation operation / stop circuit 2
The clock is input to the FF 244 in 40. FF243
Has been set, it outputs "H" level. By the clock input of the φ 2 signal, the FF 244 sets the SCAN EN signal to the “H” level. As a result, the scanner signal generated by the scanner signal generation 1/4 frequency dividing circuit 260 is transferred to the NAND gates 271-0 to 271.
Output from -3 is possible.
【００２１】一方、ＳＣＡＮ ＥＮ信号が“Ｈ”レベル
になったことにより、周期４Ｔのφ2 信号がＡＮＤゲー
ト２４６を通過して、ＳＣＡＮ ＳＴ信号としてスキャ
ナ信号発生１／４分周回路２６０のＦＦ２６１、２６２
のクロックに入力される。これにより、４Ｔのパルス幅
を持った“Ｈ”レベルの信号をＮＡＮＤゲート２６３−
０〜２６３−３から順に出力する。出力された“Ｈ”レ
ベルの信号は、ＮＡＮＤゲート２７１−０〜２７１−
３、インバータ２７３−０〜２７３−３を通過して、ス
キャンタイミング出力端子Ｒ０〜Ｒ３からスキャナー回
路２００の外部のキーマトリックス回路１００に“Ｌ”
レベルとして出力される。このスキャンタイミング信号
Ｒ０〜Ｒ３の信号波形は、図４に示すようになる。ま
た、ＦＦ２６２のＱＢ2 端子より１スキャンサイクル時
間である１６Ｔの周期のＳＣＡＮ ＳＹＣ信号を出力す
る。ＳＣＡＮ ＳＹＣ信号は、ＦＦ２４３，３０３、３
０５、３０９にクロック入力される。このクロック信号
に同期して、ＩＮＴ信号発生回路３００は、１スキャン
サイクル終了ごとに、ＩＮＴ信号発生の判断を行う。ス
キャナー回路２００の外部のキーマトリックス回路１０
０中では、まずＲ０信号ラインが“Ｌ”レベルとなる。
ここで、もしＲ０信号ライン上のあるキースイッチがＯ
ＦＦであるとすると、キー状態検出信号ラインＣ０〜Ｃ
３のうち、このオフ状態のキースイッチに対応する端子
は、“Ｈ”レベルである。このキースイッチがオンされ
ると、入力部２１０の抵抗２１１−０〜２１１−３の電
圧降下により、対応する端子は“Ｌ”レベルとなる。こ
うして、Ｒ０ラインからＲ３ラインまで順にキースイッ
チのオン／オフ状態が入力信号記憶ラッチ回路２３１に
取り込まれる。取り込まれたデータは、入力信号記憶ラ
ッチ２３１から出力データラッチ２８１−０〜２８１−
３にＬ０〜Ｌ３信号により、周期的に振り分けられる。On the other hand, since the SCAN EN signal becomes the "H" level, the φ 2 signal having a cycle of 4T passes through the AND gate 246 to generate the SCAN ST signal and the FF 261 of the 1/4 frequency dividing circuit 260 for generating the scanner signal. , 262
Is input to the clock. As a result, an "H" level signal having a pulse width of 4T is sent to the NAND gate 263-.
Output from 0 to 263-3 in order. The output "H" level signals are NAND gates 271-0 to 271-
3. After passing through the inverters 273-0 to 273-3, "L" is input from the scan timing output terminals R0 to R3 to the key matrix circuit 100 outside the scanner circuit 200.
Output as a level. The signal waveforms of the scan timing signals R0 to R3 are as shown in FIG. In addition, the QB 2 terminal of the FF 262 outputs a SCAN SYNC signal having a cycle of 16T, which is one scan cycle time. SCAN SYNC signals are FF243, 303, 3
The clock is input to 05 and 309. In synchronization with this clock signal, the INT signal generation circuit 300 determines the generation of the INT signal each time one scan cycle ends. Key matrix circuit 10 external to scanner circuit 200
During 0, the R0 signal line first becomes "L" level.
Here, if some key switch on the R0 signal line is O
If it is FF, key state detection signal lines C0 to C
Of the three, the terminal corresponding to this key switch in the off state is at the “H” level. When this key switch is turned on, the voltage drop across the resistors 211-0 to 211-3 of the input section 210 causes the corresponding terminal to go to the "L" level. In this way, the ON / OFF state of the key switch is sequentially fetched by the input signal storage latch circuit 231 from the R0 line to the R3 line. The fetched data is output from the input signal storage latch 231 and output data latches 281-0 to 281-.
3 are periodically distributed by the L0 to L3 signals.
【００２２】ここで、入力信号記憶ラッチ回路２３１か
ら出力データラッチ２８１−０〜２８１−３へのデータ
の転送について説明する。入力信号記憶ラッチ回路２３
１は、１／４分周回路２５０からのクロック信号φ1 に
より、周期４Ｔ間隔で新たなデータの記憶・出力を行
い、これを繰り返す。この入力信号記憶ラッチ回路２３
１の出力状態のタイミングは、図４に示す通りである。
一方、１／４分周回路２５０から出力される周期４Ｔの
パルス幅Ｔの“Ｌ”レベル信号、ＬＡＴＣＨは、ＮＯＲ
ゲート２７２−０〜２７２−３に入力される。ＬＡＴＣ
Ｈ信号波形は、図４に示す通りである。この“Ｌ”レベ
ルのＬＡＴＣＨ信号とスキャナー信号発生１／４分周回
路２６０のＮＡＮＤゲート２６３−０〜２６３−３から
出力されるパルス幅４Ｔで“Ｌ”レベルのスキャンタイ
ミング信号は、それぞれを反転した信号の積としてＮＯ
Ｒゲート２７２−０〜２７２−３を通過する。これがＬ
０〜Ｌ３信号となる。Ｌ０〜Ｌ３の信号波形は、図４に
示す通りである。Ｌ０〜Ｌ３信号は、パルス幅Ｔの
“Ｈ”レベル信号として、出力部２８０の出力データラ
ッチ回路２８１−０〜２８１−３のラッチ入力端子Ｌに
入力される。これにより、出力データラッチ２８１−０
〜２８１−３は、入力信号記憶ラッチ回路２３１からの
スキャンデータを取り込む。Data transfer from the input signal storage latch circuit 231 to the output data latches 281-0 to 281-3 will now be described. Input signal storage latch circuit 23
1 stores and outputs new data at intervals of 4T in response to the clock signal φ 1 from the 1/4 frequency divider circuit 250, and repeats this. This input signal storage latch circuit 23
The timing of the output state of 1 is as shown in FIG.
On the other hand, the "L" level signal of the pulse width T of the cycle 4T output from the 1/4 frequency divider circuit 250, LATCH is NOR.
It is input to the gates 272-0 to 272-3. LATC
The H signal waveform is as shown in FIG. The "L" level LATCH signal and the "L" level scan timing signal with a pulse width of 4T output from the NAND gates 263-0 to 263-3 of the scanner signal generation quarter frequency divider 260 are inverted. NO as the product of the signals
It passes through the R gates 272-0 to 272-3. This is L
0 to L3 signal. The signal waveforms of L0 to L3 are as shown in FIG. The L0 to L3 signals are input to the latch input terminals L of the output data latch circuits 281-0 to 281-3 of the output unit 280 as "H" level signals having the pulse width T. This causes the output data latch 281-0
˜281-3 take in the scan data from the input signal storage latch circuit 231.
【００２３】出力データラッチ回路２８１−０〜２８１
−３の出力は、１６ｂｉｔのパラレルＩＮシリアルＯＵ
Ｔシフトレジスタ２８３に出力される。パラレルＩＮシ
リアルＯＵＴシフトレジスタ２８３は、スキャナー回路
２００の外部のＣＰＵ６００からＬＯＡＤ信号を受け、
出力データラッチ回路２８１−０〜２８１−３のスキャ
ンデータを取り込む。続いて、ＣＰＵ６００からｃｌｏ
ｃｋ信号が与えられ、パラレルＩＮシリアルＯＵＴシフ
トレジスタ２８３は、ＳＯＵＴ信号ラインからＣＰＵ６
００へスキャンデータを出力する。この後、スキャナー
回路２００は、スキャンタイミング信号端子からの出
力、キー状態検出信号端子からの入力、パラレルＩＮシ
リアルＯＵＴシフトレジスタ２８３へのデータの入力を
繰り返す。Output data latch circuits 281-0 to 281
-3 output is 16 bit parallel IN serial OU
It is output to the T shift register 283. The parallel IN serial OUT shift register 283 receives the LOAD signal from the CPU 600 outside the scanner circuit 200,
The scan data of the output data latch circuits 281-0 to 281-3 is fetched. Then, from the CPU 600,
The ck signal is given, and the parallel-in serial-out shift register 283 outputs the CPU6 from the SOUT signal line.
The scan data is output to 00. After that, the scanner circuit 200 repeats the output from the scan timing signal terminal, the input from the key state detection signal terminal, and the input of the data to the parallel IN serial OUT shift register 283.
【００２４】次に、スキャナー回路２００外部のキーマ
トリックス回路１００のすべてのキースイッチがオフさ
れたとする。すべてのキースイッチがオフ状態でのスキ
ャンサイクルが終了すると、出力データラッチ回路２８
１−０〜２８１−３の出力は、すべて“Ｌ”レベルとな
る。そのため、ＮＯＲゲート２８２−０〜２８２−３
は、“Ｈ”レベルを出力する。これにより、ＮＡＮＤゲ
ート２９１は、ＡＬＬ ＺＥＲＯ信号を“Ｌ”レベルに
する。ＡＬＬ ＺＥＲＯ信号は、ＩＮＴ信号発生回路３
００に入力される他、インバータ２４１で反転され、
“Ｈ”レベルとしてスキャン・発振動作／停止回路２４
０のＮＡＮＤゲート２４２に入力される。このとき、ス
キャンサイクルがダミースキャンでないことを示すＮＯ
Ｍ ＳＣＡＮ信号をＩＮＴ信号発生回路３００が“Ｈ”
レベルにすると、ＮＡＮＤゲート２４２が“Ｌ”レベル
信号をＦＦ２４３に出力する。ＦＦ２４３は、ＯＳＣ
ＥＮ信号とＦＦ２４４の入力を“Ｌ”レベルにする。こ
れによりスキャナー回路２００の外部の発振回路４００
は、発振を停止する。Next, it is assumed that all the key switches of the key matrix circuit 100 outside the scanner circuit 200 are turned off. When the scan cycle with all the key switches turned off is completed, the output data latch circuit 28
The outputs of 1-0 to 281-3 are all at "L" level. Therefore, NOR gates 282-0 to 282-3
Outputs "H" level. As a result, the NAND gate 291 sets the ALL ZERO signal to the “L” level. The ALL ZERO signal is the INT signal generation circuit 3
In addition to being input to 00, it is inverted by the inverter 241.
Scan / oscillation operation / stop circuit 24 as "H" level
0 to the NAND gate 242. At this time, NO indicating that the scan cycle is not the dummy scan
The INT signal generating circuit 300 outputs the MSCAN signal to "H".
When set to the level, the NAND gate 242 outputs the “L” level signal to the FF 243. FF243 is OSC
The EN signal and the input of the FF 244 are set to "L" level. As a result, the oscillation circuit 400 outside the scanner circuit 200
Stops oscillation.
【００２５】同時に、ＦＦ２４４がＳＣＡＮ ＥＮを
“Ｌ”レベルにするので、ＮＡＮＤゲート２７１−０〜
２７１−３は、“Ｈ”レベルを出力し、スキャンタイミ
ング信号端子Ｒ０〜Ｒ３はすべて“Ｌ”レベルとなる。
つまり、キーオン検出状態に戻るのである。スキャナー
回路２００の動作説明の最後に、ＩＮＴ信号発生回路３
００とダミースキャンについて説明する。電源が投入さ
れると、ＩＮＴ信号発生回路３００のＦＦ３００，３０
５，３０９がリセットされ、ＦＦ３０９の出力ＩＮＴ信
号は“Ｌ”レベルでスタートする。ここで、キーマトリ
ックス回路１００のいずれかのキースイッチが押された
とすると、１度目のスキャンサイクル終了後、スキャン
サイクル終了を示すＳＣＡＮ ＳＹＣ信号がスキャナー
信号発生１／４分周回路２６０により発生する。１度目
のＳＣＡＮ ＳＹＣ信号をクロックとして、ＦＦ３０３
は“Ｈ”レベル、ＦＦ３０５は“Ｌ”レベル、ＦＦ３０
９は“Ｌ”レベルを出力する。つまり、ＩＮＴ信号は発
生しない。この結果は、キーオールオフ検出回路２９０
の出力ＡＬＬＺＥＲＯ信号のレベルに依存しない。一
方、発振動作については、ＮＯＭ ＳＣＡＮ信号のリセ
ット時のレベルが“Ｌ”レベルのため、スキャン・発振
動作／停止回路２４０のＦＦ２４３は、１度目のＳＣＡ
Ｎ ＳＹＣ信号が入力されてもＯＳＣ ＥＮ信号の
“Ｈ”レベルを維持し、発振は持続する。At the same time, since the FF 244 sets the SCAN EN to the "L" level, the NAND gate 271-0.
271-3 outputs "H" level, and the scan timing signal terminals R0 to R3 all become "L" level.
That is, it returns to the key-on detection state. At the end of the operation description of the scanner circuit 200, the INT signal generation circuit 3
00 and dummy scan will be described. When the power is turned on, the FFs 300, 30 of the INT signal generation circuit 300 are
5, 309 are reset, and the output INT signal of the FF 309 starts at "L" level. If any key switch of the key matrix circuit 100 is pressed, the SCAN SYNC signal indicating the end of the scan cycle is generated by the scanner signal generation 1/4 frequency divider circuit 260 after the end of the first scan cycle. FF303 using the first SCAN SYNC signal as a clock
Is "H" level, FF305 is "L" level, FF30
9 outputs "L" level. That is, the INT signal is not generated. As a result, the key all-off detection circuit 290
Output ALLZERO does not depend on the level of the signal. On the other hand, regarding the oscillation operation, since the level of the NOM SCAN signal at the time of reset is “L” level, the FF 243 of the scan / oscillation operation / stop circuit 240 causes the first SCA.
Even if the N SYC signal is input, the “H” level of the OSC EN signal is maintained and oscillation continues.
【００２６】次に、２度目のＳＣＡＮ ＳＹＣ信号が入
力された時、キースイッチがまだオン状態にあるとする
と、ＡＬＬ ＺＥＲＯ信号は“Ｈ”レベルにある。ゆえ
に、ＦＦ３０３は“Ｈ”レベル、ＦＦ３０５は“Ｈ”レ
ベル、ＦＦ３０９は“Ｈ”レベルを出力する。つまり２
度目のスキャンサイクル終了時には、ＩＮＴ信号が出力
される。発振動作については、ＮＯＭ ＳＣＡＮ信号の
１度目のスキャンサイクル終了時のレベルが“Ｈ”レベ
ルのため、前述した理由で発振は持続する。以下、キー
スイッチがオン状態にあれば、２度目のスキャンサイク
ル終了時と同様に、スキャンサイクルが終了する度に、
ＩＮＴ信号が出力され、発振は持続する。Next, if the key switch is still on when the second SCAN SYNC signal is input, the ALL ZERO signal is at "H" level. Therefore, the FF 303 outputs the “H” level, the FF 305 outputs the “H” level, and the FF 309 outputs the “H” level. That is 2
At the end of the second scan cycle, the INT signal is output. Regarding the oscillating operation, since the level of the NOM SCAN signal at the end of the first scan cycle is the “H” level, the oscillation continues for the reason described above. Hereinafter, if the key switch is in the ON state, each time the scan cycle ends, as in the case of the end of the second scan cycle,
The INT signal is output and oscillation continues.
【００２７】次に、キーオールオフ検出回路２９０によ
り、すべてのキースイッチがオフ状態にあることが検出
されたとき、ＡＬＬ ＺＥＲＯ信号は“Ｌ”レベルとな
る。ゆえにＳＣＡＮ ＳＹＣ信号が入力されたとき、Ｆ
Ｆ３０３は“Ｌ”レベル、ＦＦ３０５は“Ｌ”レベル、
ＦＦ３０９は“Ｈ”レベルを出力する。したがって、こ
のときもＩＮＴ信号は出力される。発振動作について
は、ＮＯＭ ＳＣＡＮ信号が“Ｈ”レベルであり、ＡＬ
ＬＺＥＲＯ信号が“Ｈ”レベルであるため、ＦＦ２４３
はＳＣＡＮ ＳＹＣ信号の入力により、ＯＳＣ ＥＮ信
号を“Ｌ”レベルにし、発振は停止する。スキャナー回
路２００の外部のＣＰＵ６００によるスキャンデータの
取り込みは、ＩＮＴ信号ラインからＣＰＵ６００に割り
込み信号を出力することで可能となる。ＣＰＵ６００は
ＩＮＴ信号が“Ｈ”レベルの時、パラレルＩＮシリアル
ＯＵＴシフトレジスタ２８３からスキャンデータを取り
込むことができる。ＣＰＵ６００による取り込み完了
後、ＩＮＴ ＲＳＴが“Ｈ”レベルとなり、ＦＦ３０９
がリセットされ、ＩＮＴ信号を“Ｌ”レベルにする。Ｉ
ＮＴ信号発生回路３００は、前述のように、ＡＬＬ Ｚ
ＥＲＯが“Ｈ”レベルから“Ｌ”レベルに変化した後、
２度目のクロックが入力されるまで、ＩＮＴ信号を
“Ｌ”レベルに維持する。つまり、すべてのキースイッ
チがＯＦＦ状態からいずれかのキースイッチがＯＮにな
るとスキャンが開始するが、この１度目のスキャンサイ
クル終了時のＩＮＴ信号は発生しないのである。このた
めＣＰＵ６００は、１度目のスキャンによるスキャンデ
ータを取り込むことはない。この１度目のスキャンサイ
クルがダミースキャンである。Next, when the key all-off detection circuit 290 detects that all the key switches are in the off state, the ALL ZERO signal becomes "L" level. Therefore, when the SCAN SYNC signal is input, F
F303 is "L" level, FF305 is "L" level,
The FF 309 outputs "H" level. Therefore, also at this time, the INT signal is output. Regarding the oscillation operation, when the NOM SCAN signal is at "H" level, the AL
Since the LZERO signal is at "H" level, FF243
When the SCAN SYNC signal is input, the OSC EN signal is set to the “L” level, and the oscillation is stopped. The CPU 600 outside the scanner circuit 200 can take in scan data by outputting an interrupt signal to the CPU 600 from the INT signal line. The CPU 600 can take in scan data from the parallel IN serial OUT shift register 283 when the INT signal is at “H” level. After the CPU 600 completes loading, INT RST becomes “H” level, and FF309
Are reset, and the INT signal is set to "L" level. I
The NT signal generation circuit 300, as described above, uses the ALL Z
After ERO changes from "H" level to "L" level,
The INT signal is maintained at the “L” level until the second clock is input. In other words, when all the key switches are turned off and one of the key switches is turned on, scanning starts, but the INT signal at the end of the first scan cycle is not generated. Therefore, the CPU 600 does not take in the scan data of the first scan. This first scan cycle is a dummy scan.
【００２８】次に、本発明の実施例によるダミースキャ
ンのチャタリングに対する利点を詳しく説明する。図５
〜図８は、図２のスキャナー回路を内蔵する図１のキー
入力装置の動作により発生する信号のタイムチャートで
ある。以下の例では、スキャンタイミング信号ラインＲ
１とキー状態検出信号ラインＣ１との交点にあるキース
イッチＳＷ１のみがＯＮ／ＯＦＦ動作を行い、他のキー
スイッチは常にオフ（“Ｈ”レベル）にあるとする。そ
のため、Ｒ１信号が“Ｌ”レベルにあるときまたはキー
オン検出状態時のみＳＷ１の状態がＣ１信号に現れる。
図５は、チャタリングがスキャンサイクルよりも短い場
合を示す図である。ＳＷ１は、キースイッチＳＷ１のオ
ン／オフ状態を示す。ＳＣＡＮ ＲＥＱはキーＯＮ検出
回路２２０の出力の信号レベルを示す。Ｃ０〜Ｃ３はキ
ー状態検出信号端子Ｃ０〜Ｃ３の信号レベルを示す。Ｒ
０〜Ｒ３はスキャンタイミング信号端子Ｒ０〜Ｒ３の信
号レベルを示す。ＩＮＴは割り込み信号ＩＮＴの信号レ
ベルを示す。ＣＰＵ ＤＡＴＡ（ＳＷ１）は、ＣＰＵ６
００が読み取るキースイッチＳＷ１のオン／オフ状態を
示す。Next, the advantages of the dummy scan according to the embodiment of the present invention with respect to chattering will be described in detail. Figure 5
8 is a time chart of signals generated by the operation of the key input device of FIG. 1 incorporating the scanner circuit of FIG. In the following example, the scan timing signal line R
It is assumed that only the key switch SW1 at the intersection of 1 and the key state detection signal line C1 performs the ON / OFF operation, and the other key switches are always off (“H” level). Therefore, the SW1 state appears in the C1 signal only when the R1 signal is at the "L" level or in the key-on detection state.
FIG. 5 is a diagram showing a case where chattering is shorter than the scan cycle. SW1 indicates the on / off state of the key switch SW1. SCAN REQ indicates the signal level of the output of the key ON detection circuit 220. C0 to C3 indicate the signal levels of the key state detection signal terminals C0 to C3. R
0 to R3 indicate the signal levels of the scan timing signal terminals R0 to R3. INT indicates the signal level of the interrupt signal INT. CPU DATA (SW1) is CPU6
00 indicates the on / off state of the key switch SW1 to be read.
【００２９】初め、すべてのキースイッチはオフ状態に
ある。そのため、Ｃ０〜Ｃ３は“Ｈ”レベルであり、Ｓ
ＣＡＮ ＲＥＱは“Ｌ”レベルにある。Ｒ０〜Ｒ３はす
べて“Ｌ”レベルのキーＯＮ検出状態である。スキャン
が停止しているので、ＩＮＴは“Ｌ”レベルである。Ｃ
ＰＵ ＤＡＴＡ（ＳＷ１）は、ＳＷ１のオフ状態を示し
ている。ＳＷ１がＯＮされると回路外部から、混入する
ニュアンスがある。チャタリング（ＳＷ自体の接触不良
により発生するもの）が発生する。チャタリングによる
最初のＯＮ動作により、ＳＣＡＮ ＲＥＱが“Ｈ”レベ
ルとなりスキャンが開始する（ａ時点）。ただし、始め
のスキャンサイクルＴ１はダミースキャンであり、Ｔ１
終了後もＩＮＴは“Ｌ”レベルのままである。第２回目
のスキャンサイクルＴ２では、すでにチャタリングが終
了し、ＳＷ１はオン状態で安定している。ｂ時点でスキ
ャンされたＣ１の“Ｌ”レベルはＴ２終了後、ＩＮＴが
“Ｈ”レベルになることでＣＰＵ６００に取り込まれ
る。これがＣＰＵ ＤＡＴＡ（ＳＷ１）の立上がり（ｃ
時点）となる。ＣＰＵ６００の取り込みが終了すると、
ＩＮＴは“Ｌ”レベルに戻される。その後も、スキャン
サイクルは繰り返されるがＳＷ１がＯＮ状態で安定して
いるため、ＣＰＵ ＤＡＴＡ（ＳＷ１）はＯＮ状態を維
持する。Initially, all key switches are in the off state. Therefore, C0 to C3 are at "H" level, and S
CAN REQ is at "L" level. R0 to R3 are all in the "L" level key ON detection state. Since the scanning is stopped, INT is at "L" level. C
PU DATA (SW1) indicates the OFF state of SW1. When SW1 is turned on, there is a nuance of mixing from the outside of the circuit. Chattering (generated by poor contact of SW itself) occurs. By the first ON operation due to chattering, SCAN REQ becomes "H" level and scanning starts (time a). However, the first scan cycle T1 is a dummy scan and T1
After the end, INT remains at "L" level. In the second scan cycle T2, chattering has already ended, and SW1 is in the on state and stable. The "L" level of C1 scanned at time b is taken into CPU 600 when INT becomes "H" level after the end of T2. This is the rise of CPU DATA (SW1) (c
Time point). When the CPU 600 is loaded,
INT is returned to "L" level. After that, the scan cycle is repeated, but since SW1 is stable in the ON state, CPU DATA (SW1) maintains the ON state.
【００３０】このようにダミースキャンによりＳＷ１の
立上がり時のチャタリングによる影響がＣＰＵ６００に
及ばない。同様に、図５を用いて、チャタリングがスキ
ャンサイクルより短い条件で、ＳＷ１がオン状態からオ
フされた場合について説明する。ＳＷ１がオフされると
チャタリングが発生する。スキャンサイクルＴ４のｄ時
点で初めてＣ１が“Ｈ”レベルに変化したことが検出さ
れる。これによりＴ４終了後、ＡＬＬ ＺＥＲＯと判断
され、スキャンは停止して、キーオン検出状態へ戻る。
ｄ時点でスキャンされたＣ１の“Ｈ”レベルは、Ｔ４終
了後、ＩＮＴが“Ｈ”レベルになることによりＣＰＵ６
００へ取り込まれる。これがＣＰＵ ＤＡＴＡ（ＳＷ
１）の立ち下がり（ｅ時点）となる。このように、ＳＷ
１のオフ後、初めてＣＰＵ６００に取り込まれるオフ状
態以降、ＣＰＵ ＤＡＴＡ（ＳＷ１）はオフ状態を維持
する。こうして、ＣＰＵ ＤＡＴＡ（ＳＷ１）は、チャ
タリングの影響のない波形となる。以上のように、チャ
タリングがスキャンサイクルよりも短い場合、ダミース
キャンとＡＬＬ ＺＥＲＯ時のスキャン停止を利用して
チャタリングによるＣＰＵ６００の誤動作を防止でき
る。As described above, the dummy scan does not affect the CPU 600 due to chattering at the rising edge of SW1. Similarly, a case where the SW1 is turned off from the on state under the condition that chattering is shorter than the scan cycle will be described with reference to FIG. When SW1 is turned off, chattering occurs. It is detected that C1 has changed to the “H” level for the first time at the time point d of the scan cycle T4. As a result, after the end of T4, it is determined to be ALL ZERO, the scan is stopped, and the state returns to the key-on detection state.
The “H” level of C1 scanned at the time point d is set to “H” level by INT after the end of T4, and thus the CPU 6
It is taken in to 00. This is CPU DATA (SW
It is the fall of 1) (time e). In this way, SW
After turning off 1, the CPU DATA (SW1) maintains the off state after the off state, which is taken into the CPU 600 for the first time. Thus, the CPU DATA (SW1) has a waveform that is not affected by chattering. As described above, when the chattering is shorter than the scan cycle, the dummy scan and the scan stop at the ALL ZERO can be used to prevent the malfunction of the CPU 600 due to the chattering.
【００３１】次に、図６を用いてチャタリングがスキャ
ンサイクルよりも長い場合について説明する。初め、す
べてのキースイッチはオフ状態にあり、スキャナー回路
２００は、キーオン検出状態である。ＳＷ１がオンされ
ると、チャタリングが発生する。ダミースキャンＴ５が
終了するまでは、図５の場合の説明と同様である。図６
の例では、ダミースキャンＴ５が終了してもまだチャタ
リングが残っている。通常のスキャンＴ６のｆ時点でＣ
１の“Ｈ”レベルがスキャンされると、ＡＬＬ ＺＥＲ
Ｏと判断され、スキャンは停止して、キーオン検出状態
へ戻る（ｇ時点）。ｆ時点でスキャンされたＣ１の
“Ｈ”レベルは、Ｔ６終了後、ＩＮＴが“Ｈ”レベルと
なり、ＣＰＵ６００へ取り込まれる。そのため、ＣＰＵ
ＤＡＴＡ（ＳＷ１）はオフ状態を維持する。ｇ時点で
スキャナー回路２００は、キーＯＮ検出状態になるがＳ
Ｗ１はすでに安定しているので、ＳＣＡＮ ＲＥＱは瞬
時に“Ｈ”レベルになりスキャンが再開する（ｈ時
点）。再開時のスキャンサイクルは、ダミースキャンで
あり、ＩＮＴは“Ｌ”レベルのままである。Next, a case where chattering is longer than the scan cycle will be described with reference to FIG. Initially, all the key switches are in the off state, and the scanner circuit 200 is in the key-on detection state. When SW1 is turned on, chattering occurs. Until the dummy scan T5 ends, the description is the same as in the case of FIG. Figure 6
In the example, chattering still remains even after the dummy scan T5 ends. C at time f of normal scan T6
When the “H” level of 1 is scanned, ALL ZER
It is determined to be O, the scanning is stopped, and the state returns to the key-on detection state (time point g). The “H” level of C1 scanned at the time point “f” is taken into the CPU 600 by INT becoming “H” level after the end of T6. Therefore, the CPU
DATA (SW1) maintains the off state. At time g, the scanner circuit 200 enters the key ON detection state, but S
Since W1 is already stable, SCAN REQ instantly goes to the “H” level and the scanning is restarted (time h). The scan cycle at the time of restart is a dummy scan, and INT remains at "L" level.
【００３２】次のスキャンサイクルのｉ時点でＣ１の
“Ｌ”レベルがスキャンされ、スキャンサイクル終了
後、ＩＮＴが“Ｈ”レベルとなりＣ１のスキャンデータ
がＣＰＵ６００に取り込まれる。これが、ＣＰＵ ＤＡ
ＴＡ（ＳＷ１）の立上がり（ｊ時点）となる。その後
も、スキャンサイクルは繰り返されるが、ＳＷ１がオン
状態で安定しているため、ＣＰＵ ＤＡＴＡ（ＳＷ１）
はオン状態を維持する。このように、ダミーキャンによ
りＳＷ１の立上がり時のチャタリングの影響がＣＰＵ６
００に及ばないのである。同様に、図６を用いてチャタ
リングがスキャンサイクルよりも長い条件でＳＷ１がオ
フされた場合について説明する。ＳＷ１がオフされてか
らＣＰＵ ＤＡＴＡ（ＳＷ１）がｋ時点で立ち下がり、
スキャンが停止、キーオン検出状態になる（ｌ時点）ま
では図５での説明と同じである。At the time i of the next scan cycle, the "L" level of C1 is scanned, and after the end of the scan cycle, INT becomes "H" level and the scan data of C1 is taken into the CPU 600. This is CPU DA
TA (SW1) rises (at time j). After that, the scan cycle is repeated, but since SW1 is on and stable, CPU DATA (SW1)
Keeps on. In this way, the influence of chattering when the SW1 rises due to the dummy can is reduced by the CPU 6
It is less than 00. Similarly, a case where SW1 is turned off under the condition that chattering is longer than the scan cycle will be described with reference to FIG. After SW1 is turned off, CPU DATA (SW1) falls at time k,
It is the same as the description in FIG. 5 until the scanning is stopped and the key-on detection state is reached (time point l).
【００３３】しかし、図６の例では、まだチャタリング
が持続しているため、キーオン検出状態に変わった直
後、最初のチャタリングによるオン動作によりＳＣＡＮ
ＲＥＱが“Ｈ”レベルとなり、スキャンが再開する
（ｍ時点）。再開時のスキャンサイクルＴ８はダミース
キャンであり、Ｔ８が終了してもＩＮＴは“Ｌ”レベル
のままである。そのため、ＣＰＵ ＤＡＴＡ（ＳＷ１）
は、ＯＦＦ状態を維持する。次のスキャンサイクルＴ９
のｎ時点では、ＳＷ１がすでにオフ状態で安定してお
り、Ｃ１の“Ｈ”レベルがスキャンされる。Ｔ９終了
後、ＡＬＬ ＺＥＲＯが判断され、スキャンは停止し、
キーオン検出状態となる。また、ＩＮＴが“Ｈ”レベル
になることにより、ＣＰＵ６００がＣ１のスキャンデー
タを取り込む。しかし、このスキャンデータは、ＳＷ１
のＯＦＦ状態を示すものであり、ＣＰＵＤＡＴＡ（ＳＷ
１）はＯＦＦ状態を維持する。こうして、ＣＰＵ ＤＡ
ＴＡ（ＳＷ１）は、チャタリングの影響のない波形とな
る。以上のように、チャタリングがスキャンサイクルよ
りも長い場合においても、ダミースキャンとＡＬＬ Ｚ
ＥＲＯ時のスキャン停止を利用しチャタリングによるＣ
ＰＵ６００の誤動作を防止できる。図７は、ＳＷ１に図
６と同じチャタリングが発生した場合における、ダミー
キャンを利用しない回路のタイムチャートである。図７
に示すように、ＣＰＵ ＤＡＴＡ（ＳＷ１）の立上が
り、立ち下がりともにチャタリングによる影響が表れて
いる。However, in the example of FIG. 6, since chattering still continues, immediately after the state is changed to the key-on detection state, the SCAN is performed by the first turn-on operation due to chattering.
REQ becomes "H" level, and scanning is restarted (time point m). The scan cycle T8 at the time of restart is a dummy scan, and INT remains at "L" level even after T8 ends. Therefore, CPU DATA (SW1)
Keeps the OFF state. Next scan cycle T9
At time n, SW1 is already in the OFF state and stable, and the “H” level of C1 is scanned. After T9, ALL ZERO is judged, scanning stops,
The key-on is detected. Further, when INT becomes "H" level, the CPU 600 takes in the scan data of C1. However, this scan data
Is an OFF state of CPUDATA (SW
In 1), the OFF state is maintained. Thus, CPU DA
TA (SW1) has a waveform that is not affected by chattering. As described above, even if chattering is longer than the scan cycle, dummy scan and ALL Z
C by chattering using scan stop at ERO
The malfunction of PU600 can be prevented. FIG. 7 is a time chart of a circuit that does not use dummy cans when the same chattering as in FIG. 6 occurs in SW1. Figure 7
As shown in, the influence of chattering appears on both the rising and falling edges of CPU DATA (SW1).
【００３４】次に、キースイッチがオフ時にノイズが混
入した場合のダミーキャンの効果について図８を用いて
説明する。ここで、すべてのキースイッチはオフ状態に
あり、スキャナー回路２００はキーオン検出状態にあ
る。ＳＷ１にノイズが混入したとすると、ＳＣＡＮ Ｒ
ＥＱが“Ｈ”レベルとなり、スキャンが開始する。スキ
ャンサイクルＴ１０は、ダミースキャンであり、ＣＰＵ
６００はスキャンデータを取り込むことはない。さらに
通常のスキャンサイクルＴ１１が開始したときには、す
でにＳＷ１は定常なオフ状態に戻っている。そのため、
Ｃ１からスキャンされるデータは、“Ｈ”レベルであ
り、Ｔ１１終了後、ＩＮＴが“Ｈ”レベルになること
で、ＣＰＵ６００に取り込まれるスキャンデータはＳＷ
１のオフ状態である。このように、ノイズが混入しても
ＣＰＵ ＤＡＴＡ（ＳＷ１）は、オフ状態を維持し続け
る。以上のように、キースイッチへの入力がない場合、
スキャンだけでなく発振回路４００も停止させ、消費電
流及びスキャンによる高周波ノイズを抑えるとともに、
スキャン停止とダミースキャンを利用してチャタリング
によるＣＰＵ６００の誤動作を防ぐことが可能となる。Next, the effect of the dummy can when the noise is mixed when the key switch is off will be described with reference to FIG. Here, all the key switches are in the off state, and the scanner circuit 200 is in the key on detection state. If noise is mixed in SW1, SCAN R
The EQ becomes "H" level, and scanning starts. The scan cycle T10 is a dummy scan, and the CPU
The 600 does not capture scan data. Further, when the normal scan cycle T11 is started, SW1 has already returned to the steady off state. for that reason,
The data scanned from C1 is at “H” level, and after T11 ends, INT becomes “H” level, so that the scan data captured by the CPU 600 is SW.
1 is in the off state. In this way, the CPU DATA (SW1) continues to maintain the off state even if noise is mixed. As mentioned above, when there is no input to the key switch,
Not only the scan, but also the oscillation circuit 400 is stopped to suppress current consumption and high frequency noise due to the scan.
It is possible to prevent malfunction of the CPU 600 due to chattering by using scan stop and dummy scan.
【００３５】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 実施例では、４×４＝１６のキースイッチを持
つキーマトリックス回路を使ったが、さらに多くのキー
スイッチを持った回路にも適用可能である。 （２） 実施例では、スキャン開始後、最初のスキャン
サイクルのみをダミースキャンとしたが、キースイッチ
の性能（チャタリングの長さ）によってダミースキャン
時間を増やすことも可能である。 （３） 本実施例は、セグメント数の多いキーボードを
有する製品、特に低消費電流、低発熱、小型化の期待さ
れる車載用電子製品、ＡＶ製品、携帯用通信機器などへ
の幅広い応用が考えられる。The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (1) In the embodiment, a key matrix circuit having 4 × 4 = 16 key switches is used, but it is also applicable to a circuit having more key switches. (2) In the embodiment, the dummy scan is performed only in the first scan cycle after the start of the scan, but the dummy scan time can be increased depending on the performance of the key switch (chattering length). (3) The present embodiment is considered to have a wide range of applications to products having a keyboard with a large number of segments, particularly in-vehicle electronic products, AV products, portable communication devices, etc., which are expected to have low current consumption, low heat generation and miniaturization. To be
【００３６】[0036]
【発明の効果】以上詳細に説明したように、第１，３，
４の発明によれば、キースイッチがすべてオフされた時
には、発振回路の発振動作を停止するので消費電流が低
減することができる。第２、３、５の発明によれば、ス
キャン開始後、特定のスキャンサイクル以内では、割り
込み信号をＣＰＵに出力しないので、チャタリングによ
る誤動作を回避することができる。As described in detail above, the first, third,
According to the invention of 4, the oscillating operation of the oscillating circuit is stopped when all the key switches are turned off, so that the current consumption can be reduced. According to the second, third and fifth inventions, since the interrupt signal is not output to the CPU within a specific scan cycle after the start of scanning, malfunction due to chattering can be avoided.
【図１】本発明の実施例のキー入力装置を示す構成図で
ある。FIG. 1 is a configuration diagram showing a key input device according to an embodiment of the present invention.
【図２】図１のスキャナー回路の機能ブロック図であ
る。FIG. 2 is a functional block diagram of the scanner circuit of FIG.
【図３】図２のスキャナー回路の詳細図である。FIG. 3 is a detailed diagram of the scanner circuit of FIG.
【図４】図２のタイムチャートである。FIG. 4 is a time chart of FIG.
【図５】図２の回路の利点を示すタイムチャートであ
る。FIG. 5 is a time chart showing advantages of the circuit of FIG.
【図６】図２の回路の利点を示すタイムチャートであ
る。FIG. 6 is a time chart showing advantages of the circuit of FIG.
【図７】ダミースキャンを利用しない場合のタイムチャ
ートである。FIG. 7 is a time chart when the dummy scan is not used.
【図８】ノイズの図２の回路への影響を示すタイムチャ
ートである。FIG. 8 is a time chart showing the influence of noise on the circuit of FIG.
１００ キーマトリックス回
路 ２００ スキャナー回路 ２１０ 入力部 ２２０ キーオン検出部 ２３０ 入力ラッチ回路 ２４０ スキャン・発振動作
／停止回路 ２５０ １／４分周回路 ２６０ スキャナ信号発生１
／４分周回路 ２７０ スキャンタイミング
信号発生回路 ２８０ 出力回路 ２９０ キーオールオフ検出
回路 ３００ ＩＮＴ信号発生回路 ４００ 発振回路 ５００ ＣＰＵインターフェ
ース ６００ ＣＰＵ100 Key matrix circuit 200 Scanner circuit 210 Input section 220 Key-on detection section 230 Input latch circuit 240 Scan / oscillation operation / stop circuit 250 1/4 frequency divider circuit 260 Scanner signal generation 1
/ 4 frequency divider circuit 270 Scan timing signal generation circuit 280 Output circuit 290 Key all-off detection circuit 300 INT signal generation circuit 400 Oscillation circuit 500 CPU interface 600 CPU
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柏田 順治 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 藤井 輝幸 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 清水 信行 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Junji Kashiwa 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Teruyuki Fujii 1-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Nobuyuki Shimizu 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.
Claims (5)
配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信号ラ
インとし、他方をキー状態検出信号ラインとするキーマ
トリックス回路と、 動作タイミング信号を発生させる発振回路と、 前記スキャンタイミング信号ラインにスキャンタイミン
グ信号を出力し、前記キー状態検出信号ラインより前記
キースイッチのオン／オフ状態を検出し、前記発振回路
の制御を行うスキャナー回路とを、 備えたキー入力装置のキー入力方法において、 前記スキャナー回路は、 オン状態の前記キースイッチの入力がなければ、前記発
振回路の発振動作を停止する発振停止処理と、前記スキ
ャンタイミング信号ラインに常に前記スキャンタイミン
グ信号を出力して、前記キースイッチのオン状態を検出
するキーオン状態検出処理とを実行し、 オン状態の前記キースイッチの入力があれば、前記発振
回路の発振動作をさせる発振動作処理と、前記スキャン
タイミング信号ラインに順に前記スキャンタイミング信
号を出力して、前記各キースイッチのオン／オフ状態を
検出するスキャン処理とを実行する、 ことを特徴とするキー入力方法。1. A key matrix circuit in which a plurality of key switches are arranged in a matrix, one of the X axis and the Y axis is a scan timing signal line, and the other is a key state detection signal line, and an operation timing signal is generated. And a scanner circuit that outputs a scan timing signal to the scan timing signal line, detects the on / off state of the key switch from the key state detection signal line, and controls the oscillation circuit. In the key input method of the key input device, the scanner circuit includes an oscillation stop process for stopping the oscillation operation of the oscillation circuit if there is no input from the key switch in an ON state, and the scan timing signal line is always scanned with the scan signal. A key that outputs a timing signal to detect the ON state of the key switch If the key switch in the ON state is input, an oscillation operation process for oscillating the oscillation circuit, and sequentially outputting the scan timing signal to the scan timing signal line, A key input method, comprising: performing a scan process for detecting an on / off state of each of the key switches.
配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信号ラ
インとし、他方をキー状態検出信号ラインとするキーマ
トリックス回路と、 動作タイミング信号を発生させる発振回路と、 前記スキャンタイミング信号ラインにスキャンタイミン
グ信号を出力し、前記キー状態検出信号ラインより前記
キースイッチのオン／オフ状態を検出し、前記スキャン
タイミング信号の一定周期のスキャンサイクル終了後、
前記キースイッチのオン／オフ状態を示すスキャンデー
タを取り込む中央処理装置へ割り込み信号を出力するス
キャナー回路とを、 備えたキー入力装置のキー入力方法において、 前記スキャナー回路は、 オン状態の前記キースイッチの入力がなければ、すべて
の前記スキャンタイミング信号ラインに常に前記スキャ
ンタイミング信号を出力して、前記キースイッチのオン
状態を検出するキーオン状態検出処理を実行し、 オン状態の前記キースイッチの入力があれば、前記スキ
ャンタイミング信号ラインに順に前記スキャンタイミン
グ信号を出力して、前記各キースイッチのオン／オフ状
態を検出するスキャンを開始し、スキャン開始後、特定
の数のスキャンサイクルが終了するまでは、前記特定の
数の各スキャンサイクルが実行される度に、前記中央処
理装置へ前記割り込み信号を出力せず、前記特定の数の
スキャンサイクル終了後は、スキャンサイクルが実行さ
れる度に前記中央処理装置へ前記割り込み信号を出力す
る割り込み信号出力処理を実行する、 ようにしたことを特徴とするキー入力方法。2. A key matrix circuit in which a plurality of key switches are arranged in a matrix, one of the X axis and the Y axis is a scan timing signal line, and the other is a key state detection signal line, and an operation timing signal is generated. An oscillation circuit for outputting a scan timing signal to the scan timing signal line, detecting the on / off state of the key switch from the key state detection signal line, and after the scan cycle of the constant cycle of the scan timing signal ends,
A key input method for a key input device, comprising: a scanner circuit that outputs an interrupt signal to a central processing unit that captures scan data indicating the on / off state of the key switch; If there is no input of, the scan timing signal is always output to all the scan timing signal lines, the key-on state detection processing for detecting the on-state of the key switch is executed, and the input of the key switch in the on-state is If so, the scan timing signal is sequentially output to the scan timing signal line to start the scan for detecting the on / off state of each of the key switches, and after the start of the scan, until a specific number of scan cycles are completed. For each specified number of scan cycles , Does not output the interrupt signal to the central processing unit, and executes an interrupt signal output process that outputs the interrupt signal to the central processing unit each time a scan cycle is executed after the end of the specific number of scan cycles The key input method is characterized in that
配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信号ラ
インとし、他方をキー状態検出信号ラインとするキーマ
トリックス回路と、 動作タイミング信号を発生させる発振回路と、 前記スキャンタイミング信号ラインにスキャンタイミン
グ信号を出力し、前記キー状態検出信号ラインより前記
キースイッチのオン／オフ状態を検出し、前記発振回路
の制御を行い、前記スキャンタイミング信号の一定周期
のスキャンサイクル終了後、前記キースイッチのオン／
オフ状態を示すスキャンデータを取り込む中央処理装置
へ割り込み信号を出力するスキャナー回路とを、 備えたキー入力装置のキー入力方法において、 前記スキャナー回路は、 オン状態の前記キースイッチの入力がなければ、前記発
振回路の発振動作を停止する発振停止処理と、すべての
前記スキャンタイミング信号ラインに常に前記スキャン
タイミング信号を出力して、前記キースイッチのオン状
態を検出するキーオン状態検出処理とを実行し、 オン状態の前記キースイッチの入力があれば、前記発振
回路の発振動作をさせる発振動作処理と、前記スキャン
タイミング信号ラインに順に前記スキャンタイミング信
号を出力して、前記各キースイッチのオン／オフ状態を
検出するスキャンを開始し、スキャン開始後、特定の数
のスキャンサイクルが終了するまでは、前記特定の数の
各スキャンサイクルが実行される度に、前記中央処理装
置へ前記割り込み信号を出力せず、前記特定の数のスキ
ャンサイクル終了後は、スキャンサイクルが実行される
度に前記中央処理装置へ前記割り込み信号を出力する割
り込み信号出力処理とを実行する、 ようにしたことを特徴とするキー入力方法。3. A key matrix circuit in which a plurality of key switches are arranged in a matrix, one of the X axis and the Y axis is a scan timing signal line, and the other is a key state detection signal line, and an operation timing signal is generated. And an oscillation circuit that outputs a scan timing signal to the scan timing signal line, detects the on / off state of the key switch from the key state detection signal line, controls the oscillation circuit, and outputs the scan timing signal After the scan cycle of a certain period is completed, the key switch is turned on /
In a key input method of a key input device, comprising a scanner circuit that outputs an interrupt signal to a central processing unit that captures scan data indicating an off state, the scanner circuit, if there is no input of the key switch in the on state, An oscillation stop process for stopping the oscillation operation of the oscillator circuit, and a key-on state detection process for always outputting the scan timing signal to all the scan timing signal lines to detect an on-state of the key switch, If there is an input to the key switch in the ON state, an oscillation operation process for oscillating the oscillation circuit and the scan timing signal are sequentially output to the scan timing signal line to turn ON / OFF the respective key switches. To start the scan, and after starting the scan, a certain number of scan Until the end of the cycle, the interrupt signal is not output to the central processing unit each time the specific number of scan cycles is executed, and the scan cycle is executed after the specific number of scan cycles is completed. And an interrupt signal output process for outputting the interrupt signal to the central processing unit each time the key input method is performed.
配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信号ラ
インとし、他方をキー状態検出信号ラインとするキーマ
トリックス回路と、 動作タイミング信号を発生させる発振回路と、 前記スキャンタイミング信号ラインにスキャンタイミン
グ信号を出力し、前記キー状態検出信号ラインより前記
キースイッチのオン／オフ状態を検出し、前記発振回路
の制御を行うスキャナー回路とを、 備えたキー入力装置において、 前記スキャナー回路は、 オン状態の前記キースイッチの入力を検出するキーオン
検出部と、 スキャン中に前記すべてのキースイッチがオフされたこ
とを検出するキーオールオフ検出回路と、 前記キーオールオフ検出部により、前記すべてのキース
イッチがオフされたことが検出された場合、前記発振回
路の発振動作を停止し、前記キーオン検出部により、オ
ン状態の前記キースイッチの入力が検出された場合、前
記発振回路の発振動作をさせるスキャン・発振動作／停
止回路と、 前記キーオールオフ検出部により、前記すべてのキース
イッチがオフされたことが検出された場合、すべての前
記スキャンタイミング信号ラインに常に前記スキャンタ
イミング信号を出力し、前記キーオン検出部により、オ
ン状態の前記キースイッチの入力が検出された場合、前
記スキャンタイミング信号ラインに順に前記スキャンタ
イミング信号を出力するスキャンタイミング信号発生回
路とを、 有することを特徴とするキー入力装置。4. A key matrix circuit in which a plurality of key switches are arranged in a matrix, one of the X axis and the Y axis is a scan timing signal line, and the other is a key state detection signal line, and an operation timing signal is generated. And a scanner circuit that outputs a scan timing signal to the scan timing signal line, detects the on / off state of the key switch from the key state detection signal line, and controls the oscillation circuit. In the key input device, the scanner circuit includes a key-on detection unit that detects an input of the key switch in an on state, a key all-off detection circuit that detects that all the key switches are turned off during scanning, All the key switches have been turned off by the key all-off detector. A scan / oscillation operation / stop circuit that stops the oscillation operation of the oscillation circuit when detected, and causes the oscillation operation of the oscillation circuit when the input of the key switch in the ON state is detected by the key-on detection unit. When the key all-off detection unit detects that all the key switches have been turned off, the scan timing signal is always output to all the scan timing signal lines, and the key-on detection unit turns on. And a scan timing signal generation circuit that sequentially outputs the scan timing signal to the scan timing signal line when the input of the key switch in the state is detected.
配設し、Ｘ軸、Ｙ軸の一方をスキャンタイミング信号ラ
インとし、他方をキー状態検出信号ラインとするキーマ
トリックス回路と、 動作タイミング信号を発生させる発振回路と、 前記スキャンタイミング信号ラインにスキャンタイミン
グ信号を出力し、前記キー状態検出信号ラインより前記
キースイッチのオン／オフ状態を検出し、前記スキャン
タイミング信号の一定周期のスキャンサイクル終了後、
前記キースイッチのオン／オフ状態を示すスキャンデー
タを取り込む中央処理装置へ割り込み信号を出力するス
キャナー回路とを、 備えたキー入力装置において、 前記スキャナー回路は、 オン状態の前記キースイッチの入力を検出するキーオン
検出回路と、 スキャン中にすべての前記キースイッチがオフされたこ
とを検出するキーオールオフ検出回路と、 スキャンサイクル終了信号を出力するスキャンサイクル
信号発生回路と、 前記キーオールオフ検出回路の出力及び前記スキャンサ
イクル終了信号に基づいて、スキャン開始後、特定の数
のスキャンサイクルが終了するまでは、前記特定の数の
各スキャンサイクルが実行される度に、前記中央処理装
置へ前記割り込み信号を出力せず、前記特定の数のスキ
ャンサイクル終了後は、スキャンサイクルが実行される
度に前記中央処理装置へ前記割り込み信号を出力する割
り込み信号発生回路と、 前記キーオールオフ検出部により、前記すべてのキース
イッチがオフされたことが検出された場合、すべての前
記スキャンタイミング信号ラインに常に前記スキャンタ
イミング信号を出力し、前記キーオン検出回路により、
オン状態の前記キースイッチの入力が検出された場合、
前記スキャンタイミング信号ラインに順に前記スキャン
タイミング信号を出力するスキャンタイミング信号発生
回路とを、 有することを特徴とするキー入力装置。5. A key matrix circuit in which a plurality of key switches are arranged in a matrix, one of the X axis and the Y axis is a scan timing signal line, and the other is a key state detection signal line, and an operation timing signal is generated. An oscillation circuit for outputting a scan timing signal to the scan timing signal line, detecting the on / off state of the key switch from the key state detection signal line, and after the scan cycle of the constant cycle of the scan timing signal ends,
And a scanner circuit that outputs an interrupt signal to a central processing unit that captures scan data indicating an on / off state of the key switch, wherein the scanner circuit detects an input of the key switch in an on state. A key-on detection circuit, a key-all off detection circuit that detects that all the key switches have been turned off during scanning, a scan cycle signal generation circuit that outputs a scan cycle end signal, and a key-all off detection circuit Based on the output and the scan cycle end signal, the interrupt signal is sent to the central processing unit after each scan of the specific number of scan cycles until the specific number of scan cycles is completed after the start of scanning. Is output, and after the specified number of scan cycles, the scan When an interrupt signal generation circuit that outputs the interrupt signal to the central processing unit each time a cycle is executed and the key all-off detection unit detects that all the key switches have been turned off, Always output the scan timing signal to the scan timing signal line, by the key-on detection circuit,
When the input of the key switch in the ON state is detected,
And a scan timing signal generation circuit that sequentially outputs the scan timing signal to the scan timing signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02493295A JP3258846B2 (en) | 1995-02-14 | 1995-02-14 | Key input method and key input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02493295A JP3258846B2 (en) | 1995-02-14 | 1995-02-14 | Key input method and key input device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221172A true JPH08221172A (en) | 1996-08-30 |
| JP3258846B2 JP3258846B2 (en) | 2002-02-18 |
Family
ID=12151868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02493295A Expired - Fee Related JP3258846B2 (en) | 1995-02-14 | 1995-02-14 | Key input method and key input device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258846B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146926A (en) * | 2010-01-14 | 2011-07-28 | Casio Computer Co Ltd | Key scan circuit and data processing apparatus |
| JP2015159045A (en) * | 2014-02-24 | 2015-09-03 | 株式会社ノーリツ | switch input device |
| KR20160057744A (en) * | 2014-11-14 | 2016-05-24 | (주)테크레인 | Apparatus for driving light emitting diode with key scan function |
-
1995
- 1995-02-14 JP JP02493295A patent/JP3258846B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146926A (en) * | 2010-01-14 | 2011-07-28 | Casio Computer Co Ltd | Key scan circuit and data processing apparatus |
| JP2015159045A (en) * | 2014-02-24 | 2015-09-03 | 株式会社ノーリツ | switch input device |
| KR20160057744A (en) * | 2014-11-14 | 2016-05-24 | (주)테크레인 | Apparatus for driving light emitting diode with key scan function |
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| Publication number | Publication date |
|---|---|
| JP3258846B2 (en) | 2002-02-18 |
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