JPH08195671A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にディプレッション型電界効果トランジスタを有する
ソースフォロワ回路や入力回路をＧａＡｓ等の半絶縁性
基板に集積化した半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a semiconductor integrated circuit in which a source follower circuit having a depletion type field effect transistor and an input circuit are integrated on a semi-insulating substrate such as GaAs.
【０００２】[0002]
【従来の技術】従来のＧａＡｓ ＦＥＴ（電界効果トラ
ンジスタ）からなる入力回路あるいはソースフォロア回
路の例としては図７（ａ）に示すものがある。図７
（ａ）において、入力ＦＥＴＱ１と、レベルシフト用ダ
イオードＤ１と、定電流源用ＦＥＴＱ２とが、アースと
負電源ＶSSとの間に直列に設けられており、ＦＥＴＱ１
のゲートに入力された入力信号ＩＮがダイオードＤ１の
カソードよりレベルシフトされて出力信号ＯＵＴとして
導出される。2. Description of the Related Art An example of a conventional GaAs FET (field effect transistor) input circuit or source follower circuit is shown in FIG. Figure 7
In (a), the input FET Q1, the level shift diode D1, and the constant current source FET Q2 are provided in series between the ground and the negative power source VSS, and the FET Q1
The input signal IN input to the gate of the diode is level-shifted from the cathode of the diode D1 and is output as the output signal OUT.
【０００３】かかる回路において、ＦＥＴＱ１及びＱ２
は、通常ソース抵抗が小さいＮ型導電層を有するディプ
レッション型のＦＥＴが用いられ、ＦＥＴＱ１のドレイ
ンはアースに、ＦＥＴＱ２のソース及びドレインは負電
源ＶSSに接続されている。In such a circuit, FETs Q1 and Q2
Is usually a depletion type FET having an N-type conductive layer having a small source resistance, the drain of the FET Q1 is connected to ground, and the source and drain of the FET Q2 are connected to the negative power supply VSS.
【０００４】[0004]
【発明が解決しようとする課題】この様な従来の回路に
おいては、ハイレベルが０Ｖ、ローレベルが−０．８Ｖ
のＧａＡｓの入力信号ＩＮが印加されると、図８に示す
様に、出力信号ＯＵＴの振幅は減少して、回路利得損失
が生じてしまうことになる。In such a conventional circuit, the high level is 0V and the low level is -0.8V.
When the input signal IN of GaAs is applied, the amplitude of the output signal OUT decreases as shown in FIG. 8 and a circuit gain loss occurs.
【０００５】そこで、図７（ｂ）に示す様に、ＦＥＴＱ
１のドレイン電圧をアースから正電源ＶDDに上昇させる
方法があるが、この回路では余分な電源電圧の増加を招
くことになるという問題がある。Therefore, as shown in FIG.
There is a method of increasing the drain voltage of 1 from the ground to the positive power supply VDD, but this circuit has a problem that an extra power supply voltage is increased.
【０００６】また、図７（ｃ）に示す如く、入力ＩＮと
ＦＥＴＱ１のゲートとの間に結合容量Ｃ１を用いて、入
力信号ＡＣ（交流）結合とし、当該ゲートに、抵抗Ｒ
５，Ｒ６を用いてバイアスを付与し、入力レベルを設定
する方法がある。しかし、この方法では、入力信号の周
波数が容量Ｃ１の値により制限を受け、ＤＣ（直流）か
ら高周波までのデータを入力することができないという
欠点がある。Further, as shown in FIG. 7C, an input signal AC (alternating current) is coupled by using a coupling capacitance C1 between the input IN and the gate of the FET Q1, and the resistor R is connected to the gate.
There is a method of setting the input level by applying a bias using R5 and R6. However, this method has a drawback that the frequency of the input signal is limited by the value of the capacitance C1 and data from DC (direct current) to high frequency cannot be input.
【０００７】本発明の目的は、入力信号を利得損失なく
出力することが可能な半導体集積回路を提供することで
ある。An object of the present invention is to provide a semiconductor integrated circuit capable of outputting an input signal without gain loss.
【０００８】[0008]
【課題を解決するための手段】本発明による半導体集積
回路は、ドレインが第１の電源に接続されたディプレッ
ション型の電界効果トランジスタと、この電界効果トラ
ンジスタに対して定電流を供給すべくこのトランジスタ
のソースと第２の電源との間に設けられた定電流源と、
前記電界効果トランジスタのソース出力を外部へ導出す
る出力端子とを含む半導体集積回路であって、前記電界
効果トランジスタの近傍に設けられこのトランジスタの
ソース電位に対して、Ｎ型の場合には低い電位が、Ｐ型
の場合には高い電位が付与されたサイドゲート電極を有
することを特徴としている。A semiconductor integrated circuit according to the present invention comprises a depletion type field effect transistor having a drain connected to a first power source, and this transistor for supplying a constant current to the field effect transistor. A constant current source provided between the source and the second power source,
A semiconductor integrated circuit including an output terminal for deriving the source output of the field effect transistor to the outside, which is provided near the field effect transistor and has a lower potential than the source potential of the transistor in the case of N type. However, the P type is characterized by having a side gate electrode to which a high potential is applied.
【０００９】[0009]
【作用】ＧａＡｓやＩｎＰ等の半絶縁性（半導体）基板
上に形成されたＦＥＴの近傍に、サイドゲート電極を設
け、このサイドゲート電極に与える電位に従って、当該
ＦＥＴの閾値が変化する。この現象を用いて、ＦＥＴの
利得損失を補償するものである。The side gate electrode is provided in the vicinity of the FET formed on the semi-insulating (semiconductor) substrate such as GaAs or InP, and the threshold value of the FET is changed according to the potential applied to the side gate electrode. This phenomenon is used to compensate the FET gain loss.
【００１０】[0010]
【実施例】以下に図面を用いて本発明の実施例について
詳述する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【００１１】図１（ａ），（ｂ）は本発明の実施例の各
回路図である。図１（ａ）を参照すると、ＦＥＴＱ１は
Ｎ型導電層を有し、例えば閾値電圧が−０．５Ｖのディ
プレッション型である。このＦＥＴＱ１のドレインはア
ースに接続され、ゲートには入力信号が印加されてい
る。そして、ソース出力はレベルシフト用ダイオードＤ
１を介して出力端子へ導出されソースフォロワ出力信号
ＯＵＴとなる。FIGS. 1A and 1B are circuit diagrams of an embodiment of the present invention. Referring to FIG. 1A, the FET Q1 has an N-type conductive layer and is, for example, a depletion type having a threshold voltage of −0.5V. The drain of the FET Q1 is connected to the ground, and an input signal is applied to the gate. The source output is the level shifting diode D.
1 is output to the output terminal and becomes the source follower output signal OUT.
【００１２】これ等ＦＥＴＱ１やダイオードＤ１へ動作
電流を供給する定電流源用ＦＥＴＱ２が出力端子と負電
源ＶSSとの間に設けられている。このＦＥＴＱ２のドレ
インは出力端子に、ソースとゲートは負電源に夫々接続
されている。A constant current source FET Q2 for supplying an operating current to the FET Q1 and the diode D1 is provided between the output terminal and the negative power source VSS. The drain of the FET Q2 is connected to the output terminal, and the source and the gate are connected to the negative power source, respectively.
【００１３】図３は図１（ａ）の回路を集積化した場合
の断面図である。ＧａＡｓの半絶縁（半導体）基板２の
一主表面上に、Ｎ型の動作層３と、これを挟む様に設け
られＮ+ 型層の各上部に形成されたソース電極５及びド
レイン電極７と、Ｎ型動作層３上に形成されたゲート電
極９とによりＦＥＴＱ１が構成されている。FIG. 3 is a sectional view of the integrated circuit of FIG. 1 (a). An N-type operating layer 3 is provided on one main surface of a semi-insulating (semiconductor) substrate 2 of GaAs, and a source electrode 5 and a drain electrode 7 are formed so as to sandwich the N-type operating layer 3 on each upper part of the N + -type layer. , The gate electrode 9 formed on the N-type operating layer 3 constitutes the FET Q1.
【００１４】そして、ＦＥＴＱ１のＮ型動作層の近傍
（例えば５μｍ離れた箇所）にサイド電極１が形成され
ている。このサイド電極１もＮ+ 型層の上部に設けられ
ている。Then, the side electrode 1 is formed in the vicinity of the N-type operating layer of the FET Q1 (for example, at a position separated by 5 μm). The side electrode 1 is also provided on the N + type layer.
【００１５】ＦＥＴＱ２も、ＦＥＴＱ１と同様に、Ｎ型
の動作層４と、これを挟む様に設けられＮ+ 型層の各上
部に形成されたソース電極６及びドレイン電極８と、Ｎ
型動作層４上に形成されたゲート電極１０とにより構成
されている。Like the FET Q1, the FET Q2 also has an N-type operating layer 4, a source electrode 6 and a drain electrode 8 formed so as to sandwich the N-type operating layer 4 on each upper portion of the N + -type layer, and N.
The gate electrode 10 is formed on the mold operation layer 4.
【００１６】レベルシフト用ダイオードＤ１はアノード
としてのＮ型層１１と、カソードとしてのＮ+ 型層と、
これ等各層上に設けられた電極１３，１４とからなり、
ショットキ型ダイオードとして動作する。The level shifting diode D1 has an N-type layer 11 as an anode and an N + -type layer as a cathode.
And electrodes 13 and 14 provided on these layers,
Operates as a Schottky diode.
【００１７】ＦＥＴＱ１の閾値電圧とサイドゲート電極
の電圧との関係は、図４に示す如くサイドゲート電位が
ソース電位に対して０Ｖよりも小さくなれば、閾値電圧
は高くなるという特性が知られており、これはサイドゲ
ート効果と称されている。サイドゲート電極の電位によ
り、ＦＥＴの動作層の電位が変調を受け、閾値電圧ひい
ては動作電流が変化する現象である。As for the relationship between the threshold voltage of the FET Q1 and the voltage of the side gate electrode, it is known that the threshold voltage increases as the side gate potential becomes smaller than 0 V with respect to the source potential as shown in FIG. This is called the side gate effect. This is a phenomenon in which the potential of the operating layer of the FET is modulated by the potential of the side gate electrode, and the threshold voltage and thus the operating current change.
【００１８】ここで、負電源電圧ＶSSを−５．２Ｖに設
定すると、ＦＥＴＱ１のサイドゲート電極も−５．２Ｖ
となり、ＦＥＴの閾値電圧は０．１Ｖとなり、ＦＥＴＱ
１はディプレッション型からエンハンスメント型とな
る。Here, when the negative power supply voltage VSS is set to -5.2V, the side gate electrode of the FET Q1 is also -5.2V.
And the threshold voltage of FET becomes 0.1V, and FETQ
1 is from depletion type to enhancement type.
【００１９】この図１（ａ）の回路に、０Ｖ〜−０．８
Ｖの入力信号が印加されると、出力は図５に示す様に直
線となり、振幅の減少はなく、利得損失は生じないので
ある。In the circuit of FIG. 1 (a), 0V to -0.8
When the V input signal is applied, the output becomes a straight line as shown in FIG. 5, the amplitude does not decrease, and the gain loss does not occur.
【００２０】また、サイドゲート電極は電源電圧ＶSSに
より常にＤＣ的に固定されているので、回路の動作速度
はサイドゲートの応答時間とは無関係であり、回路全体
の動作速度が損なわれることはない。Further, since the side gate electrode is always fixed in DC by the power supply voltage VSS, the operating speed of the circuit is irrelevant to the response time of the side gate, and the operating speed of the entire circuit is not impaired. .
【００２１】尚、この例では、ＦＥＴＱ１のサイドゲー
ト電圧を電源電圧ＶSS＝−５．２Ｖとしているが、図１
（ｂ）の例に示す様に、抵抗Ｒ１とＲ２との分圧回路に
よる分圧電圧を用いることにより、サイドゲート電圧を
０〜−５．２Ｖの任意の値とすることができる。更にサ
イドゲート電極の位置、すなわちＦＥＴＱ１の動作層と
の距離を短くすれば、サイドゲート電圧と閾値電圧との
関係がより急峻となり、閾値電圧を大きくすることがで
きる。In this example, the side gate voltage of the FET Q1 is set to the power supply voltage VSS = -5.2V.
As shown in the example of (b), the side gate voltage can be set to an arbitrary value of 0 to -5.2 V by using the divided voltage by the voltage dividing circuit of the resistors R1 and R2. Further, if the position of the side gate electrode, that is, the distance from the operating layer of the FET Q1 is shortened, the relationship between the side gate voltage and the threshold voltage becomes steeper, and the threshold voltage can be increased.
【００２２】また、レベルシフト用のダイオードＤ１は
複数個直列接続しても良いし、ダイオードそのものを用
いなくても良く、レベルシフト電圧に応じて定められる
ものである。Further, a plurality of level shift diodes D1 may be connected in series, or the diodes themselves may not be used, and they are determined according to the level shift voltage.
【００２３】図２は本発明の応用例を示す回路図であ
る。例えば、閾値電圧−０．５Ｖのディプレッション型
ＦＥＴＱ５〜Ｑ７と抵抗Ｒ３，Ｒ４からなる差動増幅器
１００の一対の差動出力に、これ等ＦＥＴＱ５〜Ｑ７と
同一閾値電圧を有するディプレッション型ＦＥＴＱ１，
Ｑ３の各ゲートが夫々接続され、各ドレインが、例えば
３．３Ｖの電源ＶDDに接続されている。FIG. 2 is a circuit diagram showing an application example of the present invention. For example, the depletion type FET Q1, which has the same threshold voltage as those of the FETs Q5 to Q7, is provided to the pair of differential outputs of the differential amplifier 100 including the depletion type FETs Q5 to Q7 having the threshold voltage −0.5V and the resistors R3 and R4.
The gates of Q3 are connected to each other, and each drain is connected to a power supply VDD of 3.3V, for example.
【００２４】これ等ＦＥＴＱ１，Ｑ３の各ソースは定電
流源用ＦＥＴＱ２，Ｑ４のドレインに接続されると共
に、一対の出力となっている。ＦＥＴＱ２，Ｑ４のソー
スはゲートと共通とされてアースに接続されており、Ｆ
ＥＴＱ１，Ｑ３の各サイドゲート電極はアースに接続さ
れている。The sources of these FETs Q1 and Q3 are connected to the drains of the constant current source FETs Q2 and Q4, and serve as a pair of outputs. The sources of the FETs Q2 and Q4 are commonly connected to the gate and are connected to the ground.
Each side gate electrode of ETQ1 and Q3 is connected to the ground.
【００２５】ＦＥＴＱ１〜Ｑ４が出力ソースフォロワ回
路１０１を形成しており、この例ではレベルシフトダイ
オードは使用されていない。The FETs Q1 to Q4 form the output source follower circuit 101, and the level shift diode is not used in this example.
【００２６】この回路において、ＦＥＴＱ１，Ｑ３に入
力される信号のレベルは前段の差動増幅器１００にて決
定され、ハイレベルは３．３Ｖであるから、ローレベル
は （３．３−Ｒ×Ｉｏ）Ｖ となる。尚、Ｒは抵抗Ｒ３，Ｒ４の抵抗値、ＩｏはＦＥ
ＴＱ５，Ｑ６に流れる電流値である。In this circuit, the level of the signal input to the FETs Q1 and Q3 is determined by the differential amplifier 100 at the previous stage, and the high level is 3.3V, so the low level is (3.3−R × Io). ) V. Note that R is the resistance value of the resistors R3 and R4, and Io is FE
It is a current value flowing through TQ5 and Q6.
【００２７】ＦＥＴＱ１，Ｑ３は、サイドゲート電極が
ソースよりも負側（アース）にバイアスされているため
に、サイドゲート効果により閾値電圧が高くなり、エン
ハンスメント型となる。Since the side gate electrodes of the FETs Q1 and Q3 are biased to the negative side (earth) with respect to the source, the threshold voltage becomes high due to the side gate effect and becomes an enhancement type.
【００２８】図６は本発明によるソースフォロワ回路の
利得の周波数特性（実線）を示すものであり、比較のた
めに図７に示した従来のソースフォロワ回路の利得の周
波数特性（点線）をも併記している。この様に、本発明
によるソースフォロワ回路においては、利得損失が生じ
ないことが判る。FIG. 6 shows the frequency characteristic of the gain of the source follower circuit according to the present invention (solid line). The frequency characteristic of the gain of the conventional source follower circuit shown in FIG. 7 (dotted line) is also shown for comparison. Also listed. As described above, it is understood that the source follower circuit according to the present invention does not cause gain loss.
【００２９】尚、上記実験例では、Ｎ型のＦＥＴの例を
示したが、Ｐ型のＦＥＴについても同様に適用できる。
この場合には、図３の構造において、Ｎ及びＮ+ 層をＰ
及びＰ+ 層にすれば良く、サイドゲート電極の電位はソ
ース電位に対して高くすれば良いものである。In the above experimental example, the example of the N-type FET is shown, but the same can be applied to the P-type FET.
In this case, in the structure of FIG. 3, the N and N + layer P
And the P + layer, and the potential of the side gate electrode may be higher than the source potential.
【００３０】半絶縁性（半導体）基板の例としては、上
述のＧａＡｓの他に、ＩｎＰやＳｉ等の高抵抗基板を用
いることができる。As an example of the semi-insulating (semiconductor) substrate, besides GaAs described above, a high resistance substrate such as InP or Si can be used.
【００３１】[0031]
【発明の効果】叙上の如く、本発明によれば、電源電圧
の増加や入力信号のＡＣ結合をなすことなく利得損失の
ない入力回路やソースフォロワ回路を構成できるという
効果がある。As described above, according to the present invention, there is an effect that an input circuit and a source follower circuit without gain loss can be configured without increasing the power supply voltage or AC coupling the input signal.
【図１】（ａ），（ｂ）は本発明の実施例の各回路図で
ある。1A and 1B are circuit diagrams of an embodiment of the present invention.
【図２】本発明の応用例の回路図である。FIG. 2 is a circuit diagram of an application example of the present invention.
【図３】本発明の実施例の半導体集積回路の断面図であ
る。FIG. 3 is a sectional view of a semiconductor integrated circuit according to an embodiment of the present invention.
【図４】ＦＥＴの閾値電圧とサイドゲート電圧との関係
を示す図である。FIG. 4 is a diagram showing a relationship between a threshold voltage of an FET and a side gate voltage.
【図５】本発明の実施例のＤＣ伝達特性を示す図であ
る。FIG. 5 is a diagram showing a DC transfer characteristic of the embodiment of the present invention.
【図６】本発明の実施例の回路利得の周波数特性を示す
図である。FIG. 6 is a diagram showing frequency characteristics of circuit gain according to the embodiment of the present invention.
【図７】（ａ）〜（ｃ）は従来のソースフォロワ回路の
各例を示す図である。7A to 7C are diagrams showing respective examples of a conventional source follower circuit.
【図８】図７（ａ）の回路のＤＣ伝達特性を示す図であ
る。8 is a diagram showing a DC transfer characteristic of the circuit of FIG. 7 (a).
Ｑ１，Ｑ３ 入力ＦＥＴ Ｑ２，Ｑ４，Ｑ７ 定電流源ＦＥＴ Ｑ５，Ｑ６ 差動ＦＥＴ Ｒ１〜Ｒ４ 抵抗 Ｄ１ ダイオード １ サイドゲート電極 ２ 半絶縁性ＧａＡｓ基板 ３，４ Ｎ型動作層 ５，６ ソース電極 ７，８ ドレイン電極 ９，１０ ゲート電極 １１ アノード １２ カソード Q1, Q3 input FET Q2, Q4, Q7 constant current source FET Q5, Q6 differential FET R1 to R4 resistance D1 diode 1 side gate electrode 2 semi-insulating GaAs substrate 3, 4 N type operating layer 5, 6 source electrode 7, 8 Drain electrode 9,10 Gate electrode 11 Anode 12 Cathode
Claims (4)
プレッション型の電界効果トランジスタと、この電界効
果トランジスタに対して定電流を供給すべくこのトラン
ジスタのソースと第２の電源との間に設けられた定電流
源と、前記電界効果トランジスタのソース出力を外部へ
導出する出力端子とを含む半導体集積回路であって、前
記電界効果トランジスタの近傍に設けられこのトランジ
スタのソース電位に対して、Ｎ型の場合には低い電位
が、Ｐ型の場合には高い電位が付与されたサイドゲート
電極を有することを特徴とする半導体集積回路。1. A depletion type field effect transistor having a drain connected to a first power supply, and a depletion type field effect transistor provided between the source of the transistor and a second power supply for supplying a constant current to the field effect transistor. A constant current source and an output terminal for deriving the source output of the field effect transistor to the outside, the semiconductor integrated circuit being provided in the vicinity of the field effect transistor and having a source potential of the transistor N. A semiconductor integrated circuit having a side gate electrode provided with a low potential in the case of a p-type and a high potential in the case of a p-type.
られたレベルシフト用のダイオードを更に含むことを特
徴とする請求項１記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, further comprising a level shift diode provided between the source and the constant current source.
の基板の一主表面に形成されており、前記サイドゲート
電極は前記基板の一主表面の前記トランジスタの近傍に
形成されていることを特徴とする請求項１または２記載
の半導体集積回路。3. The field effect transistor is formed on a main surface of a semi-insulating substrate, and the side gate electrode is formed on the main surface of the substrate in the vicinity of the transistor. The semiconductor integrated circuit according to claim 1 or 2.
抵抗基板であり、前記基板の一主表面に前記電界効果ト
ランジスタ、前記定電流源のための電界効果トランジス
タ等が不純物導入により形成されていることを特徴とす
る請求項３記載の半導体集積回路。4. The substrate is a high resistance substrate made of GaAs and InP, and the field effect transistor, the field effect transistor for the constant current source, and the like are formed by introducing impurities on one main surface of the substrate. 4. The semiconductor integrated circuit according to claim 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005439A JP2894964B2 (en) | 1995-01-18 | 1995-01-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005439A JP2894964B2 (en) | 1995-01-18 | 1995-01-18 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195671A true JPH08195671A (en) | 1996-07-30 |
| JP2894964B2 JP2894964B2 (en) | 1999-05-24 |
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ID=11611238
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005439A Expired - Fee Related JP2894964B2 (en) | 1995-01-18 | 1995-01-18 | Semiconductor integrated circuit |
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|---|---|
| JP (1) | JP2894964B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9659653B2 (en) | 2010-02-05 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550743A (en) * | 1978-10-11 | 1980-04-12 | Fujitsu Ltd | Level shift circuit |
| JPS63129672A (en) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | Logic circuit |
| JPH04180410A (en) * | 1990-11-15 | 1992-06-26 | Fujitsu Ltd | Input buffer circuit |
| JPH05347550A (en) * | 1992-04-14 | 1993-12-27 | Hitachi Ltd | Semiconductor integrated circuit |
-
1995
- 1995-01-18 JP JP7005439A patent/JP2894964B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550743A (en) * | 1978-10-11 | 1980-04-12 | Fujitsu Ltd | Level shift circuit |
| JPS63129672A (en) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | Logic circuit |
| JPH04180410A (en) * | 1990-11-15 | 1992-06-26 | Fujitsu Ltd | Input buffer circuit |
| JPH05347550A (en) * | 1992-04-14 | 1993-12-27 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9659653B2 (en) | 2010-02-05 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2894964B2 (en) | 1999-05-24 |
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