JPH08191239A - Power semiconductor module - Google Patents

Power semiconductor module

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JPH08191239A
JPH08191239A JP238895A JP238895A JPH08191239A JP H08191239 A JPH08191239 A JP H08191239A JP 238895 A JP238895 A JP 238895A JP 238895 A JP238895 A JP 238895A JP H08191239 A JPH08191239 A JP H08191239A
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JP
Japan
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power semiconductor
gate
parallel
module
resistor
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JP238895A
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Japanese (ja)
Inventor
Hideya Kokubu
秀弥 国分
Ryuichi Saito
隆一 斉藤
Yoshihiko Koike
義彦 小池
Shigeki Sekine
茂樹 関根
Arata Kimura
新 木村
Shinya Koike
信也 小池
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Publication date
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Publication of JPH08191239A publication Critical patent/JPH08191239A/en
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Abstract

PURPOSE: To reduce defective operation and current fluctuation and to stabilize operation by arranging a pair of resistors in a power semiconductor module(PSM) to be connected in parallel with another PSM and arranging a pair of resistors between both PSMs. CONSTITUTION: Gate resistors 14 (Rg1 , Rg2 ) are arranged in the vicinity of gate on respective IGBTs 13 (IGBT1, IGBT2) and a common gates resistor 14 (Rg0 ) is arranged in the vicinity of the outside of a part on which respective gates are connected in parallel. When the IGBTs 13 are switched by switching a gate signal by 2 to 10kHz high frequency, the resonation of gate voltage may be generated between the IGBT1 and the IGBT2 connected in parallel if the resistors Rg1 , Rg2 are not arranged. When the resistors Rg1 , Rg2 are added, turn-on and turn-off operation is slightly moderated but the resonation of the gate voltage can be suppressed. Since gate resistors Rg0 are added in the case of connecting plural modules in parallel, the resonation of the gate voltage can be effectively suppressed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はパワー半導体モジュール
の並列接続回路に係り、特に大電流化,高信頼性化,小
型化に好適な高耐圧IGBTモジュールの構造、および
IGBTモジュールの並列接続時のターンオン動作およ
びターンオフ動作をバランスよく動作させるのに好適な
IGBTモジュールに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel connection circuit of power semiconductor modules, and particularly to a structure of a high voltage IGBT module suitable for large current, high reliability and miniaturization, and an IGBT module in parallel connection. The present invention relates to an IGBT module suitable for operating a turn-on operation and a turn-off operation in a well-balanced manner.

【0002】[0002]

【従来の技術】従来、並列サイリスタの従属点弧回路と
して、図8に示すような回路があり、これらの回路の欠
点を補った図9に示すような回路が特公平5−48068号に
提案されている。図9の回路は、簡単な回路構成により
ターンオン動作の差を2μs程度にできると記載されて
おり、従来サイリスタの従属点弧回路としては好適であ
った。
2. Description of the Related Art Conventionally, there is a circuit as shown in FIG. 8 as a subordinate firing circuit of a parallel thyristor, and a circuit as shown in FIG. 9 which compensates for the drawbacks of these circuits is proposed in Japanese Patent Publication No. 48068. Has been done. The circuit of FIG. 9 describes that the difference in the turn-on operation can be set to about 2 μs with a simple circuit configuration, and was suitable as a dependent firing circuit of a conventional thyristor.

【0003】[0003]

【発明が解決しようとする課題】前記従来技術には、高
速のスイッチ動作と,ゲート電圧信号によるオン,オフ
動作が可能な自己消弧形パワー半導体モジュール(例え
ばIGBT)の場合において、有効な方法が示されてい
なかった。
The above-mentioned conventional technique is effective in the case of a self-extinguishing type power semiconductor module (eg, IGBT) capable of high-speed switching operation and ON / OFF operation by a gate voltage signal. Was not shown.

【0004】並列自己消弧形パワー半導体モジュールの
ターンオン動作に従来技術のような2μs程度の差があ
ると、当然ターンオン時の分担電流が大きく異なってく
る。この分担電流はやがて素子のオン電圧で決まる分担
電流に落ち着くので、動作周波数が遅い場合はターンオ
ン動作の不均一の影響は比較的小さい。
If there is a difference of about 2 μs in the turn-on operation of the parallel self-extinguishing type power semiconductor module as in the prior art, naturally the shared current at turn-on greatly differs. Since this shared current eventually settles to the shared current determined by the ON voltage of the element, the influence of the non-uniform turn-on operation is relatively small when the operating frequency is slow.

【0005】しかし、動作周波数が速くなるにしたがっ
て、オン電圧で決まる分担電流に落ち着く間にもターン
オフ動作が入ってくることになり、ターンオン動作の不
均一の影響が、並列素子両者のターンオフ電流の違いの
ほか、温度上昇の違いになってくる。
However, as the operating frequency becomes faster, the turn-off operation comes in even while the shared current determined by the on-voltage is settled, and the non-uniform effect of the turn-on operation is caused by the turn-off current of both parallel elements. In addition to the difference, it will be the difference in temperature rise.

【0006】そして、自己消弧形パワー半導体モジュー
ルのターンオフ特性には、ターンオフ電流や温度が影響
するので、ターンオフ動作の不均一の原因となる。この
ため、従来以上にターンオン動作を揃えておかなけれ
ば、ターンオフ動作を揃えることが難しく、遅れてター
ンオフする自己消弧形パワー半導体モジュールに電流が
集中して、素子劣化、あるいは素子破壊にまで至らしめ
るという問題があった。また、従来技術では、ゲート抵
抗の温度依存性が大きいため、動作温度によってスイッ
チング損失やスイッチング耐量,ノイズ発生が異なり、
広い温度範囲にわたって低損失,高破壊耐量を実現する
ことが困難であった。
The turn-off characteristics of the self-extinguishing type power semiconductor module are affected by the turn-off current and temperature, which causes uneven turn-off operation. For this reason, if the turn-on operation is not aligned more than in the past, it is difficult to align the turn-off operation, and the current concentrates on the self-extinguishing type power semiconductor module that turns off with a delay, leading to element deterioration or element destruction. There was a problem of tightening. Further, in the conventional technology, since the gate resistance has a large temperature dependency, the switching loss, the switching withstand amount, and the noise generation differ depending on the operating temperature.
It was difficult to achieve low loss and high breakdown resistance over a wide temperature range.

【0007】また、従来技術では個々の半導体チップ
(またはウェハ)毎にゲート抵抗を設けているため、こ
れらの並列動作を安定させることは可能であり、IGB
Tなどのパワー半導体モジュールにおいては、1ヶのモ
ジュール内の複数個の並列チップの各々にゲート抵抗を
設けて動作を安定化できる。しかし、IGBT等はモジ
ュールを複数個並列に用いることがしばしばあり、この
際の並列モジュール間のスイッチング時均一動作化につ
いては有効な方法が示されていなかった。
Further, in the prior art, since a gate resistance is provided for each semiconductor chip (or wafer), it is possible to stabilize the parallel operation of these semiconductor chips (or wafer).
In a power semiconductor module such as T, the operation can be stabilized by providing a gate resistor in each of a plurality of parallel chips in one module. However, IGBTs and the like often use a plurality of modules in parallel, and no effective method has been shown for uniform operation during switching between parallel modules at this time.

【0008】本発明の目的は、並列接続した場合に自己
消弧形パワー半導体モジュールの劣化や破壊を発生させ
ない、パワー半導体モジュールを提供することにある。
An object of the present invention is to provide a power semiconductor module which does not cause deterioration or destruction of the self-extinguishing type power semiconductor module when connected in parallel.

【0009】[0009]

【課題を解決するための手段】内部に複数個のパワー半
導体チップのエミッタ、およびコレクタ同士を並列に接
続し、それぞれの主端子を外部へ引出し、内部パワー半
導体チップをオン,オフさせる駆動回路からのゲート信
号線とエミッタ信号線を前記それぞれのパワー半導体チ
ップのゲート、およびエミッタにそれぞれ接続してなる
自己消弧型パワー半導体モジュールにおいて、それぞれ
のパワー半導体モジュールが複数個のパワー半導体チッ
プを内蔵し、そのパワー半導体チップの各ゲート配線の
途中に各パワー半導体チップ毎に第1の抵抗体を設け、
かつ、各ゲート部を並列接続した部分とモジュール外部
ゲート端子との間に第2の抵抗体を設けるようにした。
A drive circuit for connecting the emitters and collectors of a plurality of power semiconductor chips in parallel inside each other and pulling out their respective main terminals to the outside to turn on / off the internal power semiconductor chips. In the self-extinguishing type power semiconductor module, in which the gate signal line and the emitter signal line are connected to the gate and the emitter of each of the power semiconductor chips, each power semiconductor module contains a plurality of power semiconductor chips. , A first resistor is provided for each power semiconductor chip in the middle of each gate wiring of the power semiconductor chip,
In addition, the second resistor is provided between the portion where the gate portions are connected in parallel and the module external gate terminal.

【0010】[0010]

【作用】チップ毎にゲート抵抗を設けると共に、これら
が接続された共通端子部にも抵抗を設けることにより、
チップ間の電流振動などの動作不良を低減すると共に、
モジュールを並列接続した場合にもモジュール間の電流
振動などを低減し、動作を安定化できる。
[Function] By providing a gate resistor for each chip and also providing a resistor in the common terminal portion to which these are connected,
While reducing malfunctions such as current oscillation between chips,
Even when modules are connected in parallel, current oscillation between modules can be reduced and operation can be stabilized.

【0011】また、複数個の自己消弧型パワー半導体モ
ジュールの各エミッタ、および各コレクタ同士を並列に
接続し、それぞれの中間に外部への引出端子を接続し、
前記パワー半導体モジュールをオンオフさせる駆動回路
からのゲート信号線とエミッタ信号線を前記それぞれの
パワー半導体モジュールのゲート端子、およびエミッタ
端子にそれぞれ接続してなる自己消弧型パワー半導体モ
ジュールの並列接続回路において、温度依存性の符号の
異なる抵抗体をモジュールの外部端子とモジュール内の
個々のパワー半導体チップのゲート電極との間に少なく
とも1ヶずつ2種類直列に配置することにより、ゲート
抵抗の大きな依存性を低減し、広い動作温度範囲にわた
って低損失,高破壊耐量が実現される。
Further, each emitter and each collector of the plurality of self-arc-extinguishing type power semiconductor modules are connected in parallel, and a lead terminal to the outside is connected in the middle of each.
In a parallel connection circuit of self-extinguishing type power semiconductor modules, wherein a gate signal line and an emitter signal line from a drive circuit for turning on and off the power semiconductor module are connected to a gate terminal and an emitter terminal of the respective power semiconductor module, respectively. By arranging at least two types of resistors having different signs of temperature dependence in series between the external terminals of the module and the gate electrodes of the individual power semiconductor chips in the module, the large dependence of the gate resistance is obtained. It realizes low loss and high breakdown strength over a wide operating temperature range.

【0012】[0012]

【実施例】以下、本発明をIGBTの自己消弧形パワー
半導体モジュールを例にして、図面を用いて詳述する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings by taking an IGBT self-extinguishing type power semiconductor module as an example.

【0013】図1に本発明の一実施例を示す。同図にお
いてIGBT1,2は、それぞれ共通コレクタCへ、ま
たエミッタワイヤー11によりエミッタEに接続され
る。そしてCおよびEよりそれぞれコレクタ端子20及
びエミッタ端子で外部へ接続される。また、IGBTを
オン,オフさせるゲート端子22から、ゲートワイヤー
12を経てIGBT1,2上のゲートに接続される。こ
のようなIGBTの並列接続回路において、本発明では
IGBT1,2上のゲートの近傍にゲート抵抗Rg1
Rg2を配置し、かつ、各ゲートが並列接続された部分
の外部近傍に共通のゲート抵抗Rg0 を配置する構成に
特徴を有している。
FIG. 1 shows an embodiment of the present invention. In the figure, IGBTs 1 and 2 are connected to a common collector C and an emitter E by an emitter wire 11, respectively. Then, C and E are connected to the outside through the collector terminal 20 and the emitter terminal, respectively. The gate terminal 22 for turning the IGBT on and off is connected to the gates on the IGBTs 1 and 2 via the gate wire 12. In such an IGBT parallel connection circuit, according to the present invention, the gate resistance Rg 1 ,
It is characterized by arranging Rg 2 and arranging a common gate resistance Rg 0 in the vicinity of the outside of the portion where the respective gates are connected in parallel.

【0014】この図において、IGBTを高周波(2〜
10kHz)にてゲート信号を切換え、スイッチングさ
せた場合、Rg1,Rg2がないと並列接続したIGBT
1とIGBT2との間にゲート電圧の共振が発生するお
それがある。これは、チップの特性の差、エミッタワイ
ヤー11の配線長の差により回路の中でループ電流が流
れることによるとみることができる。
In this figure, the IGBT is a high frequency (2 to
When the gate signals are switched at 10 kHz) and switched, IGBTs connected in parallel if there is no Rg 1 or Rg 2.
1 and the IGBT 2 may cause resonance of the gate voltage. It can be considered that this is because a loop current flows in the circuit due to a difference in chip characteristics and a difference in wiring length of the emitter wire 11.

【0015】ここで、ゲート抵抗Rg1,Rg2を付加す
ることにより、ターンオン,ターンオフはいくらかゆる
やかになるが、ゲート電圧の共振を抑制することができ
る。また、図2に示すように、図1のモジュールをさら
に複数個並列接続する場合、以上と同様にして、ゲート
抵抗Rg0 を付加することはゲート電圧の共振を押さえ
るのに有効である。図2において、コレクタ引出し端子
20a,エミッタ引出し端子21a,ゲート引出し端子
22aを示す。
Here, by adding the gate resistors Rg 1 and Rg 2 , turn-on and turn-off are somewhat moderated, but resonance of the gate voltage can be suppressed. Further, as shown in FIG. 2, when a plurality of modules of FIG. 1 are further connected in parallel, adding the gate resistance Rg 0 is effective in suppressing resonance of the gate voltage in the same manner as above. In FIG. 2, a collector lead terminal 20a, an emitter lead terminal 21a, and a gate lead terminal 22a are shown.

【0016】高周波スイッチングや低損失特性を損わな
いためには、Rg1,Rg2,Rg0の値は、1〜10Ω
程度が適している。
In order not to impair high frequency switching and low loss characteristics, the values of Rg 1 , Rg 2 and Rg 0 are 1 to 10Ω.
The degree is suitable.

【0017】図3に本実施例を用いたモジュール構造例
を示す。パワー半導体チップ13は絶縁板15上にろう
付けされ、さらにベース16に放熱する。パワー半導体
チップ13からは、エミッタワイヤー11を経てエミッ
タ端子21へ、またゲートワイヤー12を経てゲート端
子22へ接続されている。さらにモジュールは、気密封
止のためケース17でおおわれ、その内部は絶縁樹脂1
8で満たされている。この図では、Rg0 はRg1,R
2とゲート端子22との間に設けられている。さら
に、図4に示すように、図1においてRg1,Rg2にシ
リコンチップ抵抗を用い、Rg0にサーミスタを用い
て、Rg1,Rg2とRg0の温度特性を異なるようにす
れば、高温時のスイッチング損失も小さくなり、寿命を
延ばすことができる。
FIG. 3 shows an example of a module structure using this embodiment. The power semiconductor chip 13 is brazed on the insulating plate 15 and radiates heat to the base 16. The power semiconductor chip 13 is connected to the emitter terminal 21 via the emitter wire 11 and to the gate terminal 22 via the gate wire 12. Further, the module is covered with a case 17 for hermetically sealing, and the inside thereof is made of insulating resin 1.
Filled with 8. In this figure, Rg 0 is Rg 1 , R
It is provided between g 2 and the gate terminal 22. Furthermore, as shown in FIG. 4, a silicon chip resistors Rg 1, Rg 2 in FIG. 1, using a thermistor Rg 0, if differently the temperature characteristics of Rg 1, Rg 2 and Rg 0, Switching loss at high temperature is also reduced, and the life can be extended.

【0018】また、図5に示すように、Rg1,Rg2
チップ抵抗でなく、チップ表面にTiO2 膜を形成し、
Rg1,Rg2の代用としてもよく、パワー半導体チップ
周りの接合箇所が少なくなり、信頼性も向上し、さらに
コストも低減できる。この場合、Rg0 はシリコンチッ
プ抵抗としてよい。
Further, as shown in FIG. 5, Rg 1 and Rg 2 are not chip resistors but a TiO 2 film is formed on the chip surface,
Rg 1 and Rg 2 may be substituted, and the number of joints around the power semiconductor chip is reduced, reliability is improved, and cost can be reduced. In this case, Rg 0 may be a silicon chip resistor.

【0019】また、図6に示すように、Rg0 はモジュ
ール内蔵抵抗体でなく、モジュールゲート端子22外部
近傍に外付けしても、同様の効果が期待できる。
Further, as shown in FIG. 6, the same effect can be expected if Rg 0 is not a built-in resistor of the module but is externally attached near the outside of the module gate terminal 22.

【0020】また、図7に示すように、Rg1,Rg2
化合物半導体を含むゲートワイヤー12を採用すること
で代用しても同様の効果を期待することができる。
Further, as shown in FIG. 7, the same effect can be expected even if the gate wire 12 containing a compound semiconductor is used instead of Rg 1 and Rg 2 .

【0021】また、Rg1,Rg2が万一破壊ショートし
た場合でも、Rg0があれば、電流のアンバランスは無
い場合よりも発生しにくいという利点がある。
Further, even if Rg 1 and Rg 2 are destroyed and short-circuited, if Rg 0 exists, there is an advantage that the current imbalance is less likely to occur than in the case where there is no imbalance.

【0022】これら実施例のパワー半導体モジュールは
ユーザーにとっても、ダンピング抵抗を外付けする手間
が省け、組立容易で、信頼性も向上するといった利点も
ある。
The power semiconductor modules of these embodiments also have the advantage that the user can save the trouble of attaching a damping resistor externally, can easily assemble, and can improve the reliability.

【0023】[0023]

【発明の効果】このように、本発明によれば、並列接続
するパワー半導体モジュールのゲート共振を低減できる
ので、素子の劣化や破壊を防止することができる。
As described above, according to the present invention, since the gate resonance of the power semiconductor modules connected in parallel can be reduced, it is possible to prevent the element from being deteriorated or destroyed.

【0024】また、モジュール内部の抵抗体の温度特性
を選ぶことにより、スイッチング損失を低減でき、モジ
ュールおよびインバータ装置などのシステムの寿命が延
びる。
Further, by selecting the temperature characteristic of the resistor inside the module, the switching loss can be reduced and the life of the system such as the module and the inverter device is extended.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示す簡略モデル。FIG. 1 is a simplified model showing an embodiment of the present invention.

【図2】本発明の一実施例をさらに並列配置したモデ
ル。
FIG. 2 is a model in which one embodiment of the present invention is further arranged in parallel.

【図3】本発明の一実施例を用いたモジュール構造例。FIG. 3 is a module structure example using an embodiment of the present invention.

【図4】本発明の一実施例であるゲート抵抗の温度特性
を示すグラフ。
FIG. 4 is a graph showing temperature characteristics of a gate resistance that is an embodiment of the present invention.

【図5】本発明の他の実施例。FIG. 5 is another embodiment of the present invention.

【図6】本発明の他の実施例。FIG. 6 is another embodiment of the present invention.

【図7】本発明の他の実施例。FIG. 7 shows another embodiment of the present invention.

【図8】本発明の他の従来例。FIG. 8 shows another conventional example of the present invention.

【図9】本発明の他の従来例。FIG. 9 is another conventional example of the present invention.

【符号の説明】[Explanation of symbols]

11…エミッタワイヤー、12…ゲートワイヤー、13
…パワー半導体チップ、14…ゲート抵抗、15…絶縁
板、15a…絶縁板上の銅パターン、16…ベース板、
17…ケース、18…絶縁樹脂、20…コレクタ端子、
20a…コレクタ引出し端子、21…エミッタ端子、2
1a…エミッタ引出し端子、22…ゲート端子、22a
…ゲート引出し端子。
11 ... Emitter wire, 12 ... Gate wire, 13
... power semiconductor chip, 14 ... gate resistance, 15 ... insulating plate, 15a ... copper pattern on insulating plate, 16 ... base plate,
17 ... Case, 18 ... Insulating resin, 20 ... Collector terminal,
20a ... collector lead-out terminal, 21 ... emitter terminal, 2
1a ... Emitter lead terminal, 22 ... Gate terminal, 22a
… Gate extension terminal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小池 義彦 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 関根 茂樹 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 木村 新 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 小池 信也 茨城県日立市幸町三丁目1番1号 株式会 社日立製作所日立工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshihiko Koike 7-1, 1-1 Omika-cho, Hitachi-shi, Ibaraki Hitachi Ltd. Hitachi Research Laboratory (72) Inventor Shigeki Sekine 7-1, Omika-cho, Hitachi-shi, Ibaraki No. 1 Hitachi Ltd., Hitachi Research Laboratory (72) Inventor Shin Kimura 7-1, 1-1 Omika-cho, Hitachi City, Ibaraki Prefecture Hitachi Ltd. Hitachi Research Laboratory (72) Inventor Shinya Koike, Hitachi City, Ibaraki Prefecture 3-1-1, Machi, Hitachi, Ltd. Hitachi factory

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】複数個の自己消弧型パワー半導体チップの
各エミッタ、および各コレクタ同士を並列に接続し、そ
れぞれに外部への引出端子を接続し、前記パワー半導体
チップをオンオフさせる外部駆動回路からのゲート信号
線とエミッタ信号線を前記それぞれのパワー半導体チッ
プのゲート、およびエミッタにそれぞれ接続してなる自
己消弧型パワー半導体モジュールにおいて、それぞれの
パワー半導体チップの各ゲート配線とモジュール外部ゲ
ート端子との間に第1の抵抗体、および第2の抵抗体を
少なくとも1ヶずつ直列に設けることを特徴とするパワ
ー半導体モジュール。
1. An external drive circuit for connecting each emitter and each collector of a plurality of self-arc-extinguishing type power semiconductor chips in parallel and connecting lead terminals to the outside to turn on / off the power semiconductor chips. In a self-extinguishing type power semiconductor module in which the gate signal line and the emitter signal line from the power semiconductor chip are connected to the gate and the emitter of the power semiconductor chip, respectively, each gate wiring of each power semiconductor chip and the module external gate terminal A power semiconductor module, wherein at least one first resistor and at least one second resistor are provided in series between and.
【請求項2】請求項1のパワー半導体モジュールにおい
て、それぞれのパワー半導体チップの各ゲート配線の近
傍に第1の抵抗体を設け、かつ各ゲート配線を並列接続
する部分とモジュール外部ゲート端子との間に、第2の
抵抗体を設けることを特徴とするパワー半導体モジュー
ル。
2. The power semiconductor module according to claim 1, wherein a first resistor is provided in the vicinity of each gate wiring of each power semiconductor chip, and a portion for connecting each gate wiring in parallel and a module external gate terminal are provided. A power semiconductor module comprising a second resistor provided therebetween.
【請求項3】請求項1のパワー半導体モジュールにおい
て、それぞれのパワー半導体チップの各ゲート配線の近
傍に設ける第1の抵抗体と、各ゲート配線を並列接続す
る部分とモジュール外部ゲート端子との間に設ける第2
の抵抗体とが、抵抗値と温度の関係で片側が正、もう片
側が負の温度特性を有することを特徴とするパワー半導
体モジュール。
3. The power semiconductor module according to claim 1, wherein a first resistor provided in the vicinity of each gate wiring of each power semiconductor chip, a portion connecting each gate wiring in parallel, and a module external gate terminal. Second to be installed in
Power semiconductor module characterized in that the resistance body has a positive temperature characteristic on one side and a negative temperature characteristic on the other side in relation to the resistance value and the temperature.
【請求項4】請求項3のパワー半導体モジュールにおい
て、それぞれのパワー半導体チップの各ゲート配線の近
傍に設ける第1の抵抗体に、シリコン抵抗体を用い、各
ゲート配線を並列接続する部分とモジュール外部ゲート
端子との間に設ける第2の抵抗体に、サーミスタ,Ti
2 などの化合物半導体を用いることを特徴とするパワ
ー半導体モジュール。
4. The power semiconductor module according to claim 3, wherein a silicon resistor is used as a first resistor provided in the vicinity of each gate wiring of each power semiconductor chip, and a module in which each gate wiring is connected in parallel is provided. The second resistor provided between the external gate terminal and the thermistor, Ti
A power semiconductor module characterized by using a compound semiconductor such as O 2 .
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Cited By (3)

* Cited by examiner, † Cited by third party
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WO2001089090A1 (en) * 2000-05-18 2001-11-22 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
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