JPH0817802A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH0817802A
JPH0817802A JP14891694A JP14891694A JPH0817802A JP H0817802 A JPH0817802 A JP H0817802A JP 14891694 A JP14891694 A JP 14891694A JP 14891694 A JP14891694 A JP 14891694A JP H0817802 A JPH0817802 A JP H0817802A
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JP
Japan
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oxide film
layer
electrode
film
silicon oxide
Prior art date
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Application number
JP14891694A
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Japanese (ja)
Inventor
Hitoshi Yoshida
仁 吉田
Shigeaki Tomonari
恵昭 友成
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Publication date
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Abstract

PURPOSE:To prevent an electrode and a substrate from being short-circuited due to the undercut of the ground layer of the electrode. CONSTITUTION:A process for forming a ground oxide layer 8 on silicon substrate 7, a process for forming silicon nitride film 9 on an etching stop layer on the ground oxide layer 8, a process for forming a metal thin film 10 which becomes an electrode at a specific position on the silicon nitride film 9, and a process for forming silicon oxide film 12 with the same composition as that of the ground oxide layer 8 on the entire surface of a substrate by the plasma CVD after forming the metal thin film 10 are included, thus preventing the ground oxide layer 8 from being etched when etching the silicon oxide film 12 which becomes an electrode layer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法、
特に、静電力駆動リレーの固定片の製造方法及びその半
導体装置の製造方法により製造される半導体装置の構造
に関するものである。
BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device,
In particular, the present invention relates to a structure of a semiconductor device manufactured by a method of manufacturing a fixed piece of an electrostatic drive relay and a method of manufacturing the semiconductor device.

【0002】[0002]

【従来の技術】静電力駆動リレーは、基板間に電圧を印
加し、基板間に作用する静電力によって可動片を撓ま
せ、それぞれの基板に形成された電極を接触させて開閉
を行うリレーである。図3に従来の静電力駆動リレーの
固定片の一例を示す。図3は固定片の断面図である。図
で、1は基板、2は基板1上に形成された下地酸化膜、
3は金で構成され、下地酸化膜2上の所定位置に形成さ
れた電極、4は下地酸化膜2上の電極3に隣接する位置
に形成されたエレクトレット層である。
2. Description of the Related Art An electrostatic force driven relay is a relay that opens and closes by applying a voltage between substrates, bending the movable piece by the electrostatic force acting between the substrates, and contacting the electrodes formed on each substrate. is there. FIG. 3 shows an example of a fixed piece of a conventional electrostatic drive relay. FIG. 3 is a sectional view of the fixing piece. In the figure, 1 is a substrate, 2 is an underlying oxide film formed on the substrate 1,
Reference numeral 3 denotes an electrode formed of gold, and reference numeral 4 denotes an electret layer formed at a position on the underlying oxide film 2 adjacent to the electrode 3.

【0003】図3に示すように、静電力駆動リレーの固
定片は、基板1の全面に絶縁層として下地酸化膜2を形
成し、その上に電極3を形成した後、電極3と隣接する
位置にエレクトレット層4を形成することによって形成
されていた。エレクトレット層4は、半永久的に表面に
電荷を保持することができる層で、図3に示す固定片の
一例では、製法は異なるが、エレクトレット層4は絶縁
層である下地酸化膜2と組成が同じで、ともに酸化シリ
コンで構成されている。エレクトレット層4は、プラズ
マCVDにより形成されたシリコン酸化膜をポーリング
処理した後、不要部分をエッチングにより除去すること
によって形成される。エレクトレット層4のみをパター
ニングする場合、下地酸化膜2との選択比が取れないた
め、エレクトレット層4のエッチングは、モニターウェ
ハによる時間管理で行っていた。このため、オーバーエ
ッチすると下地酸化膜2もエッチングする恐れがあっ
た。
As shown in FIG. 3, a fixed piece of an electrostatic drive relay has a base oxide film 2 formed as an insulating layer on the entire surface of a substrate 1, an electrode 3 formed on the base oxide film 2, and then an adjacent electrode 3. It was formed by forming the electret layer 4 at the position. The electret layer 4 is a layer that can semi-permanently retain charges on the surface. In the example of the fixing piece shown in FIG. 3, the electret layer 4 has a composition different from that of the base oxide film 2 which is an insulating layer, though the manufacturing method is different. Similarly, both are made of silicon oxide. The electret layer 4 is formed by poling the silicon oxide film formed by plasma CVD and then removing unnecessary portions by etching. When only the electret layer 4 is patterned, the selectivity of the electret layer 4 with the underlying oxide film 2 cannot be obtained. Therefore, the etching of the electret layer 4 is performed by time management with a monitor wafer. Therefore, there is a possibility that the underlying oxide film 2 may also be etched when overetched.

【0004】[0004]

【発明が解決しようとする課題】図4に基づいてエレク
トレット層のエッチング工程について説明する。図4は
固定片を形成した基板の断面図である。図4は、基板1
上に下地酸化膜2及び電極3を形成し、基板1の全面に
プラズマCVDによりシリコン酸化膜5を形成した状態
を示したものである。ここで、電極3の側面部(X部)
に形成されたシリコン酸化膜5aは、下地酸化膜2上
(Y部)に形成されたシリコン酸化膜5bに比べ薄くな
る。このため、エレクトレット層となるシリコン酸化膜
5をエッチングする場合、電極3の側面部(X部)に形
成されたシリコン酸化膜5aがエッチングによる除去さ
れても、下地酸化膜2上(Y部)に形成されたシリコン
酸化膜5bは、まだ残っている状態となる。このため、
下地酸化膜2上(Y部)に形成されたシリコン酸化膜5
bが全てエッチング除去された時点では、電極3の側面
部(X部)に形成されたシリコン酸化膜5aはすでに除
去されているので、電極3の側面部からエッチャントが
下地酸化膜2に達し、電極3下方に形成された下地酸化
膜2もエッチングしてしまうという問題点があった。下
地酸化膜2とエレクトレット層となるシリコン酸化膜
は、ともに同じエッチャントによりエッチングされる
が、エレクトレット層のエッチング速度は小さく、同じ
膜厚のプラズマCVD膜の半分程度のエッチング速度し
かないため、エッチャントがエレクトレット層の薄い電
極3の側面部から下地酸化膜2に達して、電極3の下地
(下地酸化膜2)のアンダーカットが大きくなるものと
思われる。このアンダーカットが大きくなることによ
り、電極3が自重で下方に撓んで基板1に接触して短絡
してしまうという不具合が発生していた。
The process of etching the electret layer will be described with reference to FIG. FIG. 4 is a sectional view of the substrate on which the fixing piece is formed. FIG. 4 shows the substrate 1
This shows a state in which a base oxide film 2 and an electrode 3 are formed on the substrate 1, and a silicon oxide film 5 is formed on the entire surface of the substrate 1 by plasma CVD. Here, the side surface portion (X portion) of the electrode 3
The silicon oxide film 5a formed on the substrate is thinner than the silicon oxide film 5b formed on the underlying oxide film 2 (Y portion). Therefore, when the silicon oxide film 5 to be the electret layer is etched, even if the silicon oxide film 5a formed on the side surface portion (X portion) of the electrode 3 is removed by etching, the underlying oxide film 2 (Y portion) is removed. The silicon oxide film 5b thus formed remains in a state where it remains. For this reason,
Silicon oxide film 5 formed on base oxide film 2 (Y portion)
When b is completely removed by etching, the silicon oxide film 5a formed on the side surface (X portion) of the electrode 3 has already been removed. Therefore, the etchant reaches the underlying oxide film 2 from the side surface of the electrode 3, There is a problem that the underlying oxide film 2 formed below the electrode 3 is also etched. The underlying oxide film 2 and the silicon oxide film to be the electret layer are both etched by the same etchant, but the etching rate of the electret layer is low, and the etching rate is only about half that of the plasma CVD film of the same thickness. It is considered that the undercut of the base of the electrode 3 (base oxide film 2) becomes large by reaching the base oxide film 2 from the side surface of the electrode 3 having a thin electret layer. Due to this large undercut, the electrode 3 bends downward by its own weight and comes into contact with the substrate 1 to cause a short circuit.

【0005】本発明は上記問題点に鑑みなされたもの
で、その目的とするところは、絶縁層上にその絶縁層と
同じ組成のエレクトレット層を形成する半導体装置にお
いて、エレクトレット層をエッチングする際に絶縁層が
エッチングされてしまうのを防止することができる半導
体装置の製造方法及びその製造方法により形成される半
導体装置の構造を提供することにある。
The present invention has been made in view of the above problems, and an object thereof is to etch an electret layer in a semiconductor device in which an electret layer having the same composition as that of the insulating layer is formed on the insulating layer. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing the insulating layer from being etched, and a structure of the semiconductor device formed by the manufacturing method.

【0006】[0006]

【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の半導体装置の製造方法は、基板上に
絶縁層を形成する工程と、前記絶縁層上に少なくとも1
層のエッチングストップ層を形成する工程と、前記エッ
チングストップ層上の所定位置に金属薄膜を形成する工
程と、前記金属薄膜を形成した後に前記基板全面にプラ
ズマCVDにより前記絶縁層と同じ組成のエレクトレッ
ト層を形成する工程と、そのエレクトレット層をエッチ
ングする工程とを含むことを特徴とするものである。
In order to achieve the above object, a method of manufacturing a semiconductor device according to claim 1 includes a step of forming an insulating layer on a substrate, and at least one step on the insulating layer.
A step of forming an etching stop layer of the layer, a step of forming a metal thin film at a predetermined position on the etching stop layer, and an electret having the same composition as the insulating layer by plasma CVD on the entire surface of the substrate after forming the metal thin film. It is characterized by including a step of forming a layer and a step of etching the electret layer.

【0007】請求項2記載の半導体装置の製造方法は、
請求項1記載の半導体装置の製造方法で、前記絶縁層が
上方に向かうにつれてその組成が酸化シリコンから窒化
シリコンに連続的に変化する膜であり、前記エッチング
ストップ層がシリコン窒化膜で構成されていることを特
徴とするものである。
A method of manufacturing a semiconductor device according to claim 2 is
2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating layer is a film whose composition continuously changes from silicon oxide to silicon nitride as it goes upward, and the etching stop layer is composed of a silicon nitride film. It is characterized by being present.

【0008】請求項3記載の半導体装置は、基板上にシ
リコン酸化膜が形成され、そのシリコン酸化膜上の所定
位置に電極となる金属薄膜が形成され、前記シリコン酸
化膜上の前記金属薄膜に隣接する位置に前記シリコン酸
化膜と同じ組成の、プラズマCVDで形成されたエレク
トレット層が形成され、前記シリコン酸化膜と前記金属
薄膜間に、少なくとも1層のエッチングストップ層が設
けられていることを特徴とするものである。
According to another aspect of the semiconductor device of the present invention, a silicon oxide film is formed on a substrate, a metal thin film serving as an electrode is formed at a predetermined position on the silicon oxide film, and the metal thin film on the silicon oxide film is formed. An electret layer having the same composition as the silicon oxide film and formed by plasma CVD is formed at an adjacent position, and at least one etching stop layer is provided between the silicon oxide film and the metal thin film. It is a feature.

【0009】[0009]

【作用】請求項1記載の半導体装置の製造方法によれ
ば、絶縁層上にその絶縁層と同じ組成のエレクトレット
層、及び、電極を形成する半導体装置において、絶縁層
とエレクトレット層との間に少なくとも1層のエッチン
グストップ層を形成したので、電極の側面部に形成され
たエレクトレット層がエッチング除去されても、電極下
方のシリコン酸化膜をエッチングしてしまうことがな
い。
According to the method of manufacturing a semiconductor device of claim 1, in the semiconductor device in which an electret layer having the same composition as that of the insulating layer and an electrode are formed on the insulating layer, between the insulating layer and the electret layer. Since at least one etching stop layer is formed, even if the electret layer formed on the side surface of the electrode is removed by etching, the silicon oxide film below the electrode is not etched.

【0010】請求項2記載の半導体装置の製造方法によ
れば、シリコン酸化膜上に、酸化シリコンより形成され
たエレクトレット層、及び、電極を形成する半導体装置
において、シリコン酸化膜とエレクトレット層との間に
エッチングストップ層としてシリコン窒化膜を形成した
ので、電極の側面部に形成されたエレクトレット層がエ
ッチング除去されても、電極下方に形成されたシリコン
酸化膜をエッチングしてしまうことがない。
According to the method for manufacturing a semiconductor device of the second aspect, in the semiconductor device in which the electret layer formed of silicon oxide and the electrode are formed on the silicon oxide film, the silicon oxide film and the electret layer are formed. Since the silicon nitride film is formed as the etching stop layer in between, even if the electret layer formed on the side surface of the electrode is removed by etching, the silicon oxide film formed below the electrode is not etched.

【0011】本発明のエッチングストップ層は、エレク
トレット層のエッチング溶液に対してエッチングされな
い材料で構成されている。
The etching stop layer of the present invention is made of a material which is not etched by the etching solution for the electret layer.

【0012】図2にエッチングストップ層を形成した固
定片の一実施例を示す。下地酸化膜2上にシリコン窒化
膜6をエッチングストップ層として形成することによ
り、下地酸化膜2とエレクトレット層4が分離される。
これは、エレクトレット層4のみをパターニングするこ
とを可能にし、電極3の下方に形成された下地酸化膜2
がエッチングされない構造を実現することができ、下地
酸化膜2のアンダーカットにより電極3と基板1とが接
触するのを防止することができる。従来は、エッチング
モニターによる厳密な時間管理が必要であり、わずかな
オーバーエッチでも下地酸化膜2をエッチングしていた
のが、このエッチングストップ層であるシリコン窒化膜
6を形成することにより厳密な時間管理が不要となる。
FIG. 2 shows an embodiment of a fixing piece having an etching stop layer formed thereon. By forming the silicon nitride film 6 as the etching stop layer on the base oxide film 2, the base oxide film 2 and the electret layer 4 are separated.
This allows only the electret layer 4 to be patterned, and the underlying oxide film 2 formed below the electrode 3 can be patterned.
It is possible to realize a structure in which the electrode 3 is not etched, and it is possible to prevent the electrode 3 and the substrate 1 from coming into contact with each other due to the undercut of the underlying oxide film 2. Conventionally, strict time management by an etching monitor is required, and the underlying oxide film 2 was etched even with a slight overetching. However, by forming the silicon nitride film 6 which is the etching stop layer, strict time management is required. No need for management.

【0013】[0013]

【実施例】図1に基づいて本発明の半導体装置の製造方
法の一実施例について説明する。図1はエレクトレット
層となるシリコン酸化膜を基板の全面に形成した状態を
示す断面図である。まず、基板であるシリコン基板7上
に、下地酸化膜8(絶縁層、シリコン酸化膜)を熱酸化
により1.0 〜1.3 μm の厚さに形成する。下地酸化膜8
を、上方に向かうにつれてその組成が酸化シリコンから
窒化シリコンに連続的に変化するように構成してもよ
い。次に、エッチングストップ層としてシリコン窒化膜
9を減圧CVD法により1000オングストロームの厚さに
形成する。下地酸化膜8上にシリコン窒化膜9を形成す
る場合、応力の釣合いがとれていない場合は、シリコン
窒化膜9が反る恐れがあるためシリコン窒化膜9の膜厚
は重要である。下地酸化膜8とシリコン窒化膜9間に作
用する応力がつりあっていればシリコン窒化膜9の膜厚
は実施例に限定されない。また、エッチングストップ層
を構成する膜は、シリコン窒化膜に限定されるものでは
なく、例えば、電極として金で構成された金属薄膜10
とシリコン基板7間の絶縁がとれ、シリコン酸化膜のエ
ッチャントによりエッチングされない材質のものであれ
ば用いることができる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the method for manufacturing a semiconductor device of the present invention will be described with reference to FIG. FIG. 1 is a sectional view showing a state in which a silicon oxide film to be an electret layer is formed on the entire surface of a substrate. First, a base oxide film 8 (insulating layer, silicon oxide film) is formed on a silicon substrate 7 which is a substrate by thermal oxidation to a thickness of 1.0 to 1.3 μm. Base oxide film 8
May be configured such that its composition continuously changes from silicon oxide to silicon nitride as it goes upward. Next, a silicon nitride film 9 is formed as an etching stop layer by the low pressure CVD method to a thickness of 1000 angstroms. When the silicon nitride film 9 is formed on the underlying oxide film 8, if the stress is not balanced, the silicon nitride film 9 may warp, so the thickness of the silicon nitride film 9 is important. The thickness of the silicon nitride film 9 is not limited to that in the embodiment as long as the stress acting between the underlying oxide film 8 and the silicon nitride film 9 is balanced. The film forming the etching stop layer is not limited to the silicon nitride film, and for example, the metal thin film 10 made of gold as an electrode is used.
Any material can be used as long as it can insulate the silicon substrate 7 from the silicon substrate and is not etched by the etchant of the silicon oxide film.

【0014】次に電極となる金属薄膜10を形成する。
金製の金属薄膜10は剥がれやすいため、金属薄膜10
とシリコン窒化膜9との間にクロム層11を1000オング
ストロームの厚さに形成しておく。この材料もクロムに
限定されるものではなく、密着性の高いものであれば他
の材料を使用してもよい。このクロム層11をパターニ
ングせずに残したまま、金薄膜をスパッタ装置により 1
μm 以上、堆積させる。
Next, a metal thin film 10 to be an electrode is formed.
Since the metal thin film 10 made of gold is easily peeled off, the metal thin film 10
A chromium layer 11 having a thickness of 1000 angstrom is formed between the silicon nitride film 9 and the silicon nitride film 9. This material is not limited to chromium, and other materials may be used as long as they have high adhesiveness. With the chrome layer 11 left unpatterned, a gold thin film is sputtered.
Deposit over μm.

【0015】次に、電極形成用のレジストマスクを金薄
膜上に形成し、アルゴンイオンをシリコン基板7に垂直
に当てて物理的にエッチングするイオンミリング装置、
または、王水等の湿式エッチングにより、金製の金属薄
膜10とクロム層11とを同時にパターニングする。
Next, an ion milling apparatus for forming a resist mask for forming electrodes on the gold thin film and physically etching the silicon substrate 7 by applying argon ions vertically thereto,
Alternatively, the metal thin film 10 made of gold and the chrome layer 11 are simultaneously patterned by wet etching with aqua regia.

【0016】次に、エレクトレット層の形成方法につい
て説明する。エレクトレット層となるシリコン酸化膜1
2をプラズマCVDによりシリコン基板7の全面に形成
する。この形成されたシリコン酸化膜12をポーリング
処理することにより、シリコン酸化膜12の表面に半永
久的に電荷が保持されエレクトレット層となる。金属薄
膜10に隣接する位置にエレクトレット層を形成するた
めにレジストマスクを用いて、バッファードフッ酸(B
HF)によりエッチングする。この場合、従来例に比
べ、エッチングストップ層としてシリコン窒化膜9が形
成されているため、エレクトレット層のエッチングが終
了した段階でエッチングがストップされ、下地酸化膜8
をエッチングしてしまうことがない。これにより、電極
である金属薄膜10の下地となる下地酸化膜8が大きく
アンダーカットされ電極である金属薄膜10が自重で下
方に撓み、シリコン基板7と接触して短絡してしまうと
いう問題点を解決することができる。
Next, a method for forming the electret layer will be described. Silicon oxide film 1 that becomes the electret layer
2 is formed on the entire surface of the silicon substrate 7 by plasma CVD. By performing a poling treatment on the formed silicon oxide film 12, electric charges are semipermanently retained on the surface of the silicon oxide film 12 to form an electret layer. Using a resist mask to form an electret layer at a position adjacent to the metal thin film 10, the buffered hydrofluoric acid (B
Etching with HF). In this case, as compared with the conventional example, since the silicon nitride film 9 is formed as the etching stop layer, the etching is stopped at the stage when the etching of the electret layer is completed, and the underlying oxide film 8 is formed.
Will not be etched. As a result, the underlying oxide film 8 that is the base of the metal thin film 10 that is an electrode is largely undercut, and the metal thin film 10 that is an electrode bends downward due to its own weight, causing contact with the silicon substrate 7 and causing a short circuit. Can be resolved.

【0017】[0017]

【発明の効果】請求項1記載の半導体装置の製造方法に
よれば、絶縁層上にその絶縁層と同じ組成のエレクトレ
ット層、及び、電極を形成する半導体装置において、絶
縁層とエレクトレット層との間に少なくとも1層のエッ
チングストップ層を形成したので、電極の側面部に形成
されたエレクトレット層がエッチング除去されても、電
極下方のシリコン酸化膜をエッチングしてしまうことが
ないので電極が基板に接触して短絡してしまうことがな
い。
According to the method for manufacturing a semiconductor device of the first aspect, in the semiconductor device in which the electret layer having the same composition as the insulating layer and the electrode are formed on the insulating layer, the insulating layer and the electret layer are formed. Since at least one etching stop layer is formed between the electrodes, even if the electret layer formed on the side surface of the electrode is removed by etching, the silicon oxide film below the electrode is not etched, so that the electrode is formed on the substrate. There is no contact and short circuit.

【0018】請求項2記載の半導体装置の製造方法によ
れば、シリコン酸化膜上に、酸化シリコンより形成され
たエレクトレット層、及び、電極を形成する半導体装置
において、シリコン酸化膜とエレクトレット層との間に
エッチングストップ層としてシリコン窒化膜を形成した
ので、電極の側面部に形成されたエレクトレット層がエ
ッチング除去されても、電極下方に形成されたシリコン
酸化膜をエッチングしてしまうことがないので電極が基
板に接触して短絡してしまうことがない。
According to the method for manufacturing a semiconductor device of the second aspect, in the semiconductor device in which the electret layer formed of silicon oxide and the electrode are formed on the silicon oxide film, the silicon oxide film and the electret layer are formed. Since a silicon nitride film is formed as an etching stop layer between the electrodes, even if the electret layer formed on the side surface of the electrode is removed by etching, the silicon oxide film formed below the electrode is not etched. Does not come into contact with the substrate to cause a short circuit.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
FIG. 1 is a cross-sectional view showing an example of a method for manufacturing a semiconductor device of the present invention.

【図2】本発明の半導体装置の一実施例を示す断面図で
ある。
FIG. 2 is a sectional view showing an embodiment of a semiconductor device of the present invention.

【図3】従来の半導体装置の一例を示す断面図である。FIG. 3 is a sectional view showing an example of a conventional semiconductor device.

【図4】従来の半導体装置の製造方法の一例を示す断面
図である。
FIG. 4 is a cross-sectional view showing an example of a conventional semiconductor device manufacturing method.

【符号の説明】[Explanation of symbols]

1,7 シリコン基板(基板) 2,8 シリコン酸化膜(絶縁層) 3,10 金属薄膜 4 エレクトレット層 6,9 シリコン窒化膜(エッチングスト
ップ層)
1,7 Silicon substrate (substrate) 2,8 Silicon oxide film (insulating layer) 3,10 Metal thin film 4 Electret layer 6,9 Silicon nitride film (etching stop layer)

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板上に絶縁層を形成する工程と、前記
絶縁層上に少なくとも1層のエッチングストップ層を形
成する工程と、前記エッチングストップ層上の所定位置
に電極となる金属薄膜を形成する工程と、前記金属薄膜
を形成した後に前記基板全面にプラズマCVDにより前
記絶縁層と同じ組成のエレクトレット層を形成する工程
と、そのエレクトレット層をエッチングする工程とを含
むことを特徴とする半導体装置の製造方法。
1. A step of forming an insulating layer on a substrate, a step of forming at least one etching stop layer on the insulating layer, and a metal thin film serving as an electrode at a predetermined position on the etching stop layer. And a step of forming an electret layer having the same composition as the insulating layer by plasma CVD on the entire surface of the substrate after forming the metal thin film, and a step of etching the electret layer. Manufacturing method.
【請求項2】 前記絶縁層が上方に向かうにつれてその
組成が酸化シリコンから窒化シリコンに連続的に変化す
る膜であり、前記エッチングストップ層がシリコン窒化
膜で構成されていることを特徴とする請求項1記載の半
導体装置の製造方法。
2. The insulating layer is a film whose composition continuously changes from silicon oxide to silicon nitride as it goes upward, and the etching stop layer is composed of a silicon nitride film. Item 2. A method of manufacturing a semiconductor device according to item 1.
【請求項3】 基板上にシリコン酸化膜が形成され、そ
のシリコン酸化膜上の所定位置に電極となる金属薄膜が
形成され、前記シリコン酸化膜上の前記金属薄膜に隣接
する位置に前記シリコン酸化膜と同じ組成の、プラズマ
CVDで形成されたエレクトレット層が形成され、前記
シリコン酸化膜と前記金属薄膜間に、少なくとも1層の
エッチングストップ層が設けられていることを特徴とす
る半導体装置。
3. A silicon oxide film is formed on a substrate, a metal thin film to be an electrode is formed at a predetermined position on the silicon oxide film, and the silicon oxide film is formed on the silicon oxide film at a position adjacent to the metal thin film. A semiconductor device having an electret layer formed by plasma CVD and having the same composition as the film, and at least one etching stop layer provided between the silicon oxide film and the metal thin film.
JP14891694A 1994-06-30 1994-06-30 Semiconductor device and its manufacture Withdrawn JPH0817802A (en)

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JP14891694A JPH0817802A (en) 1994-06-30 1994-06-30 Semiconductor device and its manufacture

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JP14891694A JPH0817802A (en) 1994-06-30 1994-06-30 Semiconductor device and its manufacture

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