JPH0817376B2 - クロック再生回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、４値以上の符号を伝送信号として扱う全２
重ディジタル加入者線伝送システム等の受信部における
クロック再生回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、昭和59年度
電子通信学会通信部門全国大会558、近藤・小野・小林
著「320Kbit/S LT用タンクレスクロック再生方式」P.2
−203、及び国際会議issls 86、（1986）（米）、K.
J.Wouda他「トワードス ア シングル チップ アイ
エスデエヌ トランスミッション ユニット（Towards
a Single Chip ISDN Transmisson Uuit）」P.250−255
に記載されるものがあった。以下、その構成を説明す
る。

従来のクロック再生回路としては、前記文献に記載
されているように、２値あるいは３値の伝送路符号の立
ち上りエッジを立ち上り検出回路で検出し、その立ち上
りエッジからタイミング信号を抽出してフェイズロック
ループでクロックを再生するものがあった。

また、第２図は前記文献に記載されたクロック再生
回路の構成ブロック図である。このクロック再生回路
は、３値信号用のもので、３値の入力信号をサンプリン
グ回路１でサンプリングし、それをアナログ／ディジタ
ル変換器（以下、A/D変換器という）２でディジタル信
号に変換し、そのディジタル信号を遅延回路３で一定時
間遅らせると共に、乗算器４で定数−1/8を掛け、その
遅延回路３の出力信号と乗算器４の出力信号とを加算器
５で加算した後、その加算値を識別器６で識別して３値
１、０、−１の出力信号を得る。この際、加算器５の出
力信号は減算器７に与えられると共に、識別器６の出力
信号が乗算器８で定数２を掛けられた後に減算器７に与
えられ、その減算器７で加算器５の出力信号と乗算器８
の出力信号との差がとられる。この差は遅延回路９で一
定時間遅延された後、乗算器10で識別器６の出力信号と
乗算され、この乗算結果がタイミングコントロール回路
11に入力し、このタイミングコントロール回路11から出
力されるサンプリング信号によってサンプリング回路１
がオン，オフ動作を行う。そして、前記識別器６の出力
信号からクロックを再生するようになっていた。

（発明が解決しようとする問題点） しかしながら、上記構成のクロック再生回路では、次
のにような問題点があった。

前記文献のクロック再生回路において、伝送路符号
が４値以上をとる符号、例えば＋３、＋１、−１、−３
のレベルを持つ2B1Q符号（２ビットの２値信号を１ビッ
トの４値信号に変換した信号）からクロックを再生する
場合、第３図の動作波形図に示すように、2B1Q信号が閾
値1,2,3を通過する時に、その立ち上りエッジを検出し
てタイミング信号を抽出するため、このタイミング信号
のジッタが大きくなり、さらに2B1Q信号が−３レベルか
ら＋３レベルに変化した時に３つのタイミング信号が抽
出されてしまう。このように、立ち上りエッジからタイ
ミング信号を抽出すると、ジッタのみならず、その数も
不正確となり、その抽出されたタイミング信号をもとに
フェイズロックループ等でクロックを再生すると、この
クロックの特性が悪いという問題点があった。

また、前記文献のクロック再生回路では、３値信号
を扱う場合の構成であるため、４値以上の直流成分を含
む2B1Q等の信号を扱うことができないという問題点があ
った。

本発明は前記従来技術が持っていた問題点として、４
値以上の伝送路符号から精度良くクロックを再生するこ
とが困難な点について解決したクロック再生回路を提供
するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、2B1Q等の４
値以上の符号を伝送信号として扱う全２重ディジタル加
入者線伝送方式の受信部等のクロック再生回路におい
て、クロック信号に基づき、４値以上の符号の入力信号
をサンプリングするサンプリング手段と、前記サンプリ
ング手段の出力信号とこの出力信号を１タイムスロット
だけ遅延した信号との差を求めるハイパスフィルタと
を、備えている。

さらに、前記ハイパスフィルタの出力信号を入力し、
１タイムスロット前のタイムスロットに対して現時点の
信号と１タイムスロット前の信号との間の変化分に一定
の係数をかけた干渉を与えるプリカーサ手段と、前記プ
リカーサ手段における隣合ったタイムスロットの信号の
差またはその差の極性を出力する差出力手段と、前記プ
リカーサ手段の出力信号と遅延信号とを加算する加算器
と、前記加算器の出力信号を複数の閾値で識別する識別
器と、前記識別器の出力信号を１タイムスロットだけ遅
延して前記遅延信号を生成する遅延回路と、前記識別器
の入力信号と出力信号との差を求める減算器と、前記差
出力手段の出力信号と前記減算器の出力信号とを乗算す
る乗算器と、前記乗算器の出力信号に応じた周波数の前
記クロック信号を発生して前記サンプリング手段に与え
る発振器とが、設けられている。

（作 用） 本発明によれば、以上のようにクロック再生回路を構
成したので、プリカーサ手段はハイパスフィルタの出力
信号を入力して１タイムスロット前の信号に対し一定の
大きさの符号間干渉を与え、また差出力手段は隣合った
タイムスロットの信号の差またはその差の極性を出力す
る。前記プリカーサ手段の出力信号は遅延回路の出力信
号と加算され、識別器で識別される。この識別器の入力
信号と出力信号の差が減算器でとられ、乗算器によって
前記差出力手段の出力信号と乗算され発振器に与えられ
る。発振器は、与えられた乗算結果に応じた周波数のク
ロック信号を出力し、これをサンプリング信号としてサ
ンプリング手段に与える。サンプリング手段は、入力信
号をサンプリングして前記ハイパスフィルタに与える。
これにより、４値以上の入力信号から簡易、かつ的確に
クロック信号の再生が行える。従って、前記問題点を除
去できるのである。

（実施例） 第１図は、本発明の実施例を示すクロック再生回路の
構成ブロック図である。

このクロック再生回路は、2B1Q信号等の入力信号Siを
入力する入力端子20、複合信号Soを出力する出力端子2
1、制御信号Scを出力する出力端子22、及び再生された
クロック信号φを出力する出力端子23を有している。入
力端子20にはサンプリング手段（例えば、サンプリング
回路）24、ハイパスフィルタ40、及び識別復合回路50が
縦続接続され、その識別復号回路50の出力側が出力端子
21に接続されている。

ここで、サンプリング回路24は、クロック信号φをサ
ンプリング信号として入力し、そのサンプリング信号に
基づき入力信号Siを所定の周期で抽出する回路である。
ハイパスフィルタ30は、自己の送信信号が自局の受信信
号にまわり込み、このまわり込み信号（これをエコー信
号という）が入力端子20に入力された場合に、そのエコ
ー信号を消去するための図示しないエコーキャンセラの
タップ長を短くするための回路、つまりエコー信号の持
続長を短くして受信部の早期安定化を図るための回路で
あり、例えば４値の2B1Q信号を７値の信号に変換する機
能を有している。このハイパスフィルタ30は、サンプリ
ング回路24の出力信号を１タイムスロットＴだけ遅延さ
せる遅延回路31と、サンプリング回路24及び遅延回路31
の両出力信号の差をとる減算器32とで、構成されてい
る。エコーキャンセラは、例えば電子通信学会「ディジ
タル信号処理の応用」３版（昭58−７−10）P.212−221
に記載されているように、エコー径路の特性を推定し、
この推定された特性と入力信号から、演算によってエコ
ーと推定される擬似エコー信号を生成し、その擬似エコ
ー信号でエコー信号を消去する機能を有している。

ハイパスフィルタ30の出力側に接続されたプリカーサ
回路40は、１タイムスロットＴ前のタイムスロットに対
し、現時点の信号と１タイムスロットＴ前の信号の間の
変化分に一定の係数αを掛けた干渉を与える、つまり１
タイムスロットＴ前の信号に対し一定の大きさの符号間
干渉を与えるプリカーサ手段としての機能を有し、減算
器32の出力信号を１タイムスロットＴだけ遅延回路41
と、この遅延回路41の入出力信号間の差をとる減算器42
と、この減算器42の出力信号に係数α（通常、α＝0.05
〜0.2程度）を掛ける乗算器43と、この乗算器43の出力
信号と遅延回路41の出力信号を加算する加算器44とで構
成されている。

加算器44の出力側に接続された識別復号回路50は、１
タイムスロット前の識別した信号と現在の入力信号を加
算してその加算結果を例えば４値の識別能力を持つ識別
器で識別することにより、元の４値の信号を復号してそ
の復号信号Soを出力端子21へ送出する回路である。この
識別復号回路50は、プリカーサ回路40の出力信号と遅延
信号S53を加算する加算器51と、この加算器51の出力信
号を例えば４つの閾値で識別してその識別結果を復号信
号Soの形で出力する４値識別器52と、この４値識別器52
の出力信号を１タイムスロットＴだけ遅延して遅延信号
S53を生成する遅延回路53とで構成されている。

さらに、プリカーサ回路40中の減算器42の出力側には
極性判別回路60が接続されると共に、４値識別器52の入
出力端子間に減算器61の入力側が接続され、その減算器
61の出力側と前記極性判別回路60の出力側とが乗算器62
の入力側に接続されている。また、乗算器62の出力側に
は出力端子22及び発振器63の入力側が接続され、その発
振器63の出力側が出力端子23及びサンプリング回路24に
接続されている。

ここで、極性判別回路60は、減算器42の出力信号の極
性を判別してその判別信号を乗算器62へ供給する回路で
あり、減算器42と共に差出力手段を構成している。減算
器61は４値識別器52の入出力信号差を求める回路、乗算
器62は極性判別回路60と減算器61の両出力信号を乗算し
てその乗算結果である制御信号Scを発振器63及び出力端
子22へ与える回路である。発振器63は、制御信号Scに対
応する周波数のクロック信号φを発生し、それを出力端
子23へ与えると共に、サンプリング信号としてサンプリ
ング回路24へ供給する回路であり、例えば電圧制御発振
器あるいは可変分周発振器で構成されている。なお、発
振器63の入力側には雑音抑圧のために、アナログ発振器
である電圧制御発振器を用いた場合にはローパスフィル
タからなるループフィルタを接続し、また可変分周発振
器を用いた場合にはアップダウンカウンタ等のディジタ
ル積分回路を接続することが望ましい。

以上のサンプリング回路24、ハイパスフィルタ30、プ
リカーサ回路40、識別復号回路50、極性判別回路60、減
算器61、乗算器62、及び発振器63により、フェイズロッ
クループが構成され、発振器63の発振周波数を入力信号
のクロック周波数に等しくしておくことによってクロッ
ク信号φが再生されるようになっている。

次に、第４図（Ａ），（Ｂ），（Ｃ）及び第５図を参
照しつつ第１図の動作を説明する。なお、第４図
（Ａ），（Ｂ），（Ｃ）は第１図の動作波形図であり、
同図（Ａ）は入力信号Siとして2B1Q信号を用いた場合の
アイパターン、同図（Ｂ）は乗算器62の出力側と発振器
63の入力側を切り離す等により、発振器63を入力信号Si
に対して非同期とし、入力信号Siのクロックで同期をと
ることにより得られるハイパスフィルタ30の出力信号、
つまり７値の信号のアイパターンである。また同図
（Ｃ）は、入力端子20に2B1Q符号のランダム信号を加え
た時のサンプリング位相（発振器63の位相）に対する出
力端子22上の制御信号Scの波形である。さらに、第５図
は、第４図（Ｃ）の拡大波形図である。

先ず、第４図（Ａ）のような４値の2B1Q信号が入力信
号Siとして入力端子20に供給されると、その入力信号Si
は、発振器63から出力されるクロック信号φによりオ
ン，オフ動作を行うサンプリング回路24によりサンプリ
ングされた後、ハイパスフィルタ30に与えられる。サン
プリングされた信号は、ハイパスフィルタ30中の遅延回
路31で１タイムスロットＴだけ遅延され、減算器32によ
りもとのサンプリングされた信号との差が求められ、そ
の減算器32から第４図（Ｂ）のような７値の信号の形で
出力される。７値の信号はプリカーサ回路40により、１
タイムスロットＴ前の信号に対し一定の大きさの符号間
干渉が与えられる。つまり、７値の信号は、遅延回路41
により１タイムスロットＴだけ遅延され、その遅延前と
遅延後の信号が減算器42で減算され、乗算器43で係数α
（＝0.05〜0.2）と乗算された後、前記遅延後の信号と
加算器44で加算され、その加算器44からプリカーサ出力
信号として送出される。この際、減算器42の出力信号
は、極性判別回路60で極性の判別が行われ、その判別信
号が乗算器62に与えられる。

プリカーサ回路40の出力信号は、識別復号回路50中の
加算器51により遅延信号S53と加算され、４値識別器52
で識別されてその識別結果が４値の復号信号Soの形で出
力端子21へ送出される。この際、４値識別器52の出力信
号は、遅延回路53で１タイムスロットＴだけ遅延され、
その遅延信号S53が前記加算器51へフィードバックされ
る。さらに、４値識別器52の入出力信号差が減算器61で
とられ、その減算器61の出力信号が乗算器62によって極
性判別回路60の出力判別信号と乗算され、その乗算結果
が制御信号Scの形で出力端子22へ送出されると共に発振
器63に供給される。発振器63は、制御信号Scに対応する
周波数のクロック信号φを生成し、それを出力端子23へ
送出すると共にサンプリング信号としてサンプリング回
路24へ与える。ここで、乗算器62から出力される制御信
号Scは、フェイズロックループの制御信号であり、第４
図（Ｃ）に示すＰの部分をみると、2B1Q符号のランダム
パターンが入力されても、サンプリング位相に対し一方
向の傾斜の電圧が得られるので、同期が可能となる。

ここで、４値の入力信号Siをハイパスフィルタ30で７
値の信号に変換した後、識別復号回路50における４値識
別によって復号できる理由を説明する。

プリカーサ回路40は、波形歪みを受けた信号が入力さ
れた場合の受信入力信号の前縁部の波形整形をするため
のものであり、アイの開きを大きくするものである。以
下、説明を簡単にするために、波形歪みがないものとし
て（α＝０とする）、説明をする。

いま、４値信号系列（例えば、＋１、＋３、−１、−
３、＋１、＋１、−１、＋３、−３、＋３、−３、＋
３）がハイパスフィルタ30に入力されたとすると、減算
器32から７値信号（例えば、＋２、−４、−２、＋４、
０、−２、＋４、−６、＋６、−６、＋６）が出力され
る。識別器52の出力信号は、遅延回路53の初期値により
異なり、それぞれ次の（ａ）〜（ｄ）のようになる。

（ａ）遅延回路53の初期値が＋１の時 ＋３、−１、−３、＋１、＋１、−１、＋３、−３、＋
３、−３、＋３ （ｂ）遅延回路53の初期値が−１の時 ＋１、−３、−３、＋１、＋１、−１、＋３、−３、＋
３、−３、＋３ （ｃ）遅延回路53の初期値が−３の時 −１、−３、−３、＋１、＋１、−１、＋３、−３、＋
３、−３、＋３ （ｄ）遅延回路53の初期値が＋３の時 ＋３、−１、−３、＋１、＋１、−１、＋３、−３、＋
３、−３、＋３ （ａ）〜（ｄ）において、識別器52の４種の出力系列
を見ると、初期値が−１、−３、＋３の時、最初の２シ
ンボルまで誤りが生じているが、その後はハイパスフィ
ルタ30に入力された信号と同じになって、誤りが回復し
ていることが解る。

次に、制御信号Scを用いてクロック信号φを再生でき
る理由を説明する。

出力端子22に得られる非同期時波形（発振器63と入力
信号Siの位相差に対する）に着目すると、第５図に示す
範囲Ｐにおいて、正の電圧が出た時は発振器63の位相を
遅らせ、負の電圧が出た時は進め、結果として位相がゼ
ロ電圧の所に落ちつく。範囲Ｐ以外のＨの所では、入力
パターンにより、正電圧が出たり、負電圧が出たりする
ので、制御が一定とならず自走し、結局、範囲Ｐに飛び
込むことにより、引き込みができる。

以上のように、本実施例では、入力信号Siが2B1Q信号
のような４値の信号でも、従来のような立ち上り検出回
路やタンク回路も必要とせずに、高精度なクロック信号
φを再生できる。さらに、タンク回路等も必要とせず、
集積回路化が容易な構成であるので、量産性等の経済的
効果が非常に大きい。また、４値識別器52から復号信号
Soが得られるので、復号回路のような回路を設ける必要
がなく、構成がより簡単となる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例とては、例えば次のような
ものがある。

（ｉ） 差出力手段は減算器42と極性判別回路60で構成
したが、極性判別回路60を除去して減算器42の出力側を
乗算器62の入力側に接続する構成にしてもよい。このよ
うな構成にしても、乗算器62から出力される制御信号Sc
のレベルが、入力信号Siである2B1Q信号のパターンによ
り変り、フェイズロックループとしてはループ利得が変
るだけであり、何ら問題はない。

（ii） サンプリング回路24をA/D変換器で置き換え、
このA/D変換器で入力信号Siのサンプリングと符号化を
行ってディジタル信号に変換した後、ハイパスフィルタ
30側へ与える構成にしても、上記実施例とほぼ同様の作
用、効果が得られる。

（iii） 本発明は、入力信号Siとして４値の2B1Q信号
以外の５値以上の多値信号にも適用できる。この際、入
力信号の数値に対応して識別器等を他のものに変形すれ
ばよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、サンプ
リング手段、ハイパスフィルタ、プリカーサ手段、差出
力手段、加算器、識別器、遅延回路、減算器、乗算器、
及び発振器を備えているので、４値以上の入力信号から
クロック信号を精度良く再生でき、その上、従来のよう
なタンク回路等を必要としないので、集積回路化や低コ
スト化という効果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すクロック再生回路の構成
ブロック図、第２図は従来のクロック再生回路の構成ブ
ロック図、第３図は従来のクロック再生回路の動作波形
図、第４図（Ａ），（Ｂ），（Ｃ）は第１図の動作波形
図、第５図は第４図（Ｃ）の拡大波形図である。 24……サンプリング回路、30……ハイパスフィルタ、3
1,41,53……遅延回路、32,42,61……減算器、40……プ
リカーサ回路、43,62……乗算器、44,51……加算器、50
……識別復号回路、52……４値識別器、60……極性判別
回路、63……発振器、Si……入力信号、φ……クロック
信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロック信号に基づき、４値以上の符号の
   入力信号をサンプリングするサンプリング手段と、 前記サンプリング手段の出力信号とこの出力信号を１タ
   イムスロットだけ遅延した信号との差を求めるハイパス
   フィルタと、 前記ハイパスフィルタの出力信号を入力し、１タイムス
   ロット前のタイムスロットに対して現時点の信号と１タ
   イムスロット前の信号との間の変化分に一定の係数をか
   けた干渉を与えるプリカーサ手段と、 前記プリカーサ手段における隣合ったタイムスロットの
   信号の差またはその差の極性を出力する差出力手段と、 前記プリカーサ手段の出力信号と遅延信号とを加算する
   加算器と、 前記加算器の出力信号を複数の閾値で識別する識別器
   と、 前記識別器の出力信号を１タイムスロットだけ遅延して
   前記遅延信号を生成する遅延回路と、 前記識別器の入力信号と出力信号との差を求める減算器
   と、 前記差出力手段の出力信号と前記減算器の出力信号とを
   乗算する乗算器と、 前記乗算器の出力信号に応じた周波数の前記クロック信
   号を発生して前記サンプリング手段に与える発振器と
   を、 備えたことを特徴とするクロック再生回路。