JPH0817371B2 - Line synchronization method - Google Patents
Line synchronization methodInfo
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- JPH0817371B2 JPH0817371B2 JP62190126A JP19012687A JPH0817371B2 JP H0817371 B2 JPH0817371 B2 JP H0817371B2 JP 62190126 A JP62190126 A JP 62190126A JP 19012687 A JP19012687 A JP 19012687A JP H0817371 B2 JPH0817371 B2 JP H0817371B2
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- transmission
- clock
- line
- data
- circuit
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、回線同期化方式に関し、特に、コンピュー
タなどによるデータ通信のように、データ長が比較的短
かく、アイドル状態が必ず存在する通信における伝送路
（回線）との同期化を図る回線同期化方式に関する。Description: TECHNICAL FIELD The present invention relates to a line synchronization system, and particularly to communication in which a data length is relatively short and an idle state always exists, such as data communication by a computer. The present invention relates to a line synchronization method for synchronizing with a transmission line (line) in the.
［従来の技術］ この種回線同期化方式を実施する通信システムの従来
例として第３図に示すようなものがある。第３図におけ
る通信システムは、公称伝送容量が等しいNo1,No2の二
つの伝走路11,12と、送信部13および受信部14からなっ
ている。そして、送信部13をNo1,No2の二つの伝送路11,
12に接続する場合は、No1,No2の伝送路11,12でそれぞれ
スタッフを行なって同期化している。また、受信部14に
おいては、No1,No2の伝送路でそれぞれデスタッフを行
なっている。[Prior Art] As a conventional example of a communication system which implements this kind of line synchronization system, there is one as shown in FIG. The communication system in FIG. 3 includes two transmission paths 11 and 12 of No1 and No2 having the same nominal transmission capacity, a transmission unit 13 and a reception unit 14. Then, the transmission unit 13 is set to the two transmission lines 11 of No1 and No2,
When connecting to 12, the stuff is performed and synchronized on the transmission lines 11 and 12 of No1 and No2, respectively. Further, in the receiving unit 14, destuffing is performed on the No1 and No2 transmission paths, respectively.
［解決すべき問題点］ しかし、上述のシステムを用いた方式の場合、コンピ
ュータ間などで行なっている通信、すなわち、通信が連
続的に行なわれでおらず、必ずアイドル状態が存在し、
しかも、このアイドル状態の方が通信を行なっている時
間より長く、また、データ長が比較的短かいというよう
な通信の場合の同期化方式としては、規模が大きく過剰
になるという問題がある。[Problems to be solved] However, in the case of the method using the above-described system, communication performed between computers, that is, communication is not continuously performed, and an idle state always exists,
In addition, there is a problem that the scale is large and excessive as a synchronization method in the case of communication in which the idle state is longer than the communication time and the data length is relatively short.
本発明は上記の問題点にかんがみてなされたもので、
比較的簡単な回路を用いて、簡易かつ安価に伝送回線と
の同期化を図れる方式の提供を目的とする。The present invention has been made in view of the above problems,
It is an object of the present invention to provide a method capable of easily and inexpensively synchronizing with a transmission line by using a relatively simple circuit.
［問題点の解決手段］ 本発明の回線同期化方式は、上記目的を達成するた
め、通信を行なっていないアイドル状態が存在する有限
長のデータ通信において、公称伝送容量が等しい複数の
伝送路に信号を接続する場合、アイドル状態の時には、
伝送路に同期した回線クロックで“1"を伝送路に送出
し、この間に送信クロックと回線クロックの立ち上り点
を一致させてスリップを起させることによって両クロッ
クの位相差を吸収し、送信時には、位相が180゜異なる
二つの送信クロックのうち回線クロックとの位相差が大
きい方の送信クロックに同期している送信データを、伝
送路に送出するようにしている。[Means for Solving Problems] In order to achieve the above-mentioned object, the line synchronization system of the present invention provides a plurality of transmission lines having the same nominal transmission capacity in a finite length data communication in which an idle state exists in which communication is not performed. When connecting signals, when idle,
"1" is sent to the transmission line by the line clock synchronized with the transmission line, and the rising points of the transmission clock and the line clock are made coincident during this period to cause a slip and absorb the phase difference between the two clocks. Out of the two transmission clocks having a phase difference of 180 °, the transmission data synchronized with the transmission clock having the larger phase difference from the line clock is transmitted to the transmission line.
すなわち、本発明の回線同期化方式は、回線クロック
と送信クロックの位相差を検出する回路に加え、送信の
始めと終りを検出する回路、およびアイドル状態におい
ては“1"の状態を選択し、送信の始めには位相差検出回
路からの出力により、位相が180゜異なる二つの送信ク
ロックのうち回線クロックとの位相差が大きい方のクロ
ックに同期しているデータを選択する切替回路を備え、
データ送信中にスリップを生じさせることなく回線にデ
ータを送出できるようにしてある。That is, the line synchronization system of the present invention, in addition to the circuit for detecting the phase difference between the line clock and the transmission clock, the circuit for detecting the beginning and end of transmission, and selecting the state of "1" in the idle state, At the beginning of transmission, the output from the phase difference detection circuit is provided with a switching circuit that selects data that is synchronized with the clock with the larger phase difference from the line clock of the two transmission clocks that differ in phase by 180 °,
The data can be sent to the line without causing a slip during data transmission.
［実施例］ 以下、本発明の一実施例を第１図および第２図を参照
して説明する。[Embodiment] An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第１図は本方式を実施するための回路構成図、第２図
は本方式を説明するためのタイムチャートである。FIG. 1 is a circuit configuration diagram for implementing this system, and FIG. 2 is a time chart for explaining this system.
これら図面において、１は送信クロックの発振器、２
は送信クロックと同期した送信データを出力るフリップ
フロップ回路、３は発振器１からの送信クロックC1に同
期した送信データを出力するフリップフロップ回路、４
はNOT回路4aによって反転された送信クロックC2（送信
クロックC1に対し、180゜位相の異なるクロック）に同
期した送信データを出力するフリップフロップ回路、５
は伝送路へ回線データを出力するフリップフロップ回
路、６は送信クロックと回線クロックの位相差を検出す
る検出回路、７は送信データの開始を検出する送信開始
検出回路、８は送信データの終了を検出する送信終了検
出回路、９は送信開始検出回路７および送信終了検出回
路８の出力からアイドル状態を検出し、これによりアイ
ドルを選択し、送信開始時は、位相が180゜異なるクロ
ックのうち回線クロックとの位相差が大きいクロックに
同期しているデータを選択し、データ送信中はそれを保
持する代替回路である。また、送信終了検出回路８は送
信の終了を切替回路９に知らせ、これにより、切替回路
は、アイドルを選択する。In these drawings, 1 is a transmission clock oscillator, 2
Is a flip-flop circuit that outputs transmission data in synchronization with the transmission clock, 3 is a flip-flop circuit that outputs transmission data in synchronization with the transmission clock C 1 from the oscillator 1, 4
Is a flip-flop circuit which outputs transmission data synchronized with the transmission clock C 2 (clock whose phase is 180 ° different from that of the transmission clock C 1 ) inverted by the NOT circuit 4a.
Is a flip-flop circuit that outputs line data to the transmission line, 6 is a detection circuit that detects the phase difference between the transmission clock and the line clock, 7 is a transmission start detection circuit that detects the start of transmission data, and 8 is the end of transmission data. A transmission end detection circuit 9 for detecting detects an idle state from the outputs of the transmission start detection circuit 7 and the transmission end detection circuit 8 and selects idle according to the idle state. This is an alternative circuit that selects data synchronized with a clock having a large phase difference from the clock and holds it while transmitting the data. Further, the transmission end detection circuit 8 informs the switching circuit 9 of the end of transmission, whereby the switching circuit selects idle.
次に、第２図のタイムチャートにもとづいて動作説明
を行なう。Next, the operation will be described based on the time chart of FIG.
第２図において、送信クロックC1と送信クロックC2は
180゜位相が異なっている。また、フリップフロップ３
の出力は、送信クロックC1に同期しており、フリップフ
ロップ４の出力は、送信クロックC2に同期している。In FIG. 2, the transmission clock C 1 and the transmission clock C 2 are
180 ° out of phase. Also, flip-flop 3
Is synchronized with the transmission clock C 1 , and the output of the flip-flop 4 is synchronized with the transmission clock C 2 .
第２図（Ｉ）の状態は、送信が行なわれておらず、切
替回路９はアイドルを選んでおり、回路には“1"が出力
されている状態である。In the state of FIG. 2 (I), transmission is not performed, the switching circuit 9 selects idle, and "1" is output to the circuit.
次に、送信が開始され、送信開始検出回路７により送
信の開始が検出されると、切替回路９は、位相差検出回
路６からの出力により回線クロックと位相差の大きい方
の送信クロックC2に同期しているデータであるフリップ
フロップ４の出力を選択し、送信終了まで保持する（第
２図（II）の状態）。Next, when the transmission is started and the start of transmission is detected by the transmission start detection circuit 7, the switching circuit 9 outputs the transmission clock C 2 having a larger phase difference from the line clock by the output from the phase difference detection circuit 6. The output of the flip-flop 4 which is data synchronized with is selected and held until the end of transmission (state of FIG. 2 (II)).
ところで、回線クロックと送信クロックC1の周期は完
全に一致していないので、データの送信が進むにつれ
て、回線クロックと送信開始時に選択したデータに同期
している送信クロックC2の位相差が小さくなる（第２図
（III）の状態）。このままデータ送信が進むと、つい
には、回線クロックと送信クロックC2の立ち上り点が一
致しフリップフロップ回路５にてスリップを起す。By the way, since the periods of the line clock and the transmission clock C 1 do not completely match, the phase difference between the line clock and the transmission clock C 2 synchronized with the data selected at the start of transmission becomes smaller as the data transmission progresses. (State of FIG. 2 (III)). When the data transmission proceeds as it is, the rising points of the line clock and the transmission clock C 2 finally coincide with each other and the flip-flop circuit 5 causes a slip.
すなわち、回線クロックと位相の異なる二つの送信ク
ロックC1,C2の周期は完全に一致しておらずデータ送信
中に位相がずれて回線クロックの立ち上り点と送信クロ
ックC2の立ち上り点が完全に一致することにより回線デ
ータにスリップが起こる。That is, the periods of the two transmission clocks C 1 and C 2 that are out of phase with the line clock are not exactly the same and the phases are shifted during data transmission so that the rising edge of the line clock and the rising edge of the transmission clock C 2 are perfect. The line data will be slipped by matching with.
しかし、データ長が有限であり、スリップを起す前に
送信が終了するので、送信が終了すると切替回路９はア
イドルを選択し、アイドル状態においてスリップを起さ
せることによりスリップを吸収する（第２図（IV）の状
態）。However, since the data length is finite and the transmission ends before the slip occurs, the switching circuit 9 selects the idle when the transmission ends, and causes the slip in the idle state to absorb the slip (FIG. 2). (IV) state).
次の送信開始時には、データ送信中にスリップを起さ
ない相のクロックに同期したデータ選択する。At the start of the next transmission, data is selected in synchronization with the clock of the phase that does not cause a slip during data transmission.
以上のサイクルを経て、送信データは誤り無く回線へ
送出される。Through the above cycle, the transmission data is sent to the line without error.
［発明の効果］ 以上説明したように本発明は、コンピュータなどによ
るデータ通信のごとくデータ連続しない通信において、
比較的簡単な構成の回路を用いた簡易な方式で伝送回路
との同期化を図れるとともに、コストも低減できるとい
った効果がある。[Effects of the Invention] As described above, the present invention can be applied to communication in which data does not continue, such as data communication by a computer,
There is an effect that the cost can be reduced while the synchronization with the transmission circuit can be achieved by a simple method using a circuit having a relatively simple configuration.
第１図は本発明同期化方式を実施するための一回路構成
図、第２図は本方式を説明するためのタイムチャート、
第３図は従来の回線同期化方式を説明するための通信シ
ステム図を示す。 1:発振器 2,3,4,5:フリップフロップ回路 6:位相差検出回路、7:送信開始検出回路 8:送信終了検出回路、9:切替回路FIG. 1 is a circuit configuration diagram for implementing the synchronization system of the present invention, and FIG. 2 is a time chart for explaining the system.
FIG. 3 shows a communication system diagram for explaining a conventional line synchronization system. 1: Oscillator 2,3,4,5: Flip-flop circuit 6: Phase difference detection circuit, 7: Transmission start detection circuit 8: Transmission end detection circuit, 9: Switching circuit
Claims (1)
する有限長のデータ通信において、公称伝送容量が等し
い複数の伝送路に信号を接続する場合、 アイドル状態のときには、伝送路に同期した回線クロッ
クで“1"を伝送路に送出し、この間に送信クロックと回
線クロックの立ち上り点を一致させてスリップを起させ
ることによって両クロックの位相差を吸収し、 送信時には、位相が180゜異なる二つの送信クロックの
うち回線クロックとの位相差が大きい方の送信クロック
に同期している送信データを、伝送路に送出することを
特徴とした回線同期化方式。1. In a data communication of finite length in which there is an idle state in which no communication is performed, when a signal is connected to a plurality of transmission lines having the same nominal transmission capacity, in the idle state, a line clock synchronized with the transmission lines. , "1" is sent to the transmission line, and the phase difference between both clocks is absorbed by matching the rising points of the transmission clock and the line clock during this period to cause a slip. A line synchronization method characterized in that transmission data synchronized with the transmission clock having the larger phase difference from the line clock among the transmission clocks is sent to the transmission line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190126A JPH0817371B2 (en) | 1987-07-31 | 1987-07-31 | Line synchronization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190126A JPH0817371B2 (en) | 1987-07-31 | 1987-07-31 | Line synchronization method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436144A JPS6436144A (en) | 1989-02-07 |
| JPH0817371B2 true JPH0817371B2 (en) | 1996-02-21 |
Family
ID=16252826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190126A Expired - Lifetime JPH0817371B2 (en) | 1987-07-31 | 1987-07-31 | Line synchronization method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817371B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664249B2 (en) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | Timing extraction circuit, communication system using the same, timing extraction method, and communication device |
-
1987
- 1987-07-31 JP JP62190126A patent/JPH0817371B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436144A (en) | 1989-02-07 |
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