JPH0815382A - Circuit incorporating self test function - Google Patents

Circuit incorporating self test function

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JPH0815382A
JPH0815382A JP15197694A JP15197694A JPH0815382A JP H0815382 A JPH0815382 A JP H0815382A JP 15197694 A JP15197694 A JP 15197694A JP 15197694 A JP15197694 A JP 15197694A JP H0815382 A JPH0815382 A JP H0815382A
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gate
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JP15197694A
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Takahisa Hiraide
Toshihiko Tada
敏彦 多田
貴久 平出
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Fujitsu Ltd
富士通株式会社
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Abstract

PURPOSE:To prevent a compressed data from having an indeterminate value by a constitution wherein a data in indeterminate state is masked at a logic gate and a data compressor takes in the data in indeterminate state. CONSTITUTION:When the internal circuit 1 is subjected to self test, output data from a plurality of scan paths 2 previously formed on the circuit 1 is fed through a logic gate 6 to a data compressor 4 and stored therein while being compressed. A scan in pin 5 provides a data to the path 2 and the gate 6 provided for each path 2 performs logical operation on the output data from the path 2 and an input data from the pin 5 corresponding to the path 2. When the indeterminate data on the path 2 is read into the compressor 4, input data from the pin 5 is set at a value for masking the indeterminate data and the gate 6 can mask the indeterminate data. This constitution can prevent the compressed data from becoming indeterminate in the compressor 4.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】(目次) 産業上の利用分野 従来の技術(図17,図18) 発明が解決しようとする課題 課題を解決するための手段(図1〜図3) 作用(図1〜図3) 実施例(図4〜図16) 発明の効果 [0001] (table of contents) of the industrial FIELD prior art (FIG. 17, FIG. 18) SUMMARY OF Problems that the Invention is to Solve (FIGS. 1 to 3) act (FIGS. 1 to 3) example (FIGS. 16) effect of the invention

【0002】 [0002]

【産業上の利用分野】本発明は、自己試験機能を予め組み込まれたLSI,プリント回路基板等の自己試験機能組込み型回路に関する。 The present invention relates, LSI was previously incorporated a self-test function, related to the self-test function embedded circuit such as a printed circuit board.

【0003】 [0003]

【従来の技術】一般に、LSI等の回路の製造不良を検出するためには、被テスト回路にテスト・パターンを印加し、その出力を期待値(正常動作の出力:論理/故障シミュレーションの結果)と比較するのが一般的であるが、LSIについては、近年、その大規模化に伴いテスト・パターンの作成が困難となり、テスト・パターンの作成時間がLSI設計時間の大きな割合を占めるようになっている。 In general, in order to detect manufacturing defects of the circuit such as an LSI, by applying a test pattern to the test circuit, the expected value and the output (output of the normal operation: Logical / fault simulation results) Although it is common to compare, for the LSI, in recent years, it is difficult to create a test pattern due to its large scale, the creation time of the test pattern is made to account for a large proportion of the LSI design time and ing.

【0004】例えば、図17は、複数(図中3本)のスキャンパスを有する一般的なスキャン回路(LSI)を示すもので、この図17において、100はスキャン回路、101は所定機能を果たす内部回路を構成すべくスキャン回路100上に配置される回路構成要素で例えばフリップ・フロップ(FF)である。 [0004] For example, FIG. 17 shows a plurality general scan circuit having a scan path (three in the figure) (LSI), in FIG. 17, 100 scan circuit, 101 perform a given function a circuit component is disposed on the scan circuit 100 in order to configure the internal circuit, for example a flip-flop (FF). また、102A〜 In addition, 102A~
102Cはスキャン・パスで、各スキャン・パス102 102C is a scan path, each scanning pass 102
A〜102Cは、スキャン回路100上に予め複数(図中3本)形成され、複数のフリップ・フロップ101をチェーン状に接続するものである。 A~102C in advance a plurality (three in the drawing) on ​​the scan circuit 100 is formed, is for connecting a plurality of flip-flop 101 in a chain.

【0005】そして、スキャン回路100には、各スキャン・パス102A〜102Cへテスト用のデータ(テスト・パターン)を与えるためのスキャン・イン・ピン(SIピン)103A〜103Cと、各スキャン・パス102A〜102Cからの出力データを取り出すためのスキャン・アウト・ピン(SOピン)104A〜104 [0005] Then, the scan circuit 100, the scan-in-pin (SI pin) for providing the data (test pattern) for the test to each scan path 102A~102C 103A~103C and, each scan path scan to retrieve output data from the 102A-102C-out pin (SO pin) 104A~104
Cと、スキャン回路100を動作させるためのクロック信号を入力するスキャン・クロック・ピン(SCKピン)105とが外部入力ピンとして設けられている。 And C, a scan clock pin (SCK pin) 105 for inputting a clock signal for operating the scan circuit 100 is provided as the external input pins.

【0006】各スキャン・パス102A〜102Cの両端は、それぞれ、SIピン103A〜103C、および、SOピン104A〜104Cに接続されている。 [0006] both ends of each scanning pass 102A~102C, respectively, SI pins 103A to 103C, and are connected to the SO pin 104A to 104C. また、SCKピン105から入力されるクロック信号は、 The clock signal input from the SCK pin 105,
スキャン回路100上の全てのフリップ・フロップ10 All of the flip-flop on the scan circuit 100 10
1のクロック端子に入力されるようになっている。 It is adapted to be input to the first clock terminal. スキャン動作時には、各スキャン・パス102A〜102C At the time of the scanning operation, each scan path 102A~102C
上のフリップ・フロップ101はシフトレジスタとして動作し、SCKピン105からクロック信号を与えることにより、各SIピン103A〜103Cに与えられた値が、順次、各スキャン・パス102A〜102C上の次のフリップ・フロップ101へシフト・インされていく。 Flip-flop 101 above operates as a shift register, by providing a clock signal from the SCK pin 105, the values ​​given to each SI pin 103A~103C are sequentially follows on each scanning pass 102A~102C It will be shifted in to the flip-flop 101. また同時に、各SOピン104A〜104Cには、 At the same time, each SO pin 104A to 104C,
各スキャン・パス102A〜102C上のフリップ・フロップ101の値が、順次、スキャン・アウトされていく。 The value of the flip-flop 101 on each scanning pass 102A~102C are sequentially will be scanned out.

【0007】このようにして被テスト回路(LSI)の外部からテスト・パターンを印加する試験手段に加え、 [0007] In addition to the testing means for applying an external from the test pattern of the thus tested circuit (LSI),
近年、BIST(Built In Self Test)と呼ばれる組込み自己試験が各回路で行なわれるようになっている。 Recently, so that the built-in self test is performed on each circuit called a BIST (Built In Self Test). このBISTタイプの回路では、例えばLSIの内部にパターン発生器〔LFSR(Lenear Feedback Shift Registe In the circuit of this BIST type, for example, an internal pattern generator LSI [LFSR (Lenear Feedback Shift Registe
r)やカウンタ,ROM格納パターン等〕,データ分析器〔MISR(Multiple-Input Signature Register) やコンパレータ,ROM格納データ等〕およびこれらを制御するための制御回路を組み込む必要がある。 r), a counter, ROM storing pattern, etc.], it is necessary to incorporate a control circuit for controlling data analyzer [MISR (Multiple-Input Signature Register) and a comparator, ROM stores data and the like] and these.

【0008】BISTを用いた試験では、パターン発生器で発生されるテスト・パターンが被テスト回路(LS [0008] In tests with BIST, test pattern generated by the pattern generator test circuit (LS
I)の内部回路に印加され、その出力結果がデータ分析器で検証される。 Is applied to the internal circuit of the I), the output result is verified by the data analyzer. データ分析器としては、MISRが使用される場合が多く、出力結果をシグネチャ(Signatur The data analyzer, often MISR is used, the output signature (Signatur
e)としてMISRに圧縮して格納するので、データ分析器をデータ圧縮器と呼んでいる。 Since compressed and stored in MISR as e), it is called a data analyzer and data compressor. 本発明においても、データ分析器としてMISRが使用されることを前提としているので、以後、データ分析器の代わりにデータ圧縮器を用いる。 In the present invention, since it is assumed that MISR as a data analyzer is used, thereafter, using the data compressor instead of the data analyzer.

【0009】図18は、複数(図中3本)のスキャンパスを有する一般的なBISTタイプの回路(LSI)を示すもので、この図18において、110はBISTタイプの回路で、図17に示したものと同様に、その回路110上には、所定機能を果たす内部回路を構成する回路構成要素としてのフリップ・フロップ(FF)101 [0009] Figure 18 illustrates a plurality of circuits of a typical BIST type having a scan path (three in the figure) (LSI), in FIG. 18, 110 in the circuit of the BIST type 17 similar to that shown, on the circuit 110, a flip-flop (FF) 101 as a circuit component that constitutes the internal circuit performs a predetermined function
や、複数のフリップ・フロップ101をチェーン状に接続するように予め形成された複数(3本)のスキャン・ And scanning a plurality of pre-formed so as to connect the plurality of flip-flop 101 in a chain (three)
パス102A〜102Cが配置されている。 Path 102A~102C is located.

【0010】また、111は各スキャン・パス102A [0010] In addition, each of the 111 scan path 102A
〜102Cに入力するテスト・パターンを発生するLF LF for generating a test pattern to be input to the ~102C
SR(パターン発生器)、112は各スキャン・パス1 SR (pattern generator), 112 each scanning pass 1
02A〜102Cからの出力データを圧縮して格納するMISR(データ圧縮器)である。 The output data from the 02A~102C a MISR that stores compressed (data compressor). ここで、LFSR1 Here, LFSR1
11およびMISR112は、いずれも排他的論理和ゲートを介したフィードバック付きのシフトレジスタで構成されている(後述の図5〜図7参照)。 11 and MISR112 are both a shift register with feedback through the exclusive OR gates (see FIGS. 5 to 7 described later).

【0011】なお、各シフトレジスタはSCKピン10 [0011] In addition, each shift register SCK pin 10
5からのクロック信号によりシフト動作するようになっている。 It is adapted to shift operation by the clock signal from the 5. また、図18中、103はLFSR111に接続されるスキャン・イン・ピン(SIピン)、104はMISR112に接続されるスキャン・アウト・ピン(SOピン)である。 Further, in FIG. 18, 103 scan-in pin which is connected to LFSR111 (SI pin), 104 is a scan-out pin connected to MISR112 (SO pin). さらに、図17に示したスキャン回路100と同様に、各フリップ・フロップ101のクロック端子には、SCKピン105からのクロック信号が入力されるようになっている。 Further, similarly to the scan circuit 100 shown in FIG. 17, to the clock terminal of the flip-flop 101, so that the clock signal from the SCK pin 105 is inputted.

【0012】そして、自己試験動作時には、LFSR1 [0012] At the time of the self-test operation, LFSR1
11が疑似乱数を発生し、各スキャン・パス102A〜 11 generates a pseudo-random number, each scan path 102A~
102C上のフリップ・フロップ101に与えられ、各スキャン・パス102A〜102C上のフリップ・フロップ101はシフトレジスタとして動作し、SCKピン105からクロック信号を与えることにより、各スキャン・パス102A〜102Cに与えられた値が、順次、 Is provided to the flip flop 101 on the 102C, flip-flop 101 on each scanning pass 102A~102C operates as a shift register, by providing a clock signal from the SCK pin 105, to the scan path 102A~102C a given value is, sequentially,
次のフリップ・フロップ101へシフト・インされていく。 To the next flip-flop 101 will be shifted in.

【0013】また同時に、各スキャン・パス102A〜 [0013] At the same time, each scan path 102A~
102C上のフリップ・フロップ101の値が、順次、 The value of the flip-flop 101 on the 102C is, sequentially,
シフト・アウトされて、MISR112に圧縮されて格納されていく。 Been shifted out, it will be stored is compressed to MISR112. 最後に、MISR112に圧縮・格納されたデータをスキャン・アウト・ピンSOから読み出すことにより、回路(LSI)110の不良判定を行なっている。 Finally, by reading the data compressed and stored in MISR112 from the scan-out pin SO, and performing failure judgment circuit (LSI) 110.

【0014】以上のようなBISTタイプの回路110 [0014] The circuit 110 of the BIST type as described above
における自己試験動作は、回路110にクロック信号を与えることにより、内部に組み込まれた自己試験回路(LFSR111,MISR112等)で行なわれ、最小限の情報(MISR112に蓄積されたデータ)のみを外部に読み出せばよい。 Self-test operation in, by providing a clock signal to the circuit 110, is performed in self-test circuit incorporated therein (LFSR111, MISR112 etc.), (data stored in MISR112) minimum information only to the outside it may be read. このBISTタイプの回路では、以下のような利点がある。 In the circuit of this BIST type, the following advantages.

【0015】パターン発生器としてLFSRやカウンタを用いた場合、外部から与えるテスト・パターンを作成する必要がないため、LSIの設計工数を削減することができる。 [0015] When using the LFSR and counter as a pattern generator, it is not necessary to create a test pattern supplied from the outside, it is possible to reduce the time required to design LSI. テスト・パターンは組み込まれたパターン発生器から印加され、データ圧縮器に取り込んだ結果を読み出すことができればよいので、高価なテスト装置を必要としない。 Test pattern is applied from the embedded pattern generator, since it is sufficient to read the captured result to the data compressor and does not require expensive test equipment.

【0016】大規模LSIには、図17に示すようなスキャン設計が常識であるが、近年、上述のような利点が得られることから、図18に示すようなBIST回路を使用するLSIが増えている。 [0016] Large-scale LSI is a scan design common sense as shown in FIG. 17, in recent years, since the advantages as described above can be obtained, increasing LSI to use BIST circuit as shown in FIG. 18 ing.

【0017】 [0017]

【発明が解決しようとする課題】しかしながら、BIS The object of the invention is to, however, BIS
Tでは、その試験の信頼性を簡単には算定できないという欠点がある。 In T, there is a drawback that can not be determined as easily the reliability of the test. 通常、LSIの試験の信頼性は、診断率(%)として〔検出故障数〕/〔総故障数〕×100で算定される。 Usually, the reliability of the test of the LSI is computed as a diagnostic index (%) in [Detection failure count] / [total number of failures] × 100. 故障検出の判定には被テストLSIのモデルとテスト・パターンとを用いて故障シミュレーションを行なう必要がある。 The determination of the failure detection is required to perform fault simulation by using the model and the test pattern of the test LSI. 一方、BISTのパターン発生器にはLFSRなどの疑似乱数発生器が使用され、充分な診断率を得るためにはかなりの長大なパターンが必要となる。 On the other hand, in the pattern generator of BIST is used pseudo-random number generator such as LFSR, required considerable long patterns in order to obtain a sufficient diagnostic yield. 一般的に故障シミュレーションには非常に時間がかかり、BISTで印加するような長大パターンを評価するには大変な工数が必要となる。 Generally the fault simulation very time consuming, requires a great number of steps to evaluate the long pattern as that applied at BIST.

【0018】また、BISTのデータ圧縮器には一般的にMISRが用いられるが、MISRは排他的論理和ゲートを介したフィードバック付きのシフトレジスタで構成されるため(後述の図5参照)、一度でも不定状態のデータが、このようなMISR等のデータ圧縮器に取り込まれると、このMISR内の圧縮された全てのデータ(シフトレジスタ)が不定状態になってしまい、MIS Further, although generally MISR is used for the data compressor of the BIST, MISR is to be a shift register with feedback through the exclusive OR gate (see Figure 5 below), once But data indefinite state, when incorporated into the data compressor, such as such MISR, all data compressed in the MISR (shift register) becomes undefined state, MIS
Rに圧縮されたデータを読み出すことは意味のないことになってしまう。 Reading the data compressed in R becomes a completely irrelevant.

【0019】一般に、LSIの内部記憶素子は電源投入時には不定状態であるので、BISTを行なう前に必ず内部記憶素子の状態をリセットしたりスキャンすることにより、不定状態ではない明確な値に設定しなければならない。 [0019] Generally, the internal storage device of the LSI because at power-on is indeterminate state, by scanning or always reset the state of the internal storage device before performing the BIST, and set to distinct values ​​not in the indefinite state There must be. しかし、内部記憶素子の中には単純な手順では初期化できないものもあり、このようなLSIに対してBISTを適用するには特別な注意が必要となる。 However, there may not be initialized with a simple procedure in the internal storage device, special care is required to apply BIST for such LSI.

【0020】また、データ圧縮器、特にMISRなどのデータ圧縮器では、クロック信号を1回印加する毎にその内容を更新しており、内部記憶素子の初期化パターン印加中であってもこの更新は行なわれるため、MISR Further, the data compressor, particularly in the data compressor such as MISR, and update its contents every time the application of one of the clock signals, the update even initialization pattern during the application of internal storage elements order is carried out, MISR
の内容が破壊され、テスト・パターン発生プログラムはMISRの内容をモニタする必要があり、処理が煩雑になる。 The contents of fracture, the test pattern generation program should monitor the contents of the MISR, the process becomes complicated.

【0021】さらに、一般的なテスト・データは、複数の外部入力ピンに印加する値のリストがパターン数分記述される。 Furthermore, general test data, a list of values ​​to be applied to a plurality of external input pins are described several minutes pattern. 従って、大規模なLSIに対するテスト・データは非常に膨大なものになる(例えば後述の図9,図13参照)。 Therefore, test data for large LSI becomes extremely large (e.g. below refer to FIGS. 9 and 13). これに対して、BISTを用いたテスト・ On the other hand, the test using the BIST
データはBISTを動作させるためのクロック信号の印加回数のみが記述されるだけなので(例えば後述の図1 Since data is only only the number of applications of the clock signal for operating the BIST is described (for example, below 1
0,図14参照)、計算機資源の面やテスタ装置へのテスト・データのロード時間の面でも非常に有利である。 0, see FIG. 14), which is very advantageous in terms of load of the computer test data to the surface and tester resources time.
しかし、前述した通り、BISTのみを用いたテスト・ However, as described above, the test using the BIST only
データは汎用性に欠け、満足な診断率を得るためには長大なパターンを必要としたり、さらに内部記憶素子を初期化するための付加回路やテスト・パターンが必要になる。 Data lacks versatility, or require lengthy pattern in order to obtain a satisfactory diagnostic yield, require additional circuitry and test patterns to further initialize the internal storage device.

【0022】また、LSI等の被テスト回路上の特定の回路によっては、印加・設定する値を固定したい場合があるが、現状のBISTでは、パターン発生器で発生された疑似乱数が印加されるだけであるので、特定の回路における値を任意に印加・設定することはできず、上述のような値の固定を行なうことは不可能であるなどの課題もある。 Further, depending on the particular circuit on the circuit under test such as an LSI, but may wish to fix the value to be applied and set, the BIST the current pseudo-random number generated by the pattern generator is applied since only, can not be arbitrarily applied and set a value in a particular circuit, there is a problem such as it is not possible to carry out a fixed value as described above.

【0023】本発明は、このような課題に鑑み創案されたもので、データ圧縮器に不定状態のデータが取り込まれたり初期化中にデータ圧縮器の内容が破壊されたりするのを防止して確実かつ容易に自己試験を行なえるようにするほか、スキャン動作とBIST動作とを組み合わせることにより、コンパクトで効率的なテスト・データの作成を可能にして、自己試験の効率化や、LSI等の回路設計時の計算機資源および設計工数の削減をはかった自己試験機能組込み型回路を提供することを目的とする。 [0023] The present invention has been in view conceived of the above problems, the content of the data compressor during initialization or data indeterminate state is taken into the data compressor is prevented from or break reliably and easily in addition to the self-test so performed, by combining the scanning operation and the BIST operation, compact and enables the creation of efficient test data, the self-test efficiency and, such as LSI and to provide a self-test function embedded circuit aimed at the reduction of the computing resources and time required to design circuit design.

【0024】 [0024]

【課題を解決するための手段】図1は第1の発明の原理ブロック図で、この図1において、1は所定機能を果たす内部回路で、この内部回路1を自己試験すべく、内部回路1上には、複数のスキャン・パス2が予め形成されるとともに、各スキャン・パス2からの出力データを圧縮して格納するデータ圧縮器4が組み込まれている。 Figure 1 Means for Solving the Problems] In principle block diagram of a first invention, in FIG. 1, 1 is an internal circuit performs a predetermined function, the internal circuit 1 in order to self-test, the internal circuit 1 the upper, a plurality of scan path 2 is preformed, the data compressor 4 which stores the compressed output data from each scan pass 2 is incorporated.

【0025】また、5は各スキャン・パス2へデータを与えうるスキャン・イン・ピン、6はスキャン・パス2 [0025] In addition, the scan-in pin that may have the data to each scan path 2 is 5, 6 scan path 2
毎にそなえられた論理ゲート6で、各論理ゲート6は、 Provided was a logic gate 6, each logic gate 6 for each,
各スキャン・パス2からの出力データと、各スキャン・ And output data from each scan path 2, each scan
パス2に対応するスキャン・イン・ピン5からの入力データとの論理演算を行なうものである。 And it performs a logical operation between the input data from the scan-in pin 5 corresponding to the path 2. そして、第1の発明では、スキャン・パス2上の不定状態のデータが論理ゲート6を介してデータ圧縮器4へ読み出される際には、そのスキャン・パス2に対応するスキャン・イン・ Then, in the first invention, when the data of the unstable state of the scan path 2 is read via a logic gate 6 to the data compressor 4, the scan-in corresponding to the scan path 2
ピン5から論理ゲート6への入力データが、その不定状態のデータを論理ゲート6においてマスクする値に設定される(請求項1)。 Input data from the pin 5 to the logic gate 6 is set to a value that masks data for the undefined state in the logic gate 6 (claim 1).

【0026】なお、各スキャン・パス2からのデータ読出に際して、各スキャン・イン・ピン5からの入力データを含むデータ読出パターンを、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述してもよい(請求項2)。 [0026] Note that when reading data from each scan pass 2, the data readout pattern including the input data from the scan-in pin 5, when the continuous pattern of the same shape includes a continuous number and the pattern It may be described using the (claim 2). また、スキャン・パス2に対するスキャン動作とデータ圧縮器4を用いた自己試験動作との切換を行なうべく切換信号を入力する外部入力ピン7をそなえ、この外部入力ピン7からの切換信号を論理ゲート6に与え、内部回路1の初期化中、外部入力ピン7からの切換信号をスキャン動作側に切り換えることにより、各スキャン・パス2からデータ圧縮器4への出力データを論理ゲート6においてマスクしてもよいし(請求項3)、内部回路1の初期化中にデータ圧縮器4へのクロック信号の入力を禁止する禁止手段をそなえてもよい(請求項4)。 Further, provided the external input pin 7 for inputting the switching signal to perform the switching between the self-test operation using the scan operation and the data compressor 4 for the scan path 2, the logic gates the switching signal from the external input pin 7 given to 6, during the initialization of the internal circuit 1, by switching the switching signal from the external input pin 7 to the scanning operation side, and masks the output data in the logic gate 6 from the scan path 2 to the data compressor 4 may be (claim 3), it may be provided with inhibiting means for inhibiting the input of the clock signal to the data compressor 4 during initialization of the internal circuit 1 (claim 4).

【0027】図2は第2の発明の原理ブロック図で、この図2において、前述と同様、1は内部回路、2はスキャン・パスであり、3は内部回路1上に組み込まれたパターン発生器で、このパターン発生器3は、各スキャン・パス2に与えるテスト・パターンを発生するものである。 [0027] Figure 2 is a principle block diagram of a second invention, in FIG. 2, similar to the above, 1 internal circuit, 2 is a scanning pass, 3 the pattern generation built on the internal circuit 1 in vessels, the pattern generator 3 is for generating a test pattern to be supplied to each scan path 2. また、各スキャン・パス2に対するスキャン動作とパターン発生器3を用いた自己試験動作との切換を行なうべく切換信号を入力する外部入力ピン7がそなえられるほか、各スキャン・パス2毎に、スキャン・イン・ピン5およびセレクタ8がそなえられている。 Further, in addition to the external input pin 7 for inputting the switching signal to perform the switching between the self-test operation using the scan operation and the pattern generator 3 for each scan path 2 is provided, for each scanning pass 2, scan -in-pin 5 and the selector 8 is provided.

【0028】ここで、スキャン・イン・ピン5は、各スキャン・パス2へデータを与えうるものであり、セレクタ8は、外部入力ピン7からの切換信号に応じて、各スキャン・イン・ピン5からの入力データと、パターン発生器3からのテスト・パターンとのいずれか一方を切り換えて各スキャン・パス2へ出力するものである。 [0028] Here, the scan-in pin 5, to each scan path 2 are those that may have a data selector 8, in response to the switching signal from the external input pin 7, the scan-in pin and input data from 5, and outputs by switching either one of the test pattern from the pattern generator 3 to the respective scan paths 2. そして、第2の発明では、通常の自己試験動作時には、外部入力ピン7からの切換信号によりセレクタ8をパターン発生器3側に切り換え、パターン発生器3から各スキャン・パス2へ与えられるテスト・パターンの一部を任意の値に修正する際には、外部入力ピン7からの切換信号によりセレクタ8をスキャン・イン・ピン5側に切り換え、スキャン・イン・ピン5から任意の値に設定したデータを各スキャン・パス2へ与えて書き込む(請求項5)。 Then, in the second invention, at the time of normal self-test operation, the test is switched to the selector 8 to the pattern generator 3 side by the switching signal from the external input pin 7, provided from the pattern generator 3 to the respective scan paths 2 in correcting a part of the pattern to an arbitrary value was set switches the selector 8 to the scan-in pin 5 by the switching signal from the external input pin 7, from the scan-in pin 5 to an arbitrary value writing data by applying to each scanning pass 2 (claim 5).

【0029】なお、各スキャン・パス2へのデータ書込に際して、各スキャン・イン・ピン5からの入力データおよび外部入力ピン7への切換信号を含むデータ書込パターンを、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述してもよい(請求項6)。 [0029] Incidentally, the continuous time of data writing, the data write pattern including a switching signal to the input data and the external input pin 7 from the scan-in pin 5, a pattern of the same shape to each scanning pass 2 when mAY described using the consecutive number and the pattern (claim 6). 図3は第3の発明の原理ブロック図で、この図3 Figure 3 is a principle block diagram of the third invention, Fig. 3
に示すように、この第3の発明は前述した第1の発明と第2の発明とを組み合わせたものになっている。 As shown in, the third invention has become a combination of a first invention and the second invention described above. つまり、前述と同様、1は内部回路、2はスキャン・パス、 In other words, similar to the above, 1 internal circuit, 2 is a scan path,
3はパターン発生器、4はデータ圧縮器、5はスキャン・イン・ピン、6は論理ゲート、7は外部入力ピン、8 3 the pattern generator, 4 is a data compressor, the scan-in pin 5, 6 logic gates, 7 is external input pin, 8
はセレクタである。 It is a selector.

【0030】そして、通常の自己試験動作時には、外部入力ピン7からの切換信号によりセレクタ8をパターン発生器3側に切り換える。 [0030] At the time of normal self-test operation, it switches the selector 8 to the pattern generator 3 side by the switching signal from the external input pin 7. また、パターン発生器3から各スキャン・パス2へ与えられるテスト・パターンの一部を任意の値に修正する際には、外部入力ピン7からの切換信号によりセレクタ8をスキャン・イン・ピン5側に切り換え、スキャン・イン・ピン5から任意の値に設定したデータを各スキャン・パス2へ与えて書き込む。 Further, in correcting a part of the test pattern supplied from the pattern generator 3 to each scan path 2 to an arbitrary value, the scan-in pin 5 selector 8 by the switching signal from the external input pin 7 switched to the side, writing given to each scanning pass 2 the data set to any value from the scan-in pin 5.

【0031】一方、スキャン・パス2上の不定状態のデータが論理ゲート6を介してデータ圧縮器4へ読み出される際には、そのスキャン・パス2に対応するスキャン・イン・ピン5から論理ゲート6への入力データが、その不定状態のデータを論理ゲート6においてマスクする値に設定される。 On the other hand, when the data of the unstable state of the scan path 2 is read via a logic gate 6 to the data compressor 4, logic gates from the scan-in pin 5 corresponding to the scanning pass 2 input data to 6 is set to a value that masks data for the undefined state in the logic gates 6. さらに、内部回路1の初期化中、外部入力ピン7からの切換信号をスキャン動作側に切り換えることにより、各スキャン・パス2からデータ圧縮器4 Further, during the initialization of the internal circuit 1, by switching the switching signal from the external input pin 7 to the scanning operation side, the data compressor 4 from each scanning pass 2
への出力データを論理ゲート6においてマスクする(請求項7)。 The output data to be masked in the logic gate 6 (Claim 7).

【0032】なお、各スキャン・パス2からのデータ読出に際して、各スキャン・イン・ピン5からの入力データを含むデータ読出パターンを、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述してもよいし(請求項8)、各スキャン・パス2へのデータ書込に際して、各スキャン・イン・ピン5からの入力データおよび外部入力ピン7への切換信号を含むデータ書込パターンが、同形のパターンで連続する場合には、 [0032] Note that when reading data from each scan pass 2, the data readout pattern including the input data from the scan-in pin 5, when the continuous pattern of the same shape includes a continuous number and the pattern it may be described using the data including (claim 8), during data writing to each scanning pass 2, a switching signal to the input data and the external input pin 7 from the scan-in pin 5 writing pattern, when the continuous pattern of the same shape are
そのパターンと連続数とを用いて記述してもよい(請求項9)。 It may be described using the its pattern and number of continuous (claim 9).

【0033】また、内部回路1の初期化中にデータ圧縮器4へのクロック信号の入力を禁止する禁止手段をそなえてもよい(請求項10)。 Further, it may be provided with inhibiting means for inhibiting the input of the clock signal to the data compressor 4 during initialization of the internal circuit 1 (claim 10). さらに、パターン発生器3 Further, the pattern generator 3
およびデータ圧縮器4からなるスキャン・チェーンをバウンダリ・スキャン内の1チェーンとして構成し、そのスキャン・チェーンのシフト・イン/シフト・アウト動作および自己試験動作をそれぞれ指示するための命令コードを、命令レジスタの動作コードとして予め割り当てるように構成することもできる(請求項11)。 And scan chain of the data compressor 4 configured as a chain of boundary in the scan, the instruction code for instructing the shift-in / shift-out operation and self-test operation of the scan chain, respectively, instruction It may be configured to assign in advance as an operation code register (claim 11).

【0034】 [0034]

【作用】上述した第1の発明の自己試験機能組込み型回路では、外部入力ピン7の状態値を適宜設定することにより、スキャン・パス2から不定状態のデータが読み出される場合に、その不定状態のデータを論理ゲート6でマスクすることができ、データ圧縮器4における圧縮データが不定値になるのを防止できる(請求項1)。 [Action] In the self-test function embedded circuit of the first invention described above, by setting the state value of the external input pin 7 as appropriate, when data in an indefinite state is read from the scan path 2, the indefinite state the data can be masked by the logic gate 6, the compressed data in the data compressor 4 can be prevented from becoming undefined values ​​(claim 1).

【0035】なお、各スキャン・パス2からのデータ読出のためのパターンを、同形のパターンで連続する場合に、そのパターンと連続数とを用いることにより、コンパクトに記述できる(請求項2)。 [0035] Incidentally, a pattern for data readout from each scanning pass 2, when a continuous pattern of the same shape, by using the consecutive number and the pattern can be described in a compact (claim 2). また、外部入力ピン7からの切換信号を論理ゲート6に与え、内部回路1における内部記憶素子等の初期化中、外部入力ピン7からの切換信号をスキャン動作側に切り換えることにより、 Moreover, given a switching signal from the external input pin 7 to the logic gates 6, during initialization, such as internal storage devices in the internal circuit 1, by switching the switching signal from the external input pin 7 to the scanning operation side,
各スキャン・パス2からデータ圧縮器4への出力データが論理ゲート6においてマスクされ、データ圧縮器4の初期値を保持することが可能になり、内部回路1の初期化中にデータ圧縮器4の内容が破壊されるのを防止できる(請求項3)。 Output data from each scan path 2 to the data compressor 4 is masked in the logic gate 6, it is possible to hold the initial value of the data compressor 4, the data compressor 4 during initialization of the internal circuit 1 of the content is destroyed can be prevented (claim 3).

【0036】さらに、内部回路1の初期化中に、禁止手段によりデータ圧縮器4へのクロック信号の入力を禁止してデータ圧縮器4へのクロック信号の印加を停止することによっても、データ圧縮器4の内容を保持でき、内部回路1の初期化中にデータ圧縮器4の内容が破壊されるのを防止できる(請求項4)。 Furthermore, during initialization of the internal circuit 1, by stopping the application of the clock signal to prohibit input of a clock signal to the data compressor 4 to the data compressor 4 by prohibiting means, data compression can hold the contents of the vessel 4, the contents of the data compressor 4 during initialization of the internal circuit 1 can be prevented from being broken (claim 4). 上述した第2の発明の自己試験機能組込み型回路では、外部入力ピン7からの切換信号によりセレクタ8をパターン発生器3側に切り換えておくことにより、自己試験動作が実行されるが、 In self-test function embedded circuit in the second invention described above, by previously switching the selector 8 to the pattern generator 3 side by the switching signal from the external input pin 7, but the self-test operation is performed,
この自己試験動作中に、外部入力ピン7からの切換信号によりセレクタ8をスキャン・イン・ピン5側に切り換え、スキャン・イン・ピン5から任意の値に設定したデータを各スキャン・パス2へ与えて書き込むことによって、パターン発生器3から各スキャン・パス2へ与えられるテスト・パターンの一部を任意の値に修正することができる(請求項5)。 During this self test operation, switches the selector 8 to the scan-in pin 5 by the switching signal from the external input pin 7, the data set to any value from the scan-in pin 5 to each scanning pass 2 by writing given, a part of the test pattern supplied from the pattern generator 3 to the respective scan paths 2 may be modified to any value (claim 5).

【0037】なお、各スキャン・パス2へのデータ書込のためのパターンを、同形のパターンで連続する場合に、そのパターンと連続数とを用いることにより、コンパクトに記述できる(請求項6)。 [0037] Incidentally, the pattern for the data writing to each scanning pass 2, when a continuous pattern of the same shape, by using the consecutive number and the pattern can be described in a compact (claim 6) . 上述した第3の発明の自己試験機能組込み型回路では、外部入力ピン7からの切換信号によりセレクタ8をパターン発生器3側に切り換えておくことにより、自己試験動作が実行されるが、この自己試験動作中に、外部入力ピン7からの切換信号によりセレクタ8をスキャン・イン・ピン5側に切り換え、スキャン・イン・ピン5から任意の値に設定したデータを各スキャン・パス2へ与えて書き込むことによって、パターン発生器3から各スキャン・パス2へ与えられるテスト・パターンの一部を任意の値に修正することができる。 In self-test function embedded circuit of the third invention described above, by previously switching the selector 8 to the pattern generator 3 side by the switching signal from the external input pin 7, but the self-test operation is performed, the self during the test operation, switches the selector 8 to the scan-in pin 5 by the switching signal from the external input pin 7, the data set to any value from the scan-in pin 5 is given to each scanning pass 2 by writing a portion of the test pattern supplied from the pattern generator 3 to the respective scan paths 2 may be modified to any value.

【0038】一方、自己試験動作中、スキャン・イン・ [0038] On the other hand, during the self-test operation, scan-in
ピン5の状態値を適宜設定することにより、スキャン・ By setting the state value of the pin 5 as appropriate, scan
パス2から不定状態のデータが読み出される場合に、その不定状態のデータを論理ゲート6でマスクすることができ、データ圧縮器4における圧縮データが不定値になるのを防止できる。 If the path 2 data indefinite state is read, the data in the unstable state can be masked by the logic gate 6, the compressed data in the data compressor 4 can be prevented from becoming unstable. さらに、内部回路1における内部記憶素子等の初期化中、外部入力ピン7からの切換信号をスキャン動作側に切り換えることにより、各スキャン・ Additionally, during initialization, such as internal storage devices in the internal circuit 1, by switching the switching signal from the external input pin 7 to the scanning operation side, each scan
パス2からデータ圧縮器4への出力データが論理ゲート6においてマスクされ、データ圧縮器4の初期値を保持することが可能になり、内部回路1の初期化中にデータ圧縮器4の内容が破壊されるのを防止できる(請求項7)。 The output data from the path 2 to the data compressor 4 is masked in the logic gate 6, it is possible to hold the initial value of the data compressor 4, the contents of the data compressor 4 during initialization of the internal circuit 1 can be prevented from being destroyed (claim 7).

【0039】なお、各スキャン・パス2からのデータ読出のためのパターンや各スキャン・パス2へのデータ書込のためのパターンを、同形のパターンで連続する場合に、そのパターンと連続数とを用いることにより、コンパクトに記述できる(請求項8,9)。 It should be noted, the pattern for the pattern and data writing to each scan path 2 for reading data from the scanning pass 2, when a continuous pattern of the same shape, and the consecutive number and the pattern by using, it can be written in the compact (claim 8,9). また、内部回路1の初期化中に、禁止手段によりデータ圧縮器4へのクロック信号の入力を禁止してデータ圧縮器4へのクロック信号の印加を停止することによっても、データ圧縮器4の内容を保持でき、内部回路1の初期化中にデータ圧縮器4の内容が破壊されるのを防止できる(請求項1 Furthermore, during initialization of the internal circuit 1, by stopping the application of the clock signal to prohibit input of a clock signal to the data compressor 4 to the data compressor 4 by prohibiting means, the data compressor 4 contents can hold the contents of the data compressor 4 during initialization of the internal circuit 1 can be prevented from being broken (claim 1
0)。 0).

【0040】さらに、パターン発生器3およびデータ圧縮器4からなるスキャン・チェーンをバウンダリ・スキャン内の1チェーンとし、そのスキャン・チェーンのシフト・イン/シフト・アウト動作および自己試験動作をそれぞれ指示するための命令コードを、命令レジスタの動作コードとして予め割り当てるように構成することにより、本発明を、バウンダリ・スキャン方式を採用する回路にも適用することができる(請求項11)。 [0040] Further, the scan chain of the pattern generator 3 and the data compressor 4 and 1 chain in the boundary in the scan, and instructs the shift-in / shift-out operation and self-test operation of the scan chain respectively the instruction code for, by configured to assign in advance as an operation code of the instruction register, the present invention can be applied to a circuit that employs a boundary scan method (claim 11).

【0041】 [0041]

【実施例】以下、図面を参照して本発明の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. 図4は本発明の一実施例としての自己試験機能組込み型回路の構成を示すブロック図であり、この図4において、10は本実施例の回路(例えばLSI)、11 Figure 4 is a block diagram of a self-test function embedded circuit as an embodiment of the present invention. In FIG. 4, the 10 circuits of the present embodiment (e.g. LSI), 11
はこの回路10上において所定機能を果たす内部回路であり、この内部回路11は、多数の回路構成要素、例えばフリップ・フロップ(FF)により構成されている。 Is an internal circuit performs a predetermined function on the circuit 10, the internal circuit 11 is composed a large number of circuit components, for example, by flip-flop (FF).

【0042】そして、この内部回路11を自己試験すべく、回路10上には、複数(図中では3本)のスキャン・パス12A〜12Cが予め形成され、各スキャン・パス12A〜12Cは、複数(図中では5個)のフリップ・フロップ101をチェーン状に接続するものである。 [0042] Then, in order to self-test the internal circuit 11, on the circuit 10 (in the figure, three) more preformed scan path 12A~12C for each scanning pass 12A~12C are it connects the flip-flop 101 of a plurality (five in the figure) in a chain.
また、回路10には、各スキャン・パス12A〜12C In addition, the circuit 10, each scan path 12A~12C
へテスト用のデータ(テスト・パターン)を与えるためのスキャン・イン・ピン(SIピン)15A〜15B To the scan-in pin for providing the data (test pattern) for the test (SI pin) 15A~15B
と、各スキャン・パス12A〜12Cからの出力データを取り出すためのスキャン・アウト・ピン(SOピン) When the scan-out pin for taking out the output data from each scan path 12A - 12C (SO pin)
19A〜19Cと、回路10を動作させるためのクロック信号を入力するスキャン・クロック・ピン(SCKピン)20とが外部入力ピンとして設けられるほか、各スキャン・パス12A〜12Cに対するスキャン動作と自己試験(BIST)動作との切換を行なうべく切換信号を入力するBE(BIST Enable)ピン17が外部入力ピンとして設けられている。 And 19A-19C, the scan clock pin for inputting a clock signal for operating the circuit 10 (SCK pin) in addition to 20 and is provided as the external input pins, the scanning operation and self-test for each scanning pass 12A~12C bE (BIST Enable) pin 17 for inputting a switching signal to perform the switching between (BIST) operation is provided as the external input pins. なお、SCKピン20から入力されるクロック信号は、回路10上の全てのフリップ・ Note that the clock signal input from the SCK pin 20, all of the circuit 10 flip
フロップ101のクロック端子に入力されるようになっている。 Are input to the clock terminal of the flop 101.

【0043】さらに、13は回路10上に組み込まれ各スキャン・パス12A〜12Cに入力するテスト・パターンを発生するLFSR(パターン発生器)、14は回路10上に組み込まれ各スキャン・パス12A〜12C [0043] Further, 13 LFSR (pattern generator) for generating a test pattern to be input to the scan path 12A~12C incorporated on the circuit 10, 14 each scanning pass is incorporated on the circuit 10. 12A to 12C
からの出力データを圧縮して格納するMISR(データ圧縮器)である。 It is stored by compressing the output data from the MISR (data compressor). ここで、LFSR13およびMISR Here, LFSR13 and MISR
14は、それぞれ図6,図5に示すように、複数の排他的論理和(XOR)ゲート21を介したフィードバック付きの複数のシフトレジスタ22で構成されている。 14, FIG. 6, respectively, as shown in FIG. 5, is composed of a plurality of exclusive OR (XOR) a plurality of shift registers with feedback through the gate 21 22. そして、各シフトレジスタ22はSCKピン20からのクロック信号によりシフト動作するようになっている。 Each shift register 22 is adapted to shift operation by the clock signal from the SCK pin 20. また、図4に示すように、LFSR13にはスキャン・イン・ピン(SIピン)15が接続されるとともに、MI Further, as shown in FIG. 4, the scan-in pin (SI pin) 15 is connected to LFSR13, MI
SR14にはスキャン・アウト・ピン(SOピン)19 The SR14 scan-out pin (SO pin) 19
が接続されている。 There has been connected.

【0044】ところで、図4,図5に示すように、各スキャン・パス12A〜12Cの出力側のラインは、SO By the way, as shown in FIGS. 4 and 5, the output side of the line of each scanning pass 12A~12C are, SO
ピン19A〜19Cに接続されるとともに、それぞれA It is connected to the pin 19A-19C, respectively A
NDゲート(論理ゲート)16A〜16Cを介してMI ND gate MI through the (logic gates) 16A - 16C
SR14における各XORゲート21に接続されている。 They are connected to each XOR gate 21 in the SR14. 各ANDゲート16A〜16Cは、各スキャン・パス12A〜12Cからの出力データと、各スキャン・パス12A〜12Cに対応するSIピン15A〜15Cからの入力データと、BEピン17からの切換信号〔スキャン動作時にオフ“0”となりBIST動作時にオン“1”となる信号〕とを入力され、これらの論理積を算出してMISR14における各XORゲート21へ出力するものである。 Each AND gate 16A~16C receives the output data from each scan path 12A - 12C, the switching signal from the input data and, BE pin 17 from SI pin 15A~15C for each scanning pass 12A - 12C [ is input to a signal serving] and on "1" off "0" BIST operation during the scan operation, and outputs to calculate these logical product to the XOR gate 21 in MISR14.

【0045】また、図4,図6に示すように、各スキャン・パス12A〜12Cの入力側のラインは、それぞれセレクタ18A〜18Cを介してSIピン15A〜15 Further, FIG. 4, as shown in FIG. 6, the input side line of each scanning pass 12A~12C is, SI pin 15A~15 through respective selectors 18A~18C
CとLFSR13とに接続されている。 It is connected to the C and LFSR13. 各セレクタ18 Each selector 18
A〜18Cは、BEピン17からの切換信号に応じて、 A~18C, depending on the switching signal from the BE pin 17,
各SIピン15A〜15Cからの入力データと、LFS And the input data from each of the SI pin 15A~15C, LFS
R13からのテスト・パターンとのいずれか一方を切り換えて各スキャン・パス12A〜12Cへ出力するものである。 Switching one of the test pattern from R13 and outputs to the respective scan paths 12A - 12C. つまり、各セレクタ18A〜18Cは、BEピン17からの切換信号によりスキャン動作が選択されている場合には各SIピン15A〜15Cからの入力データを各スキャン・パス12A〜12Cへ出力する一方、 In other words, while each selector 18A~18C, when the scan operation is selected by the switching signal from the BE pin 17 for outputting the input data from the SI pin 15A~15C each scanning pass 12A - 12C,
BEピン17からの切換信号によりBIST動作が選択されている場合にはLFSR13からのテスト・パターンを各スキャン・パス12A〜12Cへ出力するものである。 If the BIST operation has been selected by the switching signal from the BE pin 17 and outputs a test pattern from LFSR13 to each scan path 12A - 12C.

【0046】上述の構成により、本実施例の自己試験機能組込み型回路では、BEピン17への切換信号をオフ“0”とすることにより、各セレクタ18A〜18Cは各SIピン15A〜15C側に切り換えられるとともに、各ANDゲート16A〜16CからMISR14への出力は“0”に固定され、回路10の各スキャン・パス12A〜12Cではスキャン動作が行なわれることになる。 [0046] the construction described above, a self-test function embedded circuit of this embodiment, by turning off "0" a switching signal to the BE pins 17, each selector 18A~18C each SI pin 15A~15C side with it is switched to the output to MISR14 from each aND gate 16A~16C is fixed to "0", so that the scanning operation in each scanning pass 12A~12C circuit 10 is performed.

【0047】つまり、スキャン動作時には、各スキャン・パス12A〜12C上のフリップ・フロップ101はシフトレジスタとして動作し、SCKピン20からクロック信号を与えることにより、各SIピン15A〜15 [0047] In other words, at the time of scanning operation, the flip-flop 101 on each scanning pass 12A~12C operates as a shift register, by providing a clock signal from the SCK pin 20, the SI pin 15A~15
Cに与えられた値が、各セレクタ18A〜18Cを介して、順次、各スキャン・パス12A〜12C上の次のフリップ・フロップ101へシフト・インされていく。 Values ​​given C, via the respective selectors 18A to 18C, sequentially, it will be shifted in the next flip-flop 101 on each scanning pass 12A - 12C. また同時に、各SOピン19A〜19Cには、各スキャン・パス12A〜12C上のフリップ・フロップ101の値が、順次、スキャン・アウトされていく。 At the same time, each SO pin 19A-19C, the value of the flip-flop 101 on each scanning pass 12A~12C are sequentially will be scanned out.

【0048】一方、BEピン17への切換信号をオン“1”とすることにより、各セレクタ18A〜18CはLFSR13側に切り換えられるとともに、各ANDゲート16A〜16CからMISR14への出力は、各スキャン・パス12A〜12Cからの出力データと、各スキャン・パス12A〜12Cに対応するSIピン15A Meanwhile, by switching on "1" a switching signal to the BE pins 17, each selector 18A~18C together with switched to LFSR13 side, output to MISR14 from each AND gate 16A~16C, each scan the output data from the path 12A - 12C, SI pin 15A which corresponds to each scan path 12A - 12C
〜15Cからの入力データとの論理積となり、回路10 A logic product of the input data from ~15C, circuit 10
の各スキャン・パス12A〜12CではBIST動作が行なわれることになる。 So that the BIST operation in each scanning pass 12A~12C is performed for.

【0049】つまり、BIST動作時には、LFSR1 [0049] In other words, at the time of BIST operation, LFSR1
3が疑似乱数を発生し、各スキャン・パス12A〜12 3 generates a pseudo-random number, each scan path 12A~12
C上のフリップ・フロップ101に与えられ、各スキャン・パス12A〜12C上のフリップ・フロップ101 It is provided to the flip flop 101 on the C, flip-flop 101 on each scanning pass 12A~12C
はシフトレジスタとして動作し、SCKピン20からクロック信号を与えることにより、各スキャン・パス12 Operate as a shift register, by providing a clock signal from the SCK pin 20, each scanning pass 12
A〜12Cに与えられた値が、各セレクタ18A〜18 Values ​​given A~12C is, each selector 18A~18
Cを介して順次、次のフリップ・フロップ101へシフト・インされていく。 Sequentially through the C, it will be shifted in to the next flip-flop 101.

【0050】また同時に、各スキャン・パス12A〜1 [0050] At the same time, each scan path 12A~1
2C上のフリップ・フロップ101の値(出力データ) The value of the flip-flop 101 on 2C (output data)
が、順次、シフト・アウトされて、各ANDゲート16 But, in order, are shifted out, each AND gate 16
A〜16Cにより各スキャン・パス12A〜12Cに対応するSIピン15A〜15Cからの入力データとの論理積を算出された後、その論理関が、MISR14に圧縮されて格納されていく。 After being calculated logical product of the input data from the SI pin 15A~15C for each scanning pass 12A~12C by A~16C, the logical function is gradually stored compressed into MISR14. 最後に、MISR14に圧縮・格納されたデータをSOピン19から読み出すことにより、回路(LSI)10の不良判定が行なわれるようになっている。 Finally, by reading the data compressed and stored in MISR14 from SO pin 19, so that the defect determination circuit (LSI) 10 is performed.

【0051】このとき、通常のATPG(Automatic Te [0051] In this case, usually of ATPG (Automatic Te
st Pattern Generation:自動テストパターン生成)では、全ての内部記憶を初期化する必要はないため、各スキャン・パス12A〜12Cからの出力データに不定状態が現れる場合がある。 st Pattern Generation: The automatic test pattern generation), because there is no need to initialize all internal storage, it may appear undefined state Output data from each scan path 12A - 12C. MISR14は、図5に示すように、フィードバック付きのシフトレジスタ22で構成され、各スキャン・パス12A〜12Cからの出力データをXORゲート21を通してMISR14内のシフトレジスタ22に圧縮してゆくが、上述のように各スキャン・パス12A〜12Cからの出力データに不定状態が現れた場合、XOゲート21が使用されるため、不定状態はそのままシフトレジスタ22に取り込まれ、さらに、フィードバック・ループがあるため、一つのシフトレジスタ22が不定状態になると、全てのシフトレジスタ22が不定状態になってしまう。 MISR14, as shown in FIG. 5, is constituted by a feedback with a shift register 22, while the output data from the scanning pass 12A~12C slide into compressed into the shift register 22 in MISR14 through XOR gates 21, above If the indefinite state appeared to the output data from the scanning pass 12A~12C as, for XO gate 21 is used, indeterminate state unchanged loaded to the shift register 22, further, because of the feedback loop , when one of the shift register 22 becomes unstable condition, all shift register 22 becomes indeterminate state.

【0052】そこで、本実施例では、BIST動作時に、図4,図5に示すように、各スキャン・パス12A [0052] Therefore, in this embodiment, during BIST operation, as shown in FIGS. 4 and 5, each scanning pass 12A
〜12Cからの出力データをそのままMISR14に入力せずに、各ANDゲート16A〜16Cにより、各スキャン・パス12A〜12Cからの出力データと、各スキャン・パス12A〜12Cに対応するSIピン15A SI pins 15A the output data from the ~12C without directly input to MISR14, by the AND gates 16A - 16C, the output data from each scan paths 12A - 12C, for each scanning pass 12A - 12C
〜15Cからの入力データとの論理積を算出して、MI It calculates the logical product of the input data from ~15C, MI
SR14に対して出力している。 Is output to the SR14.

【0053】即ち、本実施例では、スキャン・パス12 [0053] In other words, in this embodiment, the scan path 12
A〜12Cからの出力データが不定状態になる場合には、対応するスキャン・パス12A〜12CのSIピン15A〜15Cからの値(入力データ)を“0”に設定することにより、対応するANDゲート16A〜16C If the output data from the A~12C becomes unstable state, by setting the value (input data) "0" from the SI pin 15A~15C corresponding scan paths 12A - 12C, the corresponding AND gate 16A~16C
からMISR14への出力値を“0”にして、スキャン・パス12A〜12CからMISR14への不定状態のデータがANDゲート16A〜16Cでマスクされる。 To "0" the output value to MISR14 from data indeterminate state from the scan path 12A~12C to MISR14 is masked by the AND gates 16A - 16C.

【0054】このように、SIピン15A〜15Cの状態値を適宜設定することにより、スキャン・パス12A [0054] Thus, by setting the state values ​​of the SI pin 15A~15C appropriate scan paths 12A
〜12Cから不定状態のデータが読み出される場合に、 When the data of the unstable state is read from ~12C,
その不定状態のデータをANDゲート16A〜16Cでマスクすることができ、MISR14における圧縮データが不定値になるのを確実に防止できる。 The data of undefined state can be masked by the AND gate 16A~16C the can reliably prevent the compressed data becomes undefined in MISR14. ここで、具体的な例として、図8に示すようなスキャン・アウト・データが得られる場合、本実施例による、不定状態のデータ(図8中の“U(Unknown)”)がMISR14に取り込まれることのないテスト・パターンの作成例について説明する。 Here, as a specific example, if the scan-out data as shown in FIG. 8 is obtained, according to the present embodiment, the indefinite state data (in FIG. 8 "U (Unknown)") is taken into MISR14 It will be described an example of creating a no test pattern of be.

【0055】なお、図9〜図11は、それぞれ、図8に示すスキャン・アウト・データに対する、図17に示すスキャン回路,図18に示すBIST回路,図4(図5)に示す本実施例の回路によるデータ読出パターン(テスト・データ)の記述例を示している。 [0055] Incidentally, FIGS. 9 to 11, respectively, this embodiment shown in for the scan-out data shown in FIG. 8, scan circuit shown in FIG. 17, BIST circuit shown in FIG. 18, FIG. 4 (5) It shows a description example of the data readout pattern (test data) by the circuit of. 図9〜図1 9 to 1
1において、“N”はSCKピンから入力されネガティブ・パルスのクロック信号を示し、SOピンから出力される出力データの“X”は、“0”または“1”の不定状態でない値が出力されることを示している。 In 1, "N" is input from the SCK pin shows the clock signal of the negative pulse, "X" of the output data output from the SO pin is the value not indefinite state of "0" or "1" is output Which indicates that.

【0056】図9に示すように、スキャン回路では、スキャンすべきフリップ・フロップ数分のパターン記述が必要となるので、図8に示すスキャン・アウト・データに対しては12行でテスト・データが記述される。 [0056] As shown in FIG. 9, the scan circuit, since the pattern description of a few minutes flip-flops to be scanned is required, the test data at line 12 is the scan-out data shown in FIG. 8 There is described. 大規模なLSIでは、一つのスキャン・パス上のフリップ・ In large-scale LSI, on one of the scan path flip
フロップ数は極めて多くなるので、そのテスト・データは非常に膨大なものになる。 Since the number of flops is very large, the test data will be very huge.

【0057】図10に示すように、BIST回路では、 [0057] As shown in FIG. 10, in BIST circuit,
繰り返し記述子〔REPEAT(繰り返し開始)/REPEND(繰り返し終了)〕を用いることにより、図8に示すスキャン・アウト・データに対しては3行でテスト・データを記述することができる。 By using repetitive descriptor [REPEAT (repeat start) / REPEND (repeat end)], it is possible to write test data in three lines with respect to the scan-out data shown in FIG. なお、繰り返し記述子“REPEA It should be noted, repeatedly descriptor "REPEA
T”と“REPEND”とで囲まれたパターンは、繰り返し記述子“REPEAT”の後に指定された回数だけ繰り返される。ただし、前述したように、このようなデータ記述により、図8に示すスキャン・アウト・データを処理した場合、MISR14には不定値“U”が取り込まれることになるので、テスト・データとして使用することはできない。 "De enclosed pattern and repeats descriptor" T "and" REPEND be repeated a specified number of times after the REPEAT ". However, as described above, such a data description, scan shown in FIG. 8 when processing the out-data, it means that the undefined value "U" is taken to MISR14, can not be used as the test data.

【0058】これに対し、本実施例の回路では、図11 [0058] In contrast, in the circuit of the present embodiment, FIG. 11
に示すように、前記繰り返し記述子を使用することにより、図8に示すスキャン・アウト・データに対して、図9に示したスキャン回路の場合よりも少ない7行でテスト・データの記述が可能になる。 As shown in, by the use of the repetition descriptors, the scan-out data shown in FIG. 8, may test data written in line 7 less than that of the scan circuit shown in FIG. 9 become. 実際には、MISR1 In fact, MISR1
4から圧縮されたデータを外部に読み出すためのパターンも必要であるが、スキャン・アウト・パターン(フリップ・フロップ数〜数千)に比べれば無視することができる。 The compressed data from the four patterns for reading out to the outside is also necessary, can be ignored compared to the scan-out pattern (thousand number flip-flops to a few).

【0059】図8に示すスキャン・アウト・データでは、5番目に不定値“U”がスキャン・パス12A〜1 [0059] In scan-out data shown in FIG. 8, undefined fifth "U" scan path 12A~1
2Cから出力されるので、5番目のパターンで対応するSIピン15A〜15Cの状態値を“0”に設定し、A Since the output from the 2C, the status value of the SI pin 15A~15C corresponding the fifth pattern is set to "0", A
NDゲート16A〜16CからMISR14への値を“0”にして、スキャン・パス12A〜12Cからの不定値“U”が対応するANDゲート16A〜16Cでマスクされる。 Values ​​from ND gate 16A - 16C to MISR14 to "0", indefinite values ​​from the scan path 12A - 12C "U" is masked by the corresponding AND gates 16A - 16C. 5番目以外は不定値ではないので、各SI Since non fifth is not undefined, the SI
ピン15A〜15Cの状態値を“1”に設定し、スキャン・パス12A〜12Cからの出力データをMISR1 The state value of the pin 15A~15C set to "1", MISR1 the output data from the scan path 12A~12C
4に入力する。 Input to 4. このとき、図11に示すように、同じパターン(1〜4番目と6〜12番目)は繰り返し記述子を用いてまとめることができる。 At this time, as shown in FIG. 11, the same pattern (1-4 th and 6 to 12 th) can be summarized using a repeated descriptor.

【0060】さて、図6により前述した通り、LFSR [0060] Now, as described above with reference to FIG. 6, LFSR
13もフィードバック付きのシフトレジスタ22で構成され、その出力(テスト・パターン)と、外部の各SI 13 also consists of a feedback with a shift register 22, and its output (test pattern), each of the external SI
ピン15A〜15Cからの入力データとが各セレクタ1 Selector and input data from the pin 15A~15C each 1
8A〜18Cを通して各スキャン・パス12A〜12C Each scan path through the 8A~18C 12A~12C
に入力される。 It is input to. BEピン17がオフ“0”の時、各SI When BE pin 17 is off of "0", each SI
ピン15A〜15Cの値が各セレクタ18A〜18Cにより選択されて各スキャン・パス12A〜12Cにシフト・インされ、BEピン17がオン“1”の時、LFS The value of the pin 15A~15C are shifted in are selected to each scanning pass 12A~12C by each selector 18A to 18C, when BE pin 17 is on "1", LFS
R13の出力が各セレクタ18A〜18Cにより選択されて各スキャン・パス12A〜12Cにシフト・インされる。 R13 output is shifted in the selected on each scan path 12A~12C by each selector 18A to 18C.

【0061】通常はBEピン17をオン“1”として、 [0061] usually as on "1" BE pin 17,
LFSR13からの出力をシフト・インしていくが、各スキャン・パス12A〜12C上の特定のフリップ・フロップ101をクリップしたり、そのフリップ・フロップ101に特別な値を設定したい場合、BEピン17をオフ“0”にして、各SIピン15A〜15Cから所望のデータをシフト・インすることができる。 Continue to shift in the output from the LFSR13 but, you can clip the particular flip-flop 101 on each scan path 12A~12C, if you want to set up a special value to the flip-flop 101, BE pin 17 a turn off "0", the desired data from the SI pin 15A~15C can be a shift-in.

【0062】ATPGでは、LSI内部回路のある一つの故障を対象として、それを検出するためのテスト・パターンを作成する。 [0062] In ATPG, targeting one of the fault with the LSI circuit, to create a test pattern for detecting it. 実際に故障を検出するために設定しなければならない外部入力やスキャン対象のフリップ・ In fact it must be set in order to detect the failure of the external input and scanned flip
フロップの数は少なく、その他にはBIST回路から発生される疑似乱数を設定しても問題ない。 The number of flops is small, Others include no problem to set the pseudo-random numbers generated from the BIST circuit. 図4,図6に示す回路を用いて、スキャン動作とBIST動作とを適宜に切り換えることにより、そのようなテスト・パターンを作成することができる。 4, using the circuit shown in FIG. 6, by appropriately switching between scanning operation and the BIST operation, it is possible to create such a test pattern. また、前述した繰り返し記述子を用いることにで、BIST動作時のテスト・データ記述は少なくて済むので、全体のテスト・データ量も大幅に削減することができる。 In addition, in the use of repetitive descriptors described above, since the test data description during BIST operation requires less can be whole test data volume is significantly reduced.

【0063】ここで、具体的な例として、図12に示すようなスキャン・イン・データをスキャン・パス上の各フリップ・フロップに設定する場合についてのテスト・ [0063] Here, as a specific example, tests for the case of setting the scan-in data as shown in FIG. 12 in the flip-flop on the scan path
パターンの作成例について説明する。 It will be described an example of creating a pattern. なお、図12中、 In FIG. 12,
“D0”,“D1”はATPGにより決定された値で“0”または“1”のいずれか一方に特定されるものであるが、その他の“0”や“1”で示す部分は乱数で置き換えても問題ない。 "D0", "D1" is are intended to be specific to either one of "0" or "1" with the value determined by the ATPG, the portion indicated by other "0" and "1" is a random number no problem be replaced.

【0064】また、図13〜図15は、それぞれ、図1 [0064] In addition, 13 to 15, respectively, as shown in FIG. 1
2に示すスキャン・イン・データに対する、図17に示すスキャン回路,図18に示すBIST回路,図4(図6)に示す本実施例の回路によるデータ書込パターン(テスト・データ)の記述例を示している。 For the scan-in data shown in 2, description example of the scan circuit shown in FIG. 17, BIST circuit shown in FIG. 18, FIG. 4 data write patterns by the circuit of this embodiment shown in (Fig. 6) (test data) the shows. 図13に示すように、スキャン回路では、スキャンすべきフリップ・フロップ数分のパターン記述が必要となるので、図1 As shown in FIG. 13, the scan circuit, since the pattern description of a few minutes flip-flops to be scanned is required, FIG. 1
2に示すスキャン・イン・データに対しては12行でテスト・データが記述される。 For the scan-in data shown in 2 test data is written at line 12. この場合、順次、データを書き込むことにより、特定のフリップ・フロップに対して特定の値“D0(0)”,“D1(1)”を設定することはできるが、大規模なLSIでは、一つのスキャン・パス上のフリップ・フロップ数は極めて多くなるので、そのテスト・データは非常に膨大なものになる。 In this case, sequentially, by writing data, a specific value for a particular flip-flop "D0 (0)", "D1 (1)" can be set to, in large LSI, we have developed the one since one of the number of flip-flops on the scan path is very large, the test data will be very huge.

【0065】図14に示すように、BIST回路では、 [0065] As shown in FIG. 14, in BIST circuit,
繰り返し記述子〔REPEAT/REPEND〕を用いることにより、図12に示すスキャン・イン・データに対しては3 By using repetitive descriptors [REPEAT / REPEND], 3 for scan-in data shown in FIG. 12
行でテスト・データを記述することができる。 It is possible to describe the test data in a row. なお、繰り返し記述子“REPEAT”,“REPEND”の機能は図10により前述した通りである。 Note that repeated descriptor "REPEAT", the function of "REPEND" are as described above with reference to FIG. 10. ただし、このようなデータ記述では、図12に示すように、特定のフリップ・フロップに対して特定の値“D0(0)”,“D1(1)”を設定することができず、LFSR13により発生された疑似乱数が設定されるため、対象とした故障を検出できるとは限らない。 However, in such a data description, as shown in FIG. 12, a specific value for a particular flip-flop "D0 (0)", it is impossible to set "D1 (1)", the LFSR13 since the pseudo-random number generated is set, not necessarily able to detect faults that target.

【0066】これに対し、本実施例の回路では、図15 [0066] In contrast, in the circuit of the present embodiment, FIG. 15
に示すように、前記繰り返し記述子を使用することにより、図12に示すスキャン・イン・データに対して、図13に示したスキャン回路の場合よりも少ない8行でテスト・データの記述が可能になる。 As shown, by using the repetition descriptors, the scan-in data shown in FIG. 12, can be described in the test data with 8 rows smaller than that of the scan circuit shown in FIG. 13 become. 図12に示すスキャン・イン・データでは、強制的に4番目に“0”,5番目に“1”を設定しなければならないので、4番目および5番目のデータをシフト・インする際には、BEピン17をオフ“0”に設定し、セレクタ18A〜18CをSIピン15A〜15C側に切り換え、このSIピン1 In scan-in data shown in FIG. 12, forcing the fourth "0", since they must be set to "1" in the fifth, when the shift in the fourth and fifth data , set off "0" to bE pins 17 switches the selector 18A~18C the SI pin 15A~15C side, the SI pin 1
5A〜15Cから設定された値“0”もしくは“1”を各スキャン・パス12A〜12Cへ順次シフト・インする。 The value "0" or "1", which is set from 5A~15C sequentially shifted in to each scan path 12A~12C.

【0067】その他の部分では、乱数値がシフト・インされれば良いので、BEピン17を常時オン“1”に設定し、セレクタ18A〜18CをLFSR13側に切り換え、このLFSR13からの出力値(疑似乱数)を各スキャン・パス12A〜12Cへシフト・インしている。 [0067] In the other portions, since the random number need be shifted in, set always on "1" to BE pins 17 switches the selector 18A~18C to LFSR13 side, the output value from the LFSR13 ( a pseudo-random number) is shifted-in to each scan path 12A~12C. このとき、図15に示すように、同じパターン(1 At this time, as shown in FIG. 15, the same pattern (1
〜3番目と6〜12番目)は繰り返し記述子を用いてまとめることができる。 To 3 th and 6 to 12 th) it can be summarized using a repeated descriptor.

【0068】このようにして、BIST動作中に、BE [0068] In this way, during the BIST operation, BE
ピン17からの切換信号により各セレクタ18A〜18 Each selector by switching signal from pin 17 18A~18
Cを各SIピン15A〜15C側に切り換え、各SIピン15A〜15Cから任意の値に設定したデータを各スキャン・パス12A〜12Cへ与えて書き込むことによって、LFSR13から各スキャン・パス12A〜12 Switched C to the SI pin 15A to 15C side, by writing given to each scanning pass 12A~12C the data set to any value from the SI pin 15A to 15C, each scanning pass from LFSR13 12A~12
Cへ与えられるテスト・パターンの一部を任意の値に修正することができる。 The part of the test pattern applied to C may be modified to any value.

【0069】一方、回路(LSI)10の内部回路11 [0069] On the other hand, the internal circuit 11 of the circuit (LSI) 10
中における内部記憶素子LSIの内部記憶素子は電源投入時には不定状態であるので、BISTを行なう前に内部記憶素子の状態の初期化を行なうが、このとき、MI Because internal storage element of the internal storage device LSI in the medium is at power-on is indeterminate state, performs the initialization of the state of the internal storage device before performing BIST, this time, MI
SR14では、クロック信号を1回印加する毎にシフトレジスタ22がシフト動作してその内容が更新され、内部記憶素子の初期化パターン印加中であっても更新が行なわれる。 In SR14, shift register 22 of the clock signal each time applied once is the contents of update shift operation, even initialization pattern during the application of the internal storage device update is performed. これに対処すべく、前述したように、ATP In order to cope with this problem, as described above, ATP
GプログラムはMISR14の内容をモニタする必要があり、処理が煩雑になる。 G program needs to monitor the contents of MISR14, processing becomes complicated.

【0070】そこで、本実施例では、図4,図5に示すように、BEピン17を各SIピン15A〜15Cと各スキャン・パス12A〜12Cからの出力データとともに各ANDゲート16A〜16Cに入力し、これらの論理積をMISR14の各シフトレジスタ22へ出力している。 [0070] Therefore, in this embodiment, as shown in FIGS. 4 and 5, the BE pin 17 together with the output data from the SI pin 15A~15C each scanning pass 12A~12C each AND gate 16A~16C type, and outputs these logical product to the shift registers 22 of MISR14. これにより、MISR14のシフトレジスタ22 As a result, MISR14 of the shift register 22
を全て“0”に初期化しておけば、BEピン17への切換信号をオフ“0”にするか、SIピン15A〜15C Once you have initialized to all "0", to turn off "0" a switching signal to the BE pin 17 or, SI pin 15A~15C
への入力データを全て“0”するかで、MISR14内の全てのシフトレジスタ22の内容を“0”に保持することができる。 The input data to at or all "0", can be held to "0" all the contents of the shift register 22 in MISR14.

【0071】通常の回路10としてのシステム動作、もしくは、スキャン動作の場合には、BEピン17に入力される切換信号はオフ“0”になっているので、MIS [0071] System operation as an ordinary circuit 10, or, in the case of scanning operation, since switching signal inputted to the BE pins 17 are off "0", MIS
R14内の各シフトレジスタ22の内容は“0”に保持される。 The contents of each shift register 22 in R14 is held at "0". また、BIST動作時にも、BIST動作には関係ない各SIピン15A〜15Cへの入力データを全て“0”にすることで、MISR14内の各シフトレジスタ22の内容を“0”に保持できる。 Moreover, even during BIST operation, all input data to the SI pin 15A~15C not related to BIST operation by the "0", can be held to "0" the contents of the shift registers 22 in MISR14.

【0072】さらに、BIST動作に先立つ初期化中には、BEピン17への切換信号をオフ“0”に保持することで、MISR14内の各シフトレジスタ22の内容を“0”に保持する。 [0072] Further, during initialization prior to BIST operation, by holding the switching signal to the BE pin 17 off to "0", it holds the "0" the contents of the shift registers 22 in MISR14. 従って、特に、BIST動作前の初期化中において、各スキャン・パス12A〜12CからMISR14への出力データが各ANDゲート16A Thus, in particular, during the initialization before BIST operation, the output data is the AND gates 16A to MISR14 from each scanning pass 12A~12C
〜16Cにおいてマスクされ、MISR14の初期値を保持することが可能になり、MISR14の内容が破壊されるのを確実に防止できる。 Masked in ~16C, it is possible to hold the initial value of MISR14, can reliably prevent the contents of MISR14 is destroyed.

【0073】なお、内部回路11(内部記憶素子)の初期化中にMISR14内の各シフトレジスタ22の内容を保持するための他の手段としては、例えば、図7に示すものもある。 [0073] Incidentally, as another means for holding the contents of the shift registers 22 in MISR14 during initialization of the internal circuit 11 (internal storage device), for example, some of which are shown in FIG. 図4,図5では、各ANDゲート16A 4 and 5, each AND gate 16A
〜16CにBEピン17からの切換信号を入力していたが、図7においては、クロック信号停止部(禁止手段) Had entered the switching signal from the BE pin 17 to ~16C, 7, the clock signal stops (inhibiting means)
25をそなえることにより、初期化中におけるMISR By providing 25, MISR during initialization
14内の各シフトレジスタ22の内容保持を実現している。 Realizes the contents held in the shift register 22 in the 14.

【0074】つまり、図7に示すクロック信号停止部2 [0074] That is, the clock signal stops 2 shown in FIG. 7
5は、インヒビット・ピン(IHピン)23およびOR 5, the inhibit pin (IH-pin) 23 and the OR
ゲート24から構成されている。 And a gate 24. IHピン23は、回路10に外部入力ピンとして設けられるもので、SCKピン20からのクロック信号がMISR14内の各シフトレジスタ22に印加されるのを停止する際に、このIH IH pin 23 is intended to be provided to the circuit 10 as the external input pins, when the clock signal from the SCK pin 20 stops being applied to the shift registers 22 in MISR14, the IH
ピン23に入力されるクロック停止信号がオフ“0”からオン“1”に設定されるようになっている。 Clock stop signal input to pin 23 is adapted to be set to ON "1" from OFF "0".

【0075】また、ORゲート24は、SCKピン20 [0075] In addition, OR gate 24, SCK pin 20
からのクロック信号(ネガティブ・パルスで与えられるもの)とIHピン23からのクロック停止信号との論理和を算出してMISR14内の各シフトレジスタ22に印加するものである。 Clock signals from those to be applied to each shift register 22 (negative pulse with given ones) and calculates the logical sum of the clock stop signal from the IH pin 23 within MISR14. これにより、MISR14内の各シフトレジスタ22の内容にかかわらず、IHピン23 Thus, regardless of the contents of each shift register 22 in MISR14, the IH pin 23
へのクロック停止信号をオン“1”に設定することで、 By setting to ON "1" clock stop signal to the,
MISR14内の各シフトレジスタ22にはSCKピン20からのクロック信号が印加されなくなる。 Clock signal from the SCK pin 20 is not applied to the shift registers 22 in MISR14.

【0076】従って、各シフトレジスタ22における更新(シフト動作)も行なわれず、全てのシフトレジスタ22の値をそのまま保持でき、この図7に示すような構成によっても、BIST動作前の初期化中、MISR1 [0076] Therefore, updating in each shift register 22 (shift operation) is also conducted without, it can keep the values ​​of all shift registers 22, also by the configuration shown in FIG. 7, during initialization before BIST operation, MISR1
4の内容が破壊されるのを確実に防止できる。 4 that the content is destroyed can be reliably prevented. ただし、 However,
図7に示す回路構成では、図4,図5に示すようにBE In the circuit configuration shown in FIG. 7, FIG. 4, as shown in FIG. 5 BE
ピン17からの切換信号を各ANDゲート16A〜16 Each AND gate of the switching signal from the pin 17 16A~16
Cに入力する場合に比べて、外部入力ピン(IHピン2 As compared with the case where the input and C, the external input pin (the IH Pin 2
3)が1本多く必要となるが、任意のMISR14の値を指定して保持できる利点がある。 3) is needed most one, can be advantageously maintained by specifying the value of any MISR14.

【0077】ところで、図4〜図15により上述した例では、本発明を一般スキャン方式に適用した場合について説明したが、本発明は、図16に示すように、バウンダリ・スキャン方式にも適用される。 [0077] In the example described above with FIGS. 4 to 15 has described the case of applying the present invention generally scan method, the present invention is, as shown in FIG. 16, also applies to the boundary-scan that. バウンダリ・スキャン方式では、回路上の外部入力ピンと内部回路との間にバウンダリ・スキャン・セルが配置されており、それらの全てを連結してテスト・データ・イン・ピン(TD Boundary-scan method, the boundary-scan cells are placed between the external input pin and the internal circuit on the circuit, by connecting them all test data-in pin (TD
Iピン)からテスト・データ・アウト・ピン(TDOピン)に到るバウンダリ・スキャン・チェーンを構成し、 Configure the boundary-scan chain leading from I-pin) to the test data-out pin (TDO pin),
このバウンダリ・スキャン・チェーンにおける各バウンダリ・スキャン・セルを可制御かつ可観測にしている。 And the controllable and observable each boundary-scan cell in the boundary scan chain.

【0078】図16において、30はバウンダリ・スキャンLSIであり、このバウンダリ・スキャンLSI3 [0078] In FIG. 16, 30 is a boundary scan LSI, the boundary scan LSI3
0上に、前述のバウンダリ・スキャン・チェーン31A On the 0, the above-mentioned boundary-scan chain 31A
と2つの内部スキャン・チェーン31B,31Cとが形成されている。 If two internal scan chains 31B, and the 31C are formed. そして、図16に示すように、バウンダリ・スキャンLSI30で、これらのスキャン・チェーン(スキャン・パス)31A〜31Cが、図4〜図7に示したスキャン・パス12A〜12Cに代えて配置されている。 Then, as shown in FIG. 16, in boundary scan LSI 30, these scan chain (scan path) 31A through 31C may be arranged in place of the scan path 12A~12C shown in FIGS. 4 to 7 there. ただし、図16に示すバウンダリ・スキャンL However, boundary-scan L shown in FIG. 16
SI30では、SIピン15Aに代えてTDIピン32 In SI30, TDI pin 32 in place of the SI pin 15A
が設けられるとともに、SOピン19Aに代えてTDO Together are provided, TDO instead of the SO pin 19A
ピン33が設けられている。 Pin 33 is provided. なお、図16中、LFSR In FIG. 16, LFSR
13,MISR14,ANDゲート16A〜16C,B 13, MISR14, AND gate 16A~16C, B
Eピン17,セレクタ18A〜18Cは図4〜図7により前述したものと全く同様に機能するものである。 E pin 17, the selector 18A~18C is intended to function exactly as those described above with FIGS. 4-7.

【0079】また、図16において、34はバウンダリ・スキャンのためのテスト・クロック信号を入力するテスト・クロック・ピン(TCKピン)、35はバウンダリ・スキャンによるテスト・モードを選択するための選択信号を入力するテスト・モード・セレクト・ピン(T [0079] Further, in FIG. 16, 34 the test clock pin for inputting a test clock signal for boundary-scan (TCK pin) 35 is a selection signal for selecting a test mode by Boundary Scan test mode select pin to enter the (T
MSピン)、36はTMSピン35からの選択信号に応じてTCKピン34からのテスト・クロック信号に同期して動作するテスト・アクセス・ポート(TAP)回路で、このTAP回路36は、バウンダリ・スキャンLS MS pins) 36 in a test access port (TAP) circuit that operates in synchronization with the test clock signal from the TCK pin 34 in response to the selection signal from the TMS pin 35, the TAP circuit 36, boundary scan LS
I30上の各テスト機構に対してアクセスし、バウンダリ・スキャン動作の制御を行なうためのものである。 Access to each test mechanism on the I30, is for controlling the boundary-scan operation.

【0080】さらに、37はTDIピン32からTDO [0080] In addition, 37 TDO from the TDI pin 32
ピン33までの間のバウンダリ・スキャン・チェーン3 Boundary-scan chain 3 until the pin 33
1Aをバイパスするためのバイパス・レジスタ、38はTAP回路からの各種制御信号に応じた命令コードを保持する命令レジスタ、39はマルチプレクサで、このマルチプレクサ39は、命令レジスタ38からの命令コードに応じて動作し、バウンダリ・スキャン・チェーン3 Bypass register for bypassing the 1A, 38 is an instruction register for holding an instruction code corresponding to the various control signals from the TAP circuit, 39 is a multiplexer, the multiplexer 39, depending on the instruction code from the instruction register 38 work, boundary-scan chain 3
1A,MISR14からのスキャン・アウト・データおよびバイパス・レジスタ37からのデータを多重化してTDOピン33へ出力するものである。 And outputs it to the TDO pin 33 1A, the data from the scan-out data and bypass register 37 from MISR14 multiplexed.

【0081】なお、上述したバウンダリ・スキャン・チェーン31A,TDIピン32,TDOピン33,TC [0081] It should be noted that the boundary scan chain 31A as described above, TDI pin 32, TDO pin 33, TC
Kピン34,TMSピン35,TAP回路36,バイパス・レジスタ37,命令レジスタ38,マルチプレクサ39といった構成部分は、バウンダリ・スキャン方式として一般的なものである。 K pins 34, TMS pin 35, TAP circuit 36, bypass register 37, components such as the instruction register 38, multiplexer 39 are common in the boundary scan method. バウンダリ・スキャン方式では、各種の試験モードを命令レジスタ38の動作コードに割り当てる必要があり、BIST動作を指示するための命令コードが、命令レジスタ38の唯一の動作コードとして予め割り当てられ、その動作コードの際に、TC Boundary-scan method, it is necessary to assign various test mode to operation code in the instruction register 38, the instruction code for instructing the BIST operation, pre-assigned as the only operating code of the instruction register 38, the operation code at the time of, TC
Kピン34からのテスト・クロック信号を印加することで、BIST回路(LFSR13,MISR14等)が動作するように構成されている。 By applying the test clock signal from the K pin 34, BIST circuit (LFSR13, MISR14 etc.) are configured to operate.

【0082】また、LFSR13およびMISR14からなるスキャン・チェーンをバウンダリ・スキャン内の1チェーンとして扱い、そのスキャン・チェーンのシフト・イン/シフト・アウト動作を指示するための命令コードが、命令レジスタ38の唯一の動作コードとして予め割り当てられている。 [0082] Further, treats scan chain of LFSR13 and MISR14 as a chain of boundary in the scan, the instruction code for instructing the shift-in / shift-out operation of the scan chain, the instruction register 38 It is pre-assigned as the only operating code. 上述のような構成のバウンダリ・スキャンLSI30におけるテスト・データの構成を以下に示す。 The structure of the test data in boundary scan LSI30 the configuration as described above are shown below.

【0083】TAP回路36の初期化。 [0083] initialization of the TAP circuit 36. LFSR13/MISR14の選択(命令コードの設定)。 Selection of LFSR13 / MISR14 (set of instruction code). LFSR13/MISR14の初期化。 Initialization of LFSR13 / MISR14. BIST回路の選択(命令コードの設定)。 Selection of the BIST circuit (setting instruction code). BIST回路の動作(LFSR13からのバウンダリ・スキャン・チェーン31A/内部スキャン・チェーン31B,31Cへのシフト・イン)。 The operation of the BIST circuit (the boundary-scan chain 31A / internal scan chain 31B from LFSR13, shift-in to 31C).

【0084】システム・クロック(テスト・クロック)信号の印加。 [0084] application of the system clock (test clock) signal. BIST回路の動作(バウンダリ・スキャン・チェーン31A/内部スキャン・チェーン31B,31CからMISR14へのデータ圧縮)。 Operation of the BIST circuit (data compression boundary scan chain 31A / internal scan chain 31B, from 31C to MISR14). LFSR13/MISR14の選択(命令コードの設定)。 Selection of LFSR13 / MISR14 (set of instruction code). MISR14からのデータ読出。 Data read from the MISR14.

【0085】なお、上述のBIST回路の動作を行なう項目およびにおけるテスト・データは、図11,図15に示したものと同様の記述となる。 [0085] The test data in the item and to perform the operation of the above-described BIST circuit 11, the same description as that shown in FIG. 15. 上述のようにして、本発明をバウンダリ・スキャン方式を採用する回路(LSI30)に対しても、一般スキャンを用いたLS As described above, even if the present invention to the circuit (LSI 30) to adopt the boundary scan method, using a general scan LS
Iと同様に、少ないテスト・データ記述で効率の良いテスト・パターンを作成することができる。 As with I, it is possible to create a good test pattern efficient with less test data description.

【0086】このように、本発明の一実施例によれば、 [0086] Thus, according to one embodiment of the present invention,
MISR14に不定状態のデータが取り込まれたり初期化中にMISR14の内容が破壊されたりするのを防止して確実かつ容易にBISTを行なうことができる。 MISR14 can contents of MISR14 during initialization or data is fetched in the indefinite state is performed reliably and easily BIST to prevent or destroyed. また、スキャン動作とBIST動作とを組み合わせることにより、わずかなゲート(ANDゲート16A〜16C Further, by combining the scanning operation and the BIST operation, slight gate (AND gate 16A~16C
等)の追加で、非常にコンパクトで効率的かつ汎用的なテスト・データの作成が可能で、BISTの効率化や、 Additional etc.), capable of very efficient and creation of generic test data in a compact, and efficient BIST,
LSI等の回路設計時の計算機資源および設計工数を大幅に削減できる利点がある。 An advantage of significantly reducing the computational resources and time required to design circuit design such as an LSI.

【0087】従来、LFSR13の出力するパターンは無加工で内部回路に印加されていたが、本実施例では、 [0087] Conventionally, a pattern of outputting the LFSR13 has had applied to the internal circuit in unprocessed, in this embodiment,
上述のようにスキャン動作とBIST動作とを組み合わせ、LFSR13の出力とSIピン15A〜15C等からの入力データとをセレクタ18A〜18Cで切り換えることで、内部回路11内の特定の回路に印加される値を任意に変更することが可能になるのである。 Combining the scanning operation and the BIST operation as described above, is applied to the input data from the output and the SI pin 15A~15C etc. LFSR13 by switching the selector 18A to 18C, the particular circuit in the internal circuit 11 it become possible to arbitrarily change the value.

【0088】なお、上述した実施例では、BIST(組込み自己試験)でのLSI(回路10,30)の出力期待値の解析に際し、データ圧縮器としてのMISR14 [0088] In the embodiment described above, upon analysis of the output expected value BIST LSI in (built-in self-test) (circuit 10 and 30), as a data compressor MISR14
を用いた場合について説明したが、本発明はこれに限定されるものでなく、MISRを用いた解析法以外にも、 Has been described using the present invention is not limited thereto, in addition to analysis using the MISR,
例えば、遷移カウント法(Transition Count:出力が“0”から“1”へ遷移した回数と“1”から“0”へ遷移した回数とを解析する方法) ,シンドローム法(1's counting:出力に現れた“1”の回数を解析する方法)などにも適用することができる。 For example, transition count method (Transition Count: method of analyzing the number of times the output transitions from "0" to the number of times transitions to "1" "1" to "0"), the syndrome method (1's counting: appears at the output and "1" count can be applied to a method) for analyzing the.

【0089】 [0089]

【発明の効果】以上詳述したように、本発明の自己試験機能組込み型回路によれば、データ圧縮器に不定状態のデータが取り込まれ、データ圧縮器における圧縮データが不定値になるのを確実に防止でき、確実に自己試験を行なうことができる(請求項1,7)。 As described above in detail, according to the self-test function embedded circuitry of the present invention, data of undefined state are taken into the data compressor, from compressed data in the data compressor is undefined can be reliably prevented, it can be carried out reliably self-test (claims 1,7).

【0090】また、内部回路の初期化中、データ圧縮器内のデータを保持することが可能になり、データ圧縮器の内容が破壊されるのを確実に防止でき、データ圧縮器の内容をモニタするなどの煩雑な処理が不要になり、容易に自己試験を行なうことができる(請求項3,4, [0090] Also, during the initialization of the internal circuit, it is possible to hold the data in the data compressor, can reliably prevent the contents of the data compressor is destroyed, monitor the contents of the data compressor complicated processing such as is not required, can be performed easily self-test (claim 3 and 4,
7,10)。 7, 10). さらに、スキャン動作と自己試験動作とを組み合わせることにより、パターン発生器3から各スキャン・パス2へ与えられるテスト・パターンの一部を任意の値に修正することができるほか(請求項5,7)、 Further, by combining the scanning operation and the self-test operation, in addition to a portion of the test pattern supplied from the pattern generator 3 to the respective scan paths 2 may be modified to any value (claim 5,7 ),
コンパクトで効率的かつ汎用的なテスト・データの作成が可能になり(請求項2,6,8,9)、自己試験の効率化や、LSI等の回路設計時の計算機資源および設計工数を大幅に削減することができる。 Compact and efficient and enables the creation of generic test data (claim 2,6,8,9), efficiency and the self-test, the computing resources and time required to design circuit design such as an LSI greatly it can be reduced to.

【0091】またさらに、バウンダリ・スキャン方式を採用する回路にも適用することが可能で、この場合にも上述したものと同様の効果を得ることができる(請求項11)。 [0091] Furthermore, can be applied to a circuit that employs a boundary scan method, it is possible to obtain the same effect as described above also in this case (claim 11).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の発明の原理ブロック図である。 1 is a principle block diagram of the first invention.

【図2】第2の発明の原理ブロック図である。 2 is a principle block diagram of a second aspect of the present invention.

【図3】第3の発明の原理ブロック図である。 3 is a principle block diagram of the third invention.

【図4】本発明の一実施例としての自己試験機能組込み型回路の構成を示すブロック図である。 Is a block diagram of a self-test function embedded circuit as an embodiment of the present invention; FIG.

【図5】本実施例のデータ圧縮器にかかる部分を抽出して示すブロック図である。 5 is a block diagram showing by extracting according partial data compressor of the present embodiment.

【図6】本実施例のパターン発生器にかかる部分を抽出して示すブロック図である。 6 is a block diagram showing by extracting such moieties to the pattern generator of the present embodiment.

【図7】本実施例のデータ圧縮器のクロック停止回路(禁止手段)の一例とそのクロック停止回路にかかる部分を抽出して示すブロック図である。 7 is a block diagram showing an extracted one example the portion relating to the clock stop circuit of the clock stop circuit of the data compressor of the present embodiment (inhibiting means).

【図8】スキャン・アウト・データの一例を示す図である。 8 is a diagram showing an example of a scan-out data.

【図9】従来のスキャン回路によるデータ読出パターンの一例を示す図である。 9 is a diagram showing an example of a data readout pattern by the conventional scanning circuit.

【図10】従来のBISTタイプの回路によるデータ読出パターンの一例を示す図である。 It is a diagram illustrating an example of a data readout pattern by Figure 10 circuit of a conventional BIST type.

【図11】本実施例のデータ読出パターンの一例を示す図である。 11 is a diagram showing an example of a data reading pattern of the present embodiment.

【図12】スキャン・イン・データの一例を示す図である。 12 is a diagram showing an example of a scan-in data.

【図13】従来のスキャン回路によるデータ書込パターンの一例を示す図である。 13 is a diagram showing an example of the data writing pattern by the conventional scan circuit.

【図14】従来のBISTタイプの回路によるデータ書込パターンの一例を示す図である。 14 is a diagram showing an example of the data write pattern by the circuit of a conventional BIST type.

【図15】本実施例のデータ書込パターンの一例を示す図である。 15 is a diagram showing an example of a data writing pattern of the present embodiment.

【図16】本発明をバウンダリ・スキャン方式のLSI Boundary-scan method of LSI to FIG. 16 of the present invention
に適用した場合の構成例を示すブロック図である。 It is a block diagram showing a configuration example of application to.

【図17】従来のスキャン回路の構成例を示すブロック図である。 17 is a block diagram showing a configuration example of a conventional scan circuit.

【図18】従来のBISTタイプの回路の構成例を示すブロック図である。 18 is a block diagram showing a configuration example of a circuit of a conventional BIST type.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 内部回路 2 スキャン・パス 3 パターン発生器 4 データ圧縮器 5 スキャン・イン・ピン 6 論理ゲート 7 外部入力ピン 8 セレクタ 10 回路 11 内部回路 12A〜12C スキャン・パス 13 LFSR(パターン発生器) 14 MISR(データ圧縮器) 15,15A〜15C スキャン・イン・ピン(SIピン) 16A〜16C ANDゲート(論理ゲート) 17 BEピン(外部入力ピン) 18A〜18C セレクタ 19,19A〜19C スキャン・アウト・ピン(SO 1 internal circuit 2 scan path 3 pattern generator 4 data compressor 5 scan-in pin 6 the logic gate 7 the external input pin 8 selector 10 circuit 11 internal circuit 12A~12C scan path 13 LFSR (pattern generator) 14 MISR (data compressor) 15,15A~15C scan-in pin (SI pin) 16A - 16C the AND gate (logic gate) 17 BE pin (external input pins) 18A to 18C selector 19,19A~19C scan-out pin (SO
ピン) 20 スキャン・クロック・ピン(SCKピン) 21 排他的論理和(XOR)ゲート 22 シフトレジスタ 23 インヒビット・ピン(IHピン) 24 ORゲート 25 クロック信号停止部(禁止手段) 30 バウンダリ・スキャンLSI 31A バウンダリ・スキャン・チェーン(スキャン・ Pin) 20 scan clock pin (SCK pin) 21 exclusive OR (XOR) gate 22 shift register 23 Inhibit pin (the IH pin) 24 OR gate 25 the clock signal stop (inhibit means) 30 boundary scan LSI 31A boundary-scan chain (scan
パス) 31B,31C 内部スキャン・チェーン(スキャンパス) 32 テスト・データ・イン・ピン(TDIピン) 33 テスト・データ・アウト・ピン(TDOピン) 34 テスト・クロック・ピン(TCKピン) 35 テスト・モード・セレクト・ピン(TMSピン) 36 テスト・アクセス・ポート(TAP)回路 37 バイパス・レジスタ 38 命令レジスタ 39 マルチプレクサ 101 フリップ・フロップ(回路構成要素) Path) 31B, 31C internal scan chain (scan path) 32 Test Data In pin (TDI pin) 33 Test Data Out pin (TDO pin) 34 test clock pin (TCK pin) 35 Test mode select pin (TMS pin) 36 test access port (TAP) circuit 37 bypass register 38 instruction register 39 multiplexor 101 flip-flop (circuitry)

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定機能を果たす内部回路をそなえるとともに、 該内部回路を自己試験すべく、該内部回路上に予め形成されている複数のスキャン・パスそれぞれからの出力データを圧縮して格納するデータ圧縮器を組み込んだ自己試験機能組込み型回路であって、 各スキャン・パスへデータを与えうるスキャン・イン・ With 1. A provided with a internal circuit performs a predetermined function, the internal circuit in order to self-testing, and stores the compressed output data from a plurality of scan paths that are previously formed on the internal circuit a self-test function embedded circuit incorporating a data compressor, the scan-in that may have data to each scan path
    ピンをスキャン・パス毎にそなえるとともに、 各スキャン・パスからの出力データと、各スキャン・パスに対応する該スキャン・イン・ピンからの入力データとの論理演算を行なう論理ゲートをスキャン・パス毎にそなえ、 スキャン・パス上の不定状態のデータが該論理ゲートを介して該データ圧縮器へ読み出される際には、当該スキャン・パスに対応するスキャン・イン・ピンから該論理ゲートへの入力データが、当該不定状態のデータを該論理ゲートにおいてマスクする値に設定されることを特徴とする、自己試験機能組込み型回路。 Together provided with a pin for each scan path, the output data from each scan pass, the logic gates the scan paths each for performing a logical operation between the input data from the scan-in pin for each scanning pass to provided, when the data of the unstable state of the scan path is read out to the data compressor via a logical gate, the input data from the scan-in pin associated with the scan path to said logic gate but wherein the set data of the unstable state of the value of the mask in the logic gate, self-test functions embedded circuit.
  2. 【請求項2】 各スキャン・パスからのデータ読出に際して、各スキャン・イン・ピンからの入力データを含むデータ読出パターンが、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述されることを特徴とする、請求項1記載の自己試験機能組込み型回路。 Wherein when reading data from the scan path, data readout pattern including the input data from the scan-in pin, when the continuous pattern of the same shape are used and the number of continuous and its pattern characterized in that it is described Te, self-test functions embedded circuit according to claim 1.
  3. 【請求項3】 該スキャン・パスに対するスキャン動作と該データ圧縮器を用いた自己試験動作との切換を行なうべく切換信号を入力する外部入力ピンをそなえるとともに、該外部入力ピンからの切換信号を該論理ゲートに与え、 該内部回路の初期化中、該外部入力ピンからの切換信号をスキャン動作側に切り換えることにより、各スキャン・パスから該データ圧縮器への出力データを該論理ゲートにおいてマスクすることを特徴とする、請求項1または請求項2に記載の自己試験機能組込み型回路。 Wherein with an external input pin for inputting a switching signal to perform the switching between the self-test operation using the scanning operation and said data compressor to said scan path, a switching signal from the external input pin said logical given sense gate, during initialization of the internal circuit, by switching a switching signal from the external input pins scanning operation side, the mask in the logic gate output data to the data compressor from each scanning pass characterized by, a self-test function embedded circuit according to claim 1 or claim 2.
  4. 【請求項4】 該内部回路の初期化中に該データ圧縮器へのクロック信号の入力を禁止する禁止手段をそなえたことを特徴とする、請求項1または請求項2に記載の自己試験機能組込み型回路。 4., characterized in that provided with a prohibiting means for prohibiting the input of the clock signal to the data compressor during initialization of the internal circuit, a self-test function according to claim 1 or claim 2 built-in circuit.
  5. 【請求項5】 所定機能を果たす内部回路をそなえるとともに、 該内部回路を自己試験すべく、該内部回路上に予め形成されている複数のスキャン・パスのそれぞれに与えるテスト・パターンを発生するパターン発生器を組み込んだ自己試験機能組込み型回路であって、 各スキャン・パスに対するスキャン動作と該パターン発生器を用いた自己試験動作との切換を行なうべく切換信号を入力する外部入力ピンをそなえるとともに、 各スキャン・パスへデータを与えうるスキャン・イン・ With wherein an internal circuit performs a predetermined function, the internal circuit in order to self-test, to generate a test pattern to be applied to each of a plurality of scan paths that are previously formed on the internal circuit pattern a self-test function embedded circuit incorporating a generator, with an external input pin for inputting a switching signal to perform the switching between the self-test operation using the scan operation and the pattern generator for each scanning pass , scan-in that may have the data to each scan path
    ピンと、 該外部入力ピンからの切換信号に応じて、各スキャン・ A pin, in accordance with the switching signal from the external input pins, each scan
    イン・ピンからの入力データと、該パターン発生器からのテスト・パターンとのいずれか一方を切り換えて各スキャン・パスへ出力するセレクタとをスキャン・パス毎にそなえ、 通常の自己試験動作時には、該外部入力ピンからの切換信号により該セレクタを該パターン発生器側に切り換え、 該パターン発生器から各スキャン・パスへ与えられるテスト・パターンの一部を任意の値に修正する際には、該外部入力ピンからの切換信号により該セレクタを該スキャン・イン・ピン側に切り換え、該スキャン・イン・ピンから任意の値に設定したデータを各スキャン・パスへ与えて書き込むことを特徴とする、自己試験機能組込み型回路。 And input data from the in-pin, provided with a selector for switching and outputting either one of the test pattern from the pattern generator to the respective scan path in the scan for each pass, during normal self-test operation, the switching signal from the external input pin switching the selector to the pattern generator side, a portion of the test pattern supplied from the pattern generator to the respective scan paths in modifying the arbitrary value, the the switching signal from the external input pin switching the selector to the scan-in pin side, and writes given data set to any value from the scan-in pin to each scanning pass, self-test function built-in type circuit.
  6. 【請求項6】 各スキャン・パスへのデータ書込に際して、各スキャン・イン・ピンからの入力データおよび該外部入力ピンへの切換信号を含むデータ書込パターンが、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述されることを特徴とする、請求項5記載の自己試験機能組込み型回路。 In 6. Data writing to each scanning pass, if the data writing pattern includes a switching signal to the input data and the external input pins from the scan-in pin, a continuous pattern of the same shape the, characterized in that it is written with a consecutive number and the pattern, the self-test function embedded circuit of claim 5, wherein.
  7. 【請求項7】 所定機能を果たす内部回路をそなえるとともに、 該内部回路を自己試験すべく、該内部回路上に予め形成されている複数のスキャン・パスのそれぞれに与えるテスト・パターンを発生するパターン発生器と、該内部回路上に予め形成されている複数のスキャン・パスそれぞれからの出力データを圧縮して格納するデータ圧縮器とを組み込んだ自己試験機能組込み型回路であって、 各スキャン・パスに対するスキャン動作と該パターン発生器および該データ圧縮器を用いた自己試験動作との切換を行なうべく切換信号を入力する外部入力ピンをそなえるとともに、 各スキャン・パスへデータを与えうるスキャン・イン・ With 7. equipped internal circuit performs a predetermined function, the internal circuit in order to self-test, to generate a test pattern to be applied to each of a plurality of scan paths that are previously formed on the internal circuit pattern and generator, a self-test function embedded circuit incorporating a data compressor that stores compressed output data from a plurality of scan paths that are previously formed on the internal circuit, each scan with an external input pin for inputting a switching signal to perform the switching between the self-test operation using the scan operation and the pattern generator and the data compressor for a path, scan-in that may have data to each scan path -
    ピンと、 各スキャン・パスからの出力データと、各スキャン・パスに対応する該スキャン・イン・ピンからの入力データと、該外部入力ピンからの切換信号との論理演算を行なう論理ゲートと、 該外部入力ピンからの切換信号に応じて、各スキャン・ A pin, the output data from each scan pass, a logic gate performing the input data from the scan-in pin for each scanning pass, the logical operation of the switching signal from the external input pins, the depending on the switching signal from the external input pins, each scan
    イン・ピンからの入力データと、該パターン発生器からのテスト・パターンとのいずれか一方を切り換えて各スキャン・パスへ出力するセレクタとをスキャン・パス毎にそなえ、 通常の自己試験動作時には、該外部入力ピンからの切換信号により該セレクタを該パターン発生器側に切り換え、 該パターン発生器から各スキャン・パスへ与えられるテスト・パターンの一部を任意の値に修正する際には、該外部入力ピンからの切換信号により該セレクタを該スキャン・イン・ピン側に切り換え、該スキャン・イン・ピンから任意の値に設定したデータを各スキャン・パスへ与えて書き込む一方、 スキャン・パス上の不定状態のデータが該論理ゲートを介して該データ圧縮器へ読み出される際には、当該スキャン・パスに対応するスキャン・イ And input data from the in-pin, provided with a selector for switching and outputting either one of the test pattern from the pattern generator to the respective scan path in the scan for each pass, during normal self-test operation, the switching signal from the external input pin switching the selector to the pattern generator side, a portion of the test pattern supplied from the pattern generator to the respective scan paths in modifying the arbitrary value, the switching the selector to the scan-in pin side by a switching signal from the external input pins, while writing the data set to any value from the scan-in pin given to each scanning pass, the scanning pass when the data of the unstable state is read out to the data compressor via the logical gates, scan i corresponding to the scan path ・ピンから該論理ゲートへの入力データが、当該不定状態のデータを該論理ゲートにおいてマスクする値に設定され、 該内部回路の初期化中、該外部入力ピンからの切換信号をスキャン動作側に切り換えることにより、各スキャン・パスから該データ圧縮器への出力データを該論理ゲートにおいてマスクすることを特徴とする、自己試験機能組込み型回路。 - Input data from the pin to the logic gate is set data of the unstable state of the value of the mask in the logic gate, during initialization of the internal circuit, a switching signal from the external input pins scanning operation side by switching, characterized by a mask in the logic gate output data to the data compressor from each scanning pass, the self test function embedded circuit.
  8. 【請求項8】 各スキャン・パスからのデータ読出に際して、各スキャン・イン・ピンからの入力データを含むデータ読出パターンが、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述されることを特徴とする、請求項7記載の自己試験機能組込み型回路。 8. Upon reading data from each scan pass, the data readout pattern including the input data from the scan-in pin, when the continuous pattern of the same shape are used and the number of continuous and its pattern characterized in that it is described Te, self-test functions embedded circuit of claim 7, wherein.
  9. 【請求項9】 各スキャン・パスへのデータ書込に際して、各スキャン・イン・ピンからの入力データおよび該外部入力ピンへの切換信号を含むデータ書込パターンが、同形のパターンで連続する場合には、そのパターンと連続数とを用いて記述されることを特徴とする、請求項7または請求項8に記載の自己試験機能組込み型回路。 In 9. Data writing to each scanning pass, if the data writing pattern includes a switching signal to the input data and the external input pins from the scan-in pin, a continuous pattern of the same shape the, characterized in that it is written with a consecutive number and the pattern, the self-test function embedded circuit according to claim 7 or claim 8.
  10. 【請求項10】 該内部回路の初期化中に該データ圧縮器へのクロック信号の入力を禁止する禁止手段をそなえたことを特徴とする、請求項7〜9のいずれかに記載の自己試験機能組込み型回路。 10., characterized in that provided with a prohibiting means for prohibiting the input of the clock signal to the data compressor during initialization of the internal circuit, the self test of any of claims 7-9 function built-in circuit.
  11. 【請求項11】 該パターン発生器および該データ圧縮器からなるスキャン・チェーンをバウンダリ・スキャン内の1チェーンとして構成し、当該スキャン・チェーンのシフト・イン/シフト・アウト動作および自己試験動作をそれぞれ指示するための命令コードが、命令レジスタの動作コードとして予め割り当てられていることを特徴とする、請求項7〜10のいずれかに記載の自己試験機能組込み型回路。 11. The pattern generator and constitutes a scan chain of the data compressor as one chain of Boundary in the scan, each shift-in / shift-out operation and self-test operation of the scan chain instruction code instructing, characterized in that the pre-assigned as the operation code of the instruction register, the self test function embedded circuit according to any of claims 7-10.
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001289908A (en) * 2000-03-09 2001-10-19 Texas Instr Inc <Ti> Conforming method of scanning bist architecture to low electric power operation and scanning bist testing constitution
JP2006010655A (en) * 2004-06-29 2006-01-12 Fujitsu Ltd Test pattern generator, test circuit tester, test pattern generation method, test circuit testing method, test pattern generation program, test circuit testing program, and recording medium
US7103859B2 (en) 2001-12-26 2006-09-05 Ricoh Company, Ltd. System and method for improving testability independent of architecture
US7174530B2 (en) 2002-05-15 2007-02-06 Ricoh Company, Ltd. System and method of design for testability
JP2007132043A (en) * 2005-11-09 2007-05-31 Hosen Kiki Seibi Kk Rail jacking-up device
US7302624B2 (en) 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7337379B2 (en) 2002-06-11 2008-02-26 Fujitsu Limited Apparatus and method for diagnosing integrated circuit
US7360116B2 (en) 2002-04-03 2008-04-15 Nec Electronics Corp. Built-in self test circuit
US7370254B2 (en) 2003-02-13 2008-05-06 Janusz Rajski Compressing test responses using a compactor
US7437640B2 (en) 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
US7509550B2 (en) 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
JP2010019792A (en) * 2008-07-14 2010-01-28 Nec Corp Semiconductor integrating circuit, scan path initializing method, test pattern generating system, and program
US7734973B2 (en) 2000-12-07 2010-06-08 Fujitsu Microelectronics Limited Testing apparatus and testing method for an integrated circuit, and integrated circuit
US7818644B2 (en) 2006-02-17 2010-10-19 Janusz Rajski Multi-stage test response compactors
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
JP2001289908A (en) * 2000-03-09 2001-10-19 Texas Instr Inc <Ti> Conforming method of scanning bist architecture to low electric power operation and scanning bist testing constitution
US7734973B2 (en) 2000-12-07 2010-06-08 Fujitsu Microelectronics Limited Testing apparatus and testing method for an integrated circuit, and integrated circuit
US7103859B2 (en) 2001-12-26 2006-09-05 Ricoh Company, Ltd. System and method for improving testability independent of architecture
US7360116B2 (en) 2002-04-03 2008-04-15 Nec Electronics Corp. Built-in self test circuit
US7174530B2 (en) 2002-05-15 2007-02-06 Ricoh Company, Ltd. System and method of design for testability
US7337379B2 (en) 2002-06-11 2008-02-26 Fujitsu Limited Apparatus and method for diagnosing integrated circuit
US7302624B2 (en) 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7370254B2 (en) 2003-02-13 2008-05-06 Janusz Rajski Compressing test responses using a compactor
US7437640B2 (en) 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
US7890827B2 (en) 2003-02-13 2011-02-15 Mentor Graphics Corporation Compressing test responses using a compactor
US7743302B2 (en) 2003-02-13 2010-06-22 Janusz Rajski Compressing test responses using a compactor
US7509550B2 (en) 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
JP2006010655A (en) * 2004-06-29 2006-01-12 Fujitsu Ltd Test pattern generator, test circuit tester, test pattern generation method, test circuit testing method, test pattern generation program, test circuit testing program, and recording medium
JP2007132043A (en) * 2005-11-09 2007-05-31 Hosen Kiki Seibi Kk Rail jacking-up device
US9778316B2 (en) 2006-02-17 2017-10-03 Mentor Graphics Corporation Multi-stage test response compactors
US7818644B2 (en) 2006-02-17 2010-10-19 Janusz Rajski Multi-stage test response compactors
US7913137B2 (en) 2006-02-17 2011-03-22 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
US8418007B2 (en) 2006-02-17 2013-04-09 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
JP2010019792A (en) * 2008-07-14 2010-01-28 Nec Corp Semiconductor integrating circuit, scan path initializing method, test pattern generating system, and program

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