JPH0814983B2 - 適合ｆｉｆｏメモリ・コントローラ - Google Patents

適合ｆｉｆｏメモリ・コントローラ

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JPH0814983B2
JPH0814983B2 JP4195113A JP19511392A JPH0814983B2 JP H0814983 B2 JPH0814983 B2 JP H0814983B2 JP 4195113 A JP4195113 A JP 4195113A JP 19511392 A JP19511392 A JP 19511392A JP H0814983 B2 JPH0814983 B2 JP H0814983B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、先入れ先出しメモリ
（ＦＩＦＯ）に関し、特にデジタル・ビデオ通信チャネ
ル用の適合ＦＩＦＯメモリ・コントローラに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ＦＩ
ＦＯは、典型的にはアドレス指定可能なデータ・バイト
のスタックの形態のメモリ・アレイを含む。データ・バ
イトは、書込み可能信号に応答して、書込みアドレス・
カウンタ即ち「ポインタ」により指定されるアドレスで
スタックに書込まれる。同様に、データ・バイトは、読
出し可能信号に応答して、読出しアドレス・ポインタに
より示されるアドレスでスタックから読出される。読出
し／書込みアドレス・ポインタにより示されるアドレス
は、それぞれ読出し／書込みクロック信号により増分さ
れる。このため、読出し／書込みアドレスは、スタック
に対して書込まれるバイト数およびスタックから読出さ
れるバイト数をそれぞれ表わす。
【０００３】データはこれが書込まれた異なる速度でス
タックから読出すことができるため、ＦＩＦＯは異なる
帯域幅の２つのデータ処理システム間にデータ通信チャ
ネルを提供するため使用可能である。特に、ＦＩＦＯ
は、例えば既に受取ったデータの処理に使用中である故
にデータを即時受入れることができない受信側システム
に対してデータを転送するため使用可能である。使用で
きるデータ・チャネルの帯域幅の使用を最大限にするた
め、データはＦＩＦＯを介してブロックあるいはバース
ト単位で受信側システムへ転送されることが望ましい。
これは、通常、受信側システムに対して受取るべきデー
タがあることを表示する前に、ある量のデータをＦＩＦ
Ｏに蓄積できることを含む。次に、受信側システムは、
このバーストを連続的なデータ・フローとしてＦＩＦＯ
から読出す。
【０００４】ＦＩＦＯを通るデータのフローは、通常は
ＦＩＦＯコントローラにより調整される。ＦＩＦＯコン
トローラは、スタックへ書込まれるデータ・ビット数と
これから読出されるデータ・ビット数間の差が予め定め
た閾値即ちバースト値に達する時、受信側システムに対
してデータ転送要求信号を生じる。受信側システムは、
データ転送要求信号に応答してこのバーストをＦＩＦＯ
から読出す。
【０００５】これまでに述べたＦＩＦＯ記憶装置は、例
えば、音響信号のデジタル化サンプルの如き途切れのな
いデータ・フローのバーストを転送するため有効であ
る。しかし、例えばビデオ信号のデジタル化サンプルの
如きあるデータ・フローは、周期的な同期コードにより
区切ることができる。デジタル化ビデオ信号と関連する
同期コードは、デジタル化ビデオ・イメージの連続する
ビデオ・ラインと対応するデータと連続するビデオ・フ
レームと対応するデータに分割する。各々ビデオ・ライ
ンにおけるサンプル数がバースト値により分割できなけ
れば、次のビデオ・ラインを表わすデータがＦＩＦＯに
書込まれる時、１つのビデオ・ラインの終りを表わすデ
ータはＦＩＦＯに保持することができる。この結果、保
持されたデータが重ね書きされることになる。従って、
受信側システムは、イメージのエッジを表わすことがで
きないことがある。従って、ＦＩＦＯが連続的なビデオ
・ライン転送間では空であることを保証することが望ま
しい。従来は、これは、バースト転送のための充分なデ
ータが蓄積されるまで待機する代わりに、スタックには
少なくともあるデータが存在する時に常にデータ転送を
要求することにより達成されていた。しかし、これはデ
ータ・チャネルの帯域幅を最大化することに水を差すこ
とになる。
【０００６】
【課題を解決するための手段】本発明によれば、データ
が書込まれるメモリにおけるアドレス数と、データが読
出されるメモリにおけるアドレス数間の差を検出するた
めの検出ロジックと、前記の差が閾値より大きくなるか
あるいはこれと等しくなるのに応答してデータ転送要求
信号を生成するためのコンパレータ・ロジックとを含む
先入れ先出しメモリに対するコントローラが提供され、
このコントローラは更に、データの第１および第２の部
分がメモリに書込まれるとこれに応答する閾値選択ロジ
ックを含み、この閾値選択ロジックは、第１の部分が書
込まれる時、閾値を第１の値にセットし、第２の部分が
書込まれる時、閾値を第１の値より大きい第２の値にセ
ットする。
【０００７】本発明は、例えば制御部分により分割され
るアクティブ・ライン部分を有するデジタル化ビデオ信
号の如き第１および第２の部分を有するデータが、これ
ら２つの部分が異なる閾値の関数として転送されるなら
ば、通信帯域幅の使用に関して更に効率的にＦＩＦＯを
介して１つのシステムから別のシステムへ転送できるこ
との実現に基くものである。異なる閾値が対応する異な
る速度でのデータ転送を容易にすることが判るであろ
う。従って、本発明により提供される効率の改善は、第
２の部分が第１の部分より遥かに長い場合に特に明らか
である。このため、本発明は、ビデオ信号のアクティブ
・ライン部分が一般に制御部分より遥かに長いため、１
つのシステムから別のシステムへデジタル化ビデオ信号
を転送するために特に有効である。
【０００８】閾値選択ロジックは、望ましくは、データ
がメモリに書込まれるのに応答して２進制御信号を生成
する制御信号ジェネレータを含み、この制御信号ジェネ
レータは、第１の部分が書込まれる時制御信号を第１の
レベルにセットし、また第２の部分が書込まれる時は制
御信号を第２のレベルにセットし、制御信号が第１のレ
ベルにセットされる時第１の値を記憶する第１のレジス
タをコンパレータ・ロジックに接続し、制御信号が第２
のレベルにセットされる時は第２の値を記憶する第２の
レジスタをコンパレータ・ロジックに接続するデマルチ
プレクサを含む。
【０００９】第１および第２のレベルがレジスタに記憶
されるため、これらのレベルは単に異なる値をレジスタ
にロードするだけで変更することができる。このこと
は、望ましくは本発明のＦＩＦＯコントローラを異なる
形式ので他に従って再構成することを可能にする。従っ
て、本発明のＦＩＦＯコントローラは、デジタル化ビデ
オ信号をビデオ取得装置からイメージがライン当たり多
数のピクセルのフォーマットの１つに分解できるデジタ
ル・ビデオ・システムの表示アダプタに転送するために
特に有効である。
【００１０】本発明の特に望ましい実施態様において
は、制御信号ジェネレータ、データが書込まれるメモリ
におけるアドレスをカウントするための並列出力を有す
るカウンタと、この並列出力と接続されて第１の出力カ
ウントに応答して第１のパルスを生じる第１のデコーダ
と、並列出力と接続されて第２の出力カウントに応答し
て第２のパルスを生じる第２のデコーダとを含み、第２
の出力カウントは第１の出力カウントより大きく、第１
および第２のデコーダと接続されて、第１のパルスに応
答して制御信号を第１のレベルにセットし、第２のパル
スに応答して制御信号を第２のレベルにセットする双安
定ラッチを含んでいる。
【００１１】次に、本発明の望ましい実施態様について
添付図面に関して記述する。
【００１２】
【実施例】まず図１において、デジタル・ビデオ取得シ
ステムの一例が、カラー・ビデオ・カメラ、テレビジョ
ン受像機、ビデオ・テープ・プレーヤなどの如きアナロ
グ・ビデオ・ソース１０を含む。このビデオ・ソース１
０は、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオ信号
を生じる。このＲ、Ｇ、Ｂビデオ信号は、ビデオ取得装
置２０によりサンプルされ、デジタル化されて処理さ
れ、デジタル化された輝度信号および色信号ＹおよびＵ
／Ｖを生じる。デジタル化されたＹおよびＵ／Ｖ信号
は、パーソナル・コンピュータの如きホスト・コンピュ
ータ・システムのバス・アーキテクチャ５０と接続され
る表示アダプタ３０の形態の受信システムにより受信さ
れる。ホスト・コンピュータ・システムは、全てバス・
アーキテクチャ５０により相互に接続される、中央処理
装置６０、ランダム・アクセス・メモリ７０、読出し専
用記憶装置９５、ハード・ディスク・ドライブ、テープ
・ストリーマなどの大容量記憶装置８０を含む。このバ
ス・アーキテクチャ５０もまた、ローカル・エリア・ネ
ットワーク９０における他のコンピュータ・システムと
接続することができる。表示アダプタは、カラー・ディ
スプレイ装置、ビデオ・テープ・レコーダなどのアナロ
グ・ビデオ出力装置４０と接続された赤、緑および青の
アナログ・ビデオ出力（Ｒ′、Ｇ′、Ｂ′）を有する。
表示アダプタ３０およびビデオ取得装置２０の双方がコ
ンピュータ・システムのバス・アーキテクチャ５０と取
外し自在に接続されるようになった単一の周辺カード上
に集積されることが判るであろう。
【００１３】動作においては、中央処理装置６０は、ア
プリケーションのコンピュータ・プログラムの制御下
で、ランダム・アクセス・メモリ７０または記憶装置８
０に記憶することができ、ローカル・エリア・ネットワ
ーク９０上で他のコンピュータ・システムに通信が可能
であり、あるいはビデオ出力装置４０へ出力するため表
示アダプタ３０により適合され得るデータ・ファイルと
してビデオ取得装置２０からデジタル化されたビデオ・
イメージを処理することができる。デジタル化されたＹ
およびＵ／Ｖ信号は、１バイト・サンプルのシーケンス
である。各シーケンスは、先入れ先出しメモリ（ＦＩＦ
Ｏ）およびＦＩＦＯコントローラからなるデータ通信チ
ャネル２５を介して表示アダプタへ送られる。
【００１４】次に図２において、日本電気社製のμＰＤ
４２１０１の如きＦＩＦＯの一例は、ｍ個のアドレス指
定可能データ・バイトのスタック１００の形態のメモリ
・アレイを含む。データ・バイトは、１バイトの入力バ
ッファ１１０を介して並列にスタックへ書込まれる。同
様に、データ・バイトは、１バイトの出力バッファ１２
０を介してスタック１００から読出される。書込みアド
レス・カウンタ１３０または「ポインタ」が、メモリ・
アレイを表示し、これに対して入力バッファ１１０に記
憶されたバイトが書込まれる。同様に、読出しアドレス
・ポインタ１４０がメモリ・アレイを表示し、これから
バイトが出力バッファ１２０に対して読出される。
【００１５】読出し／書込みアドレス・ポインタにより
表示されるアドレスは、読出しおよび書込みクロック信
号ＲＣＬＫおよびＷＣＬＫによりそれぞれ増分される。
このため、読出しおよび書込みアドレスは、スタック１
００へ書込まれたバイト数およびこのスタックから読出
されたバイト数をそれぞれ表示する。データ・バイト
は、書込み可能信号ＷＥに応答して、入力バッファ１１
０から書込みアドレス・ポインタ１３０により指定され
たスタック１００におけるあるアドレスへロードされ
る。同様に、データ・バイトは、読出し可能信号ＲＥに
応答して、読出しアドレス・ポインタ１４０により指定
されたスタック１００におけるあるアドレスから出力バ
ッファ１２０へ読込まれる。
【００１６】次に図３において、従来のＦＩＦＯコント
ローラは、典型的に、並列出力ｘを持つ加減算カウンタ
２００と、並列出力ｎを持つレジスタ２１０とを含む。
この並列出力ｘおよびｎは共に、デジタル・コンパレー
タ２２０の信号および閾値入力にそれぞれ接続されてい
る。信号ＷＣＬＫおよびＷＥは、ＡＮＤゲート２３０の
入力と接続される。ＡＮＤゲート２３０の出力は、カウ
ンタ２００のカウント・アップ・クロック入力と接続さ
れる。同様に、信号ＲＣＬＫおよびＲＥは、ＡＮＤゲー
ト２４０の入力と接続される。ＡＮＤゲート２４０の出
力は、カウンタ２００のカウント・ダウン・クロック入
力と接続される。予め定めたバースト値が、レジスタ２
１０にロードされてデジタル・コンパレータ２２０の閾
値をセットする。バースト値ｎは、各データ転送要求信
号に応答して受信側システムによりＦＩＦＯから読出さ
れるデータ・バイト数を指定する。
【００１７】動作において、信号ＷＥがセットされる
と、信号ＷＣＬＫはＡＮＤゲート２３０によりカウンタ
２００のカウント・アップ・クロック入力に対してゲー
トされる。このため、データ・バイトがスタック１００
の連続するアドレスに書込まれる時、カウンタがカウン
ト・アップする。
【００１８】同様に、ＲＥがセットされる時、ＷＣＬＫ
がＡＮＤゲート２４０によりカウンタ２００のカウント
・ダウン・クロック入力に対してゲートされる。このた
め、データ・バイトがスタック１００の連続するアドレ
スから読出される時、カウンタ２００がカウント・ダウ
ンする。従って、出力ｘは、スタック１００へ書込まれ
たバイト数と、このスタックから読出されたバイト数間
の差を表示する。出力ｘが出力ｎ（バースト値）より大
きいかあるいはこれと等しくなると、コンパレータ１２
０はデータ転送要求信号を受信側システムへ送る。
【００１９】図４において、典型的な複合カラー・ビデ
オ信号４００は、アクティブ・ライン部分４１０と、カ
ラー・バースト４２０、ライン同期パルス４３０および
境界部４４０、４５０を含む制御部分とを含む。
【００２０】次に図５において、本発明のＦＩＦＯコン
トローラの望ましい実施例は、セレクタ３１０および別
のレジスタ３００を更に含んでいる。値「１」がレジス
タ３００にロードされる。セレクタ３１０は、レジスタ
２１０に記憶されたバースト値ｎか、レジスタ３００に
記憶された「１」のいずれか一方をコンパレータ２２０
の閾値入力に接続するための２進制御信号３２０に応答
する組合わせ論理回路である。動作において、制御信号
がローである時レジスタ３００がコンパレータ２２０と
接続され、制御信号がハイである時はレジスタ２１０が
コンパレータ２２０と接続される。
【００２１】図６において、２進制御信号３２０は、ビ
デオ信号４００のアクティブ・ライン部分４１０ではハ
イであり、制御部分ではローである。このため、再び図
５において、ビデオ信号４００のアクティブ・ライン部
分４１０の間、閾値入力は予め定めたバースト値ｎにセ
ットされる。従って、コンパレータ２２０は、ＦＩＦＯ
１００に対して書込まれたバイト数とＦＩＦＯから読出
されたバイト数間の差がｎより大きいか等しい時常に、
データ転送要求信号を生じる。このため、ビデオ信号の
アクティブ・ライン部分４１０においては、それぞれｎ
バイトからなる連続バーストにおいてのみデータが表示
アダプタ３０によりＦＩＦＯから読出される。本発明の
特に望ましい実施例では、ｎは８にセットされる。しか
し、ｎがスタックにおけるアドレス総数より小さいどん
な値にもセットできることが理解されよう。ビデオ信号
４００の制御部分においては、コンパレータ２２０の閾
値入力が「１」にセットされる。従って、コンパレータ
２２０は、カウンタ出力ｘにより示される如きＦＩＦＯ
１００に対して書込まれたバイト数とＦＩＦＯから読出
されたバイト数間の差が「１」より大きいかこれと等し
い時常に、データ転送要求信号を生じる。このため、ビ
デオ信号の制御部分においては、ＦＩＦＯ１００に対し
て書込まれたデータ・バイト数とＦＩＦＯから読出され
たデータ・バイト数間の何らかの差が存在するならば、
表示アダプタ３０がＦＩＦＯ１００からデータを読出
す。各アクティブ部分の終りに閾値が１に減少するた
め、ビデオ信号の各アクティブ・ライン部分におけるバ
イト数が閾値ｎにより除し得なければ、次のビデオ・ラ
インと対応するデータがＦＩＦＯ１００へ書込まれる前
に、ＦＩＦＯ１００に保持された残りが表示アダプタ３
０により読出される。従って、ビデオ・イメージのエッ
ジと対応するデータは、連続するビデオ・ラインの転送
間に失われることがない。ビデオ信号４００の制御部分
はアクティブ・ライン部分より遥かに短いため、ビデオ
取得装置２０により取得されてデジタル化されたビデオ
画像の大半は表示アダプタ３０に対してバーストで転送
され、これによりデータ通信チャネルの帯域幅の使用を
最大化する。取得された画像は、ビデオ取得装置からの
画像伝送速度を実質的に低下させることなく、表示アダ
プタにおいて再生することができる。本発明は、以前に
可能であったよりも高い速度の途切れ目のないデータ・
フロー伝送を可能にすることが判るであろう。
【００２２】次に図７では、本発明による制御信号を生
成する回路の一例がカウンタ５５０およびセット／リセ
ット（ＳＲ）ラッチ５８０を含む。カウンタ５５０から
のカウント出力は、初めデコーダ５６０および終りデコ
ーダ５７０と接続される。この初めおよび終りデコーダ
の出力は、それぞれＳＲラッチ５８０のセット／リセッ
ト入力に接続されている。
【００２３】動作において、ビデオ取得装置２０におけ
るアナログ・ビデオ・デコーダ５００は、入力アナログ
・ビデオ信号からライン同期信号５３０を取出す。位相
ロック・ループ５４０が、サンプル／保持信号５９０を
同期させてビデオ取得装置２０におけるサンプル／保持
回路５１０をライン同期信号５３０に対してトリガーす
る。この位相ロック・ループからの出力もまた、読出し
および書込みクロック信号ＲＣＬＫ、ＷＣＬＫ、および
読出し可能信号および書込み可能信号ＲＥ、ＷＥを生成
するために使用される。更に、位相ロック・ループの出
力はカウンタ５６０のクロック入力に接続される。初め
デコーダは、カウンタｓｒが第１の予め定めた値に達す
ると出力パルスを生じるように構成される。初めデコー
ダからの出力パルスは、ＳＲラッチ５８０の出力をセッ
トし、制御信号３２０がハイとなる。終りデコーダ５７
０は、カウンタ出力が第１の予め定めた値より大きい第
２の予め定めた値に達すると出力パルスを生じるように
構成される。終りデコーダ５７０からの出力パルスはＳ
Ｒラッチ５８０の出力をリセットし、制御信号３２０は
ローになる。この第１および第２の予め定めた値は、入
力ビデオ信号の制御部分の長さと同じである制御信号に
パルスを生じるように選択される。
【００２４】次に図８の本発明の別の実施例において
は、デジタル減算器６００の入力がＦＩＦＯ１００の読
出しポインタ１３０および書込みポインタ１４０の並列
出力と接続されている。動作においては、デジタル減算
器は、読出しアドレスから書込みアドレスを差引いて、
ＦＩＦＯ１００に対して書込まれたバイト数とＦＩＦＯ
から読出されたバイト数間の差ｘを生じる。本発明によ
れば、差ｘは、制御信号３２０の状態に応じてコンパレ
ータ２２０により閾値ｎまたは「１」のいずれか一方と
比較される。
【００２５】本文に述べた本発明の実施例においては、
閾値入力は予め定めたバースト値ｎと「１」との間で切
換えことができる。しかし、本発明の他の実施例では、
この閾値入力は共に「１」より大きい２つの異なるバー
スト値間で切換え可能であることが判るであろう。更に
また、これまで本文に述べた本発明の実施例において
は、ＦＩＦＯにおける各アドレスが１バイトのデータを
保持することができる。しかし、本発明が各アドレスが
８ビット以下のデータを保持し得るＦＩＦＯにも等しく
適用し得ることが判るであろう。
【００２６】本発明の実施例についてカラー・ビデオ取
得装置に関して本文に記述したが、本発明がモノクロー
ム・ビデオ取得装置に対しても等しく適用し得ることが
理解されよう。
【００２７】
【発明の効果】本発明によれば、アクティブ・ライン部
分と制御部分の２つの部分を有するデジタル化ビデオ信
号が、異なる閾値の関数としてＦＩＦＯを介して転送さ
れ、通信帯域幅の使用効率が改善される。
【図面の簡単な説明】
【図１】デジタル・ビデオ取得システムを示すブロック
図である。
【図２】典型的なＦＩＦＯを示すブロック図である。
【図３】従来のＦＩＦＯコントローラを示すブロック図
である。
【図４】典型的なビデオ信号の波形を示すグラフであ
る。
【図５】本発明のＦＩＦＯコントローラを示すブロック
図である。
【図６】本発明のＦＩＦＯコントローラに対する制御信
号を示すグラフである。
【図７】制御信号を生成するための論理回路を示すブロ
ック図である。
【図８】本発明の別のＦＩＦＯコントローラを示すブロ
ック図である。
【符号の説明】
１０ アナログ・ビデオ・ソース ２０ ビデオ取得装置 ２５ データ通信チャネル ３０ 表示アダプタ ４０ アナログ・ビデオ出力装置 ５０ バス・アーキテクチャ ６０ 中央処理装置 ７０ ランダム・アクセス・メモリ ８０ 大容量記憶装置 ９０ ローカル・エリア・ネットワーク ９５ 読出し専用記憶装置 １００ アドレス指定可能データ・バイトのスタック １１０ 入力バッファ １２０ 出力バッファ １３０ 書込みアドレス・ポインタ １４０ 読出しアドレス・ポインタ ２００ 加減算カウンタ ２１０ レジスタ ２２０ デジタル・コンパレータ ２３０ ＡＮＤゲート ２４０ ＡＮＤゲート ３００ レジスタ ３１０ セレクタ ３２０ ２進制御信号 ４００ 複合カラー・ビデオ信号 ４１０ アクティブ・ライン部分 ４２０ カラー・バースト ４３０ ライン同期パルス ４４０ 境界部 ４５０ 境界部 ５００ アナログ・ビデオ・デコーダ ５１０ サンプル／保持回路 ５３０ ライン同期信号 ５４０ 位相ロック・ループ ５５０ カウンタ ５６０ 初めデコーダ ５７０ 終りデコーダ ５８０ セット／リセット（ＳＲ）ラッチ ６００ デジタル減算器
フロントページの続き (72)発明者 デーヴィッド・チャールス・コンウェー− ジョーンズ イギリス国エスオー22・５イーイー ハン プシャー州、ウィンチェスター、グリーン ヒル・ロード 15番地 (56)参考文献 特開 昭62−242234（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】先入れ先出しメモリ１００に対するコント
    ローラであって、ビデオ・データが書込まれた前記メモ
    リ１００におけるアドレス数とビデオ・データが読出さ
    れた該メモリにおけるアドレス数間の差を検出する検出
    ロジック２００と、前記差が閾値より大きいかあるいは
    これと等しくなるかに応答してデータ転送要求信号を生
    成するコンパレータ・ロジック２２０とを含むコントロ
    ーラにおいて、 メモリ１００に書込まれる、制御部分である第１の部分
    とアクティブ・ライン部分である第２の部分とを有する
    ビデオ・データに応答する閾値選択ロジック３１０、３
    ２０を更に設け、該閾値選択ロジックは、前記第１の部
    分が書込まれる時前記閾値を第１の値にセットし、前記
    第２の部分が書込まれつつある時前記閾値を前記第１の
    値より大きな第２の値にセットすることを特徴とするコ
    ントローラ。
  2. 【請求項２】前記閾値選択ロジック３１０、３２０が、
    前記メモリ１００に書込まれるビデオ・データに応答し
    て２進制御信号３２０を生成する制御信号ジェネレータ
    を含み、該制御信号ジェネレータは、前記第１の部分が
    書込まれつつある時前記制御信号を第１のレベルにセッ
    トし、前記第２の部分が書込まれつつある時該制御信号
    を第２のレベルにセットし、前記制御信号３２０が前記
    第１のレベルにセットされる時前記第１の値を記憶する
    第１のレジスタ２１０をコンパレータ・ロジック２２０
    に接続し、該制御信号３２０が第２のレベルにセットさ
    れる時前記第２の値を記憶する第２のレジスタ３００を
    前記コンパレータ・ロジック２２０に接続するデマルチ
    プレクサ３１０を含むことを特徴とする請求項１記載の
    コントローラ。
  3. 【請求項３】前記制御信号ジェネレータが、ビデオ・デ
    ータが書込まれつつあるメモリにおけるアドレスをカウ
    ントする並列出力を有するカウンタ５５０と、該並列出
    力と接続されて第１の出力カウントに応答して第１のパ
    ルスを生成する第１のデコーダ５６０と、前記並列出力
    と接続されて第１のカウントより大きい第２の出力カウ
    ントに応答して第２のパルスを生成する第２のデコーダ
    ５６０と、該第１および第２のデコーダと接続されて、
    前記第１のパルスに応答して前記制御信号３２０を第１
    のレベルにセットし、第２のパルスに応答して制御信号
    ３２０を第２のレベルにセットする双安定ラッチ５８０
    とを含むことを特徴とする請求項２記載のコントロー
    ラ。
  4. 【請求項４】前記検出ロジックが、並列出力、メモリ１
    ００に書込まれるビデオ・データに応答して該並列出力
    を増分するカウント・アップ・クロック入力と、前記メ
    モリ１００のアドレスから読出されるビデオ・データに
    応答して並列出力を減分するカウント・ダウンクロック
    入力とを有する加減算カウンタ２００を含むことを特徴
    とする請求項１乃至３のいずれかに記載のコントロー
    ラ。
  5. 【請求項５】前記第１の検出ロジックが、前記メモリ１
    ００と接続された書込みアドレス・ポインタ１３０に記
    憶された書込みアドレスを該メモリ１００と接続された
    読出しアドレス・ポインタ１４０に記憶された読出しア
    ドレスから差引くための減算ロジック６００を含むこと
    を特徴とする請求項１乃至４のいずれかに記載のコント
    ローラ。
  6. 【請求項６】前記第１の閾値が１にセットされることを
    特徴とする請求項１乃至５のいずれかに記載のコントロ
    ーラ。
  7. 【請求項７】請求項１乃至６のいずれかに記載のコント
    ローラと接続された先入れ先出しメモリ１００を含むこ
    とを特徴とする先入れ先出し記憶装置。
  8. 【請求項８】ビデオ取得装置２０と、表示アダプタ３０
    と、該ビデオ取得装置２０および表示アダプタ３０と接
    続された請求項７に記載の装置を設けてなることを特徴
    とするデジタル・ビデオ取得システム。
JP4195113A 1991-10-17 1992-07-22 適合ｆｉｆｏメモリ・コントローラ Expired - Lifetime JPH0814983B2 (ja)

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DE69124606T2 (de) 1997-08-21
EP0537397B1 (en) 1997-02-05
US5379399A (en) 1995-01-03
JPH05258556A (ja) 1993-10-08
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