JPH08139588A - Gate control circuit - Google Patents

Gate control circuit

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JPH08139588A
JPH08139588A JP6272793A JP27279394A JPH08139588A JP H08139588 A JPH08139588 A JP H08139588A JP 6272793 A JP6272793 A JP 6272793A JP 27279394 A JP27279394 A JP 27279394A JP H08139588 A JPH08139588 A JP H08139588A
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JP
Japan
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gate
gate control
transistor
voltage
current
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Application number
JP6272793A
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Japanese (ja)
Inventor
Yoshihiro Shigeta
善弘 重田
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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  • Electronic Switches (AREA)
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE: To widen the range of the applicable power supply voltage of a gate control circuit by setting the breakdown voltage of a Zener diode higher than the gate threshold value of a gate control element and lower than the gate withstand voltage value. CONSTITUTION: A current circuit 30 is opened and closed accompanying the ON/OFF of a control transistor 10 and transmits the specification of ON/OFF operations by low voltage signals Sd to the gate control element 1. The transistor 10 is turned ON/OFF corresponding to the logical state of the high/low of the signals Sd and a current made to flow to the current circuit 30 is started and stopped corresponding to it. Also, since a gate control voltage to the gate control element 1 which is the breakdown voltage of the Zener diode 20 is stopped corresponding to it, the gate element 1 is ON/OFF operated as specified by the signals Sd. As a result, since the gate control voltage for ON operating the element 1 is prepared by the breakdown voltage of the diode 20, it is fixedly maintained at all times regardless of the power supply voltage and use in common to the voltage of a wide range is made possible.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は例えばプラズマ表示パネ
ル,エレクトロルミネッセンス表示パネル,蛍光表示パ
ネル等をビデオデータに応じて駆動する数十〜数百Vの
電源電圧下で動作する表示駆動回路におけるように,5
V程度の低電圧信号により高電圧側に接続されたMOS
トランジスタ等のゲート制御素子をオンオフ制御するに
適したゲート制御回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display driving circuit for operating a plasma display panel, an electroluminescence display panel, a fluorescent display panel or the like according to video data under a power supply voltage of tens to hundreds of volts. In 5
MOS connected to the high voltage side by a low voltage signal of about V
The present invention relates to a gate control circuit suitable for controlling on / off of a gate control element such as a transistor.

【0002】[0002]

【従来の技術】上述の表示パネル等用の駆動回路ではふ
つうはインバータ形のその出力回路に例えば20〜200Vの
負荷用の電源電圧が掛かるので、その電源電圧側に接続
されるトランジスタをビデオデータを表す通常は5Vの低
電圧信号でオンオフ動作させるためにはいわゆるレベル
シフト回路を低電圧信号と高電圧側トランジスタの間に
介在させる必要がある。図5はかかるレベルシフト回路
を組み込んだ出力回路の従来例を示すものである。
2. Description of the Related Art In a drive circuit for a display panel as described above, a power supply voltage for a load of, for example, 20 to 200 V is usually applied to its output circuit of an inverter type, so that a transistor connected to the power supply voltage side is used as a video data source. In order to perform on / off operation with a low voltage signal of 5V, a so-called level shift circuit must be interposed between the low voltage signal and the high voltage side transistor. FIG. 5 shows a conventional example of an output circuit incorporating such a level shift circuit.

【0003】図5の右側部分が出力用のCMOS構成の
インバータであり、電源電圧点Vと接地点Eの間にpチ
ャネル形トランジスタ1とnチャネル形トランジスタ2
とを接続して、通例のように両トランジスタ1と2を交
互にオンオフ動作させながら両者の相互接続点から負荷
を駆動する出力電圧Voを取り出すようになっている。例
えばビデオデータである低電圧信号Sdにより高電圧側の
トランジスタ1をオンオフ制御するために制御トランジ
スタ3を接地点E側に設け、これを2個の抵抗3aと3bを
介して電源電圧点Vと接続する。接地点E側の出力用ト
ランジスタ2に低電圧信号Sdの補信号を与え、相補トラ
ンジスタ4aと4bからなるインバータ4によりそれを反転
した低電圧信号Sdを制御トランジスタ3に与える。
The right side of FIG. 5 is an output CMOS inverter, which has a p-channel transistor 1 and an n-channel transistor 2 between a power supply voltage point V and a ground point E.
The output voltage Vo for driving the load is taken out from the interconnection point between the two transistors 1 and 2 by alternately turning them on and off as usual. For example, a control transistor 3 is provided on the ground point E side in order to turn on / off the transistor 1 on the high voltage side by a low voltage signal Sd which is video data, and this is connected to the power source voltage point V via two resistors 3a and 3b. Connecting. A complementary signal of the low voltage signal Sd is given to the output transistor 2 on the side of the ground point E, and the low voltage signal Sd obtained by inverting the signal is given to the control transistor 3 by the inverter 4 composed of the complementary transistors 4a and 4b.

【0004】制御トランジスタ3とその直列抵抗3aと3b
が低電圧信号Sdを高電圧側のトランジスタ1に対し伝達
するレベルシフト回路であり、トランジスタ1は制御ト
ランジスタ3のオン時にのみ抵抗3aに生じる電圧降下に
よりゲートを操作されてオン動作するので、低電圧信号
Sdのハイローに応じた制御トランジスタ3と同じオンオ
フ動作を行なう。低電圧信号Sdの補信号を受ける接地点
側のトランジスタ2はもちろんこれとは逆のオンオフ動
作を行なう。
Control transistor 3 and its series resistors 3a and 3b
Is a level shift circuit for transmitting the low voltage signal Sd to the transistor 1 on the high voltage side. Since the transistor 1 is turned on by operating the gate by the voltage drop generated in the resistor 3a only when the control transistor 3 is turned on, Voltage signal
The same on / off operation as that of the control transistor 3 according to the high / low of Sd is performed. Of course, the transistor 2 on the ground side which receives the complementary signal of the low voltage signal Sd performs the on / off operation opposite to this.

【0005】[0005]

【発明が解決しようとする課題】上述のように従来のレ
ベルシフト回路では電源電圧Vを抵抗3aと3bにより分圧
して高電圧側のトランジスタ1のゲートに対する制御電
圧を発生させるが、この制御電圧を必ずトランジスタ1
のゲート動作しきい値より高く,かつそのゲート耐圧よ
り低く設定しなければならない制約があるため、ゲート
制御回路としてのこのレベルシフト回路を組み込んだ出
力回路は種々な用途に適する電源電圧Vで動作させるこ
とができない問題がある。
As described above, in the conventional level shift circuit, the power supply voltage V is divided by the resistors 3a and 3b to generate the control voltage for the gate of the transistor 1 on the high voltage side. Must be transistor 1
Since there is a restriction that it must be set higher than the gate operation threshold value of and lower than the gate breakdown voltage, an output circuit incorporating this level shift circuit as a gate control circuit operates at a power supply voltage V suitable for various applications. There is a problem that cannot be made.

【0006】例えば、表示パネル駆動用の出力回路では
表示パネルの種類に応じ20〜200Vの範囲内の電源電圧V
が用いられ、その高電圧側のトランジスタ1のゲートは
動作しきい値が2V程度, 耐圧が20V程度なのがふつう
である。いま、抵抗3aと3bによって電源電圧Vを10分の
1に分圧してトランジスタ1のゲート用の制御電圧を作
れば、その値は電源電圧Vが20Vのときに2V, 200Vの
ときに20Vになるから上述の動作しきい値および耐圧上
の制約を一応は満たすことになるが、実用上はこのゲー
ト制御電圧をトランジスタ1の動作を確実にするために
動作しきい値の2倍の4V以上, ゲートの安全性を保証
するためにその耐圧の半分の10V以下に設定する必要が
ある。
For example, in the output circuit for driving the display panel, the power supply voltage V within the range of 20 to 200 V is selected according to the type of the display panel.
Is used, and the gate of the transistor 1 on the high voltage side usually has an operating threshold value of about 2V and a withstand voltage of about 20V. Now, if the control voltage for the gate of the transistor 1 is made by dividing the power supply voltage V into 1/10 by the resistors 3a and 3b, the value becomes 2V when the power supply voltage V is 20V and 20V when the power supply voltage V is 200V. Therefore, the above-mentioned operating threshold and withstand voltage restrictions are met for the time being, but in practice, in order to ensure the operation of the transistor 1, this gate control voltage is 4 V or more, which is twice the operating threshold. Therefore, in order to guarantee the safety of the gate, it is necessary to set it to 10 V or less, which is half the withstand voltage.

【0007】従って、かかる出力回路を適用可能な電源
電圧Vの範囲は実際には40〜100Vになってしまう。もち
ろん、上述の抵抗3aと3bによる電源電圧Vの分圧比の設
定を変更すればその適用可能な電圧範囲を高電圧側また
は低電圧側にずらせることができるが、ゲート制御電圧
を上述のように4V以上で10V以下にする制約がある限
りかかる電圧範囲の下限値と上限値の比率は容易にわか
るように抵抗3aと3bによる分圧比をどのように設定して
も上述の4Vと10Vの比である 2.5倍以上にはならな
い。なお、出力回路用のトランジスタ1のゲートの動作
しきい値を下げ,耐圧値を上げれは制約を緩和できる
が、両特性は周知のように互いに背反関係にあるのでこ
の解決手段をとるのは一般に困難である。
Therefore, the range of the power supply voltage V to which such an output circuit can be applied is actually 40 to 100V. Of course, the applicable voltage range can be shifted to the high voltage side or the low voltage side by changing the setting of the voltage division ratio of the power supply voltage V by the resistors 3a and 3b described above. As long as there is a restriction of 4 V or more to 10 V or less, the ratio of the lower limit value to the upper limit value of the voltage range can be easily understood, no matter how the division ratio by the resistors 3a and 3b is set, The ratio does not exceed 2.5 times. Although the restriction can be relaxed by lowering the operation threshold value of the gate of the transistor 1 for the output circuit and increasing the withstand voltage value, since both characteristics are in a contradictory relationship with each other as is well known, this solution is generally adopted. Have difficulty.

【0008】本発明の目的は、従来技術のこのような問
題点を解決して電源電圧が広範囲に変化する場合にも適
用可能なゲート制御回路を提供することにある。
An object of the present invention is to solve the above problems of the prior art and to provide a gate control circuit applicable even when the power supply voltage varies over a wide range.

【0009】[0009]

【課題を解決するための手段】本発明によれば上記の目
的は、低電圧信号により高電圧側に接続されたゲート制
御素子をオンオフ制御するため、低電圧側に接続され低
電圧信号を受けてオンオフ動作する制御トランジスタ
と,ゲート制御素子のゲートと高電圧電源点との間に逆
方向に接続されたツェナーダイオードと,ゲート制御素
子のゲートと制御トランジスタを相互に結合し制御トラ
ンジスタのオンオフ動作に応じて開閉する電流路とから
ゲート制御回路を構成し、ツェナーダイオードの降伏電
圧をゲート制御素子のゲート動作しきい値よりも高くか
つそのゲート耐圧値よりも低く設定することによって達
成される。
According to the present invention, the above object is to control the gate control element connected to the high voltage side by the low voltage signal so that the gate control element is connected to the low voltage side to receive the low voltage signal. ON / OFF operation of the control transistor by connecting the gate of the gate control element and the control transistor to each other, and the Zener diode connected in the reverse direction between the gate of the gate control element and the high-voltage power supply point It is achieved by forming a gate control circuit from a current path that opens and closes according to the above, and setting the breakdown voltage of the Zener diode higher than the gate operation threshold value of the gate control element and lower than its gate breakdown voltage value.

【0010】なお、ゲート制御素子は例えばMOS形や
DMOS形のトランジスタである。上記の構成にいう電
流路に対しては最も簡単には電流設定抵抗を挿入するこ
とでよいが、その消費電流が電源電圧によりかなり大き
く変動しやすい。このため、電流路には定電流要素ない
し定電流回路を挿入する方が望ましく、とくに定電流要
素としてディプリーション形の電界効果トランジスタを
用いて飽和電流領域で動作させるのが消費電流を電源電
圧に関せずほぼ一定値にする上で有利である。この消費
電流をより正確に一定化するには制御トランジスタとし
て低電圧信号に応じて動作が発停される電流ミラー回路
の従動トランジスタを用いるのがよく、この場合は制御
トランジスタをゲート制御素子のゲートに対して直接に
接続して電流路を形成させることでよい。
The gate control element is, for example, a MOS type or DMOS type transistor. The simplest way is to insert a current setting resistor into the current path of the above configuration, but the current consumption tends to vary considerably depending on the power supply voltage. For this reason, it is desirable to insert a constant current element or constant current circuit in the current path. In particular, it is necessary to use a depletion type field effect transistor as the constant current element to operate in the saturation current region because the consumption current is the power supply voltage. It is advantageous to make the value almost constant regardless of the above. In order to make this current consumption more accurate, it is better to use a driven transistor of a current mirror circuit whose operation is stopped in response to a low voltage signal as the control transistor. In this case, the control transistor is the gate of the gate control element. To form a current path.

【0011】ツェナーダイオードの降伏電圧は前述のよ
うにゲート制御素子のゲートの動作しきい値および耐圧
値に応じて設定するが、ふつう4〜10Vの範囲内に設定
するのがよく,とくに7〜10Vの範囲内に設定するのが
好適である。かかるツェナーダイオードを集積回路装置
に組み込むに際しては、それ用の高不純物濃度のダイオ
ード層をゲート制御素子としてのMOS形やDMOS形
のトランジスタの同じ導電形のソース層との同時拡散に
より作り込むのがウエハプロセスをできるだけ簡易化す
る上で有利である。
The breakdown voltage of the Zener diode is set in accordance with the operation threshold value and breakdown voltage value of the gate of the gate control element as described above, but it is usually set within the range of 4 to 10 V, particularly 7 to It is preferable to set it within the range of 10V. When incorporating such a Zener diode into an integrated circuit device, a diode layer having a high impurity concentration for it is formed by simultaneous diffusion with a source layer of the same conductivity type of a MOS type or DMOS type transistor as a gate control element. This is advantageous in simplifying the wafer process as much as possible.

【0012】[0012]

【作用】本発明は電源電圧側のゲート制御素子に対する
ゲート制御電圧を従来のように抵抗分圧で作るのでは、
分圧比をいかに設定してもゲート制御回路の適用可能な
電圧範囲が前述のように被制御素子のゲートの動作しき
い値および耐圧値による制約から所詮逃れられない点に
着目して、前項の構成にいうようにツェナー降伏電圧を
被制御素子のゲートの動作しきい値より高くかつ耐圧値
より低く設定したツェナーダイオードをこのゲートと高
電圧電源点との間に逆方向に接続してその一定の降伏電
圧を被制御素子に対するオン制御電圧として発生させ,
かつ被制御素子のゲートを電流路を介して低電圧信号を
受けてオンオフ動作する制御トランジスタと接続するこ
とによって、被制御素子をオン動作させるゲート制御電
圧を電源電圧に関係なく常に一定化し,従ってゲート制
御回路を広範囲な電源電圧に容易に適用できるようにし
たものである。
According to the present invention, the gate control voltage for the gate control element on the power supply voltage side is generated by resistance division as in the conventional case.
Paying attention to the point that the applicable voltage range of the gate control circuit cannot be escaped from the restriction due to the operation threshold value and withstand voltage value of the gate of the controlled element as described above, no matter how the division ratio is set. As described in the configuration, a Zener diode whose Zener breakdown voltage is set higher than the operating threshold value of the gate of the controlled element and lower than the withstand voltage value is connected in the reverse direction between this gate and the high-voltage power supply point, and the constant voltage is maintained. The breakdown voltage of is generated as the ON control voltage for the controlled element,
Moreover, by connecting the gate of the controlled element to the control transistor that operates on / off by receiving a low voltage signal through the current path, the gate control voltage for turning on the controlled element is always constant regardless of the power supply voltage, and The gate control circuit can be easily applied to a wide range of power supply voltages.

【0013】[0013]

【実施例】図を参照しながら本発明の実施例を説明す
る。図1に電流路に電流設定抵抗を挿入する実施例を,
図2に電流路に定電流要素を挿入する実施例を,図3に
制御トランジスタとして電流ミラー回路の従動側トラン
ジスタを用いる実施例をそれぞれ示す。これらの図の前
に説明した図5との対応部分に同じ符号が付けられてい
るので重複部分に対する説明は適宜省略することとす
る。図4に本発明によるゲート制御回路を集積回路装置
に組み込む場合の構造例を示す。
Embodiments of the present invention will be described with reference to the drawings. An example in which a current setting resistor is inserted in the current path is shown in FIG.
FIG. 2 shows an embodiment in which a constant current element is inserted in the current path, and FIG. 3 shows an embodiment in which the driven side transistor of the current mirror circuit is used as the control transistor. Since the parts corresponding to those in FIG. 5 described before these figures are denoted by the same reference numerals, the description of the overlapping parts will be appropriately omitted. FIG. 4 shows a structural example in which the gate control circuit according to the present invention is incorporated in an integrated circuit device.

【0014】図1の右側部分に示すインバータ形の出力
回路は例えば表示パネルの各画素の駆動用であり、高電
圧電源V側のゲート制御素子1であるpチャネル形のM
OSトランジスタやDMOSトランジスタは例えばビデ
オデータである5Vの低電圧信号Sdにより, 接地電位点
E側のゲート制御素子2であるnチャネル形のMOSな
いしDMOSトランジスタは低電圧信号Sdの補信号によ
り交互にオンオフ制御される。高電圧側のゲート制御素
子1の方をゲート制御するために従来と同様にnチャネ
ル形の制御トランジスタ10が低電圧側の接地点Eに接続
され、ゲートに受ける低電圧信号Sdのハイローの論理状
態に応じてオンオフ動作する。
The inverter type output circuit shown on the right side of FIG. 1 is, for example, for driving each pixel of the display panel, and is a p-channel type M which is the gate control element 1 on the high voltage power source V side.
The OS transistor and the DMOS transistor, for example, receive the low voltage signal Sd of 5V which is the video data, and the n-channel type MOS or DMOS transistor which is the gate control element 2 on the ground potential point E side alternately by the complementary signal of the low voltage signal Sd It is controlled on and off. In order to control the gate control element 1 on the high voltage side, an n-channel type control transistor 10 is connected to the ground point E on the low voltage side as in the conventional case, and the high / low logic of the low voltage signal Sd received by the gate is applied. It turns on and off depending on the state.

【0015】本発明では高電圧側のゲート制御トランジ
スタ1のゲートと高電圧電源点Vの間にツェナーダイオ
ード20を逆バイアスが掛かる方向に接続し、かつ電流路
30を介して上述の制御トランジスタ10と結合するととも
に、ツェナーダイオード20の降伏電圧をゲート制御素子
1のゲートの動作しきい値より高く, 耐圧値より低く設
定する。動作しきい値が2Vで耐圧値が20Vのときこの
降伏電圧を4〜10V,より望ましくは7〜10Vに設定す
るのがよい。電流路30は制御トランジスタ10のオンオフ
に伴い開閉されて低電圧信号Sdによるオンオフ動作の指
定をゲート制御素子1に伝達するもので、この実施例で
はこれに制御トランジスタ10のオン時に流れる電流を設
定するために数百kΩの電流設定抵抗31が挿入される。
In the present invention, the Zener diode 20 is connected between the gate of the high-voltage side gate control transistor 1 and the high-voltage power supply point V in the direction in which the reverse bias is applied, and the current path is
The breakdown voltage of the Zener diode 20 is set higher than the operation threshold value of the gate of the gate control element 1 and lower than the withstand voltage value while being coupled to the control transistor 10 via 30. When the operation threshold value is 2V and the withstand voltage value is 20V, the breakdown voltage is preferably set to 4 to 10V, more preferably 7 to 10V. The current path 30 is opened / closed when the control transistor 10 is turned on / off to transmit the designation of the on / off operation by the low voltage signal Sd to the gate control element 1. In this embodiment, the current flowing when the control transistor 10 is turned on is set to this. To do this, a current setting resistor 31 of several hundred kΩ is inserted.

【0016】図1のように構成された本発明のゲート制
御回路40では、低電圧信号Sdのハイローの論理状態に応
じ制御トランジスタ10がオンオフし, これに応じ電流路
30に流れる電流が発停され, かつこれに応じツェナーダ
イオード20の降伏電圧であるゲート制御素子10に対する
ゲート制御電圧が発停するので、ゲート制御素子1は従
来と同様に低電圧信号Sdによる指定どおりにオンオフ動
作する。
In the gate control circuit 40 of the present invention constructed as shown in FIG. 1, the control transistor 10 is turned on / off according to the high / low logic state of the low voltage signal Sd, and accordingly the current path is changed.
Since the current flowing in 30 is stopped and the gate control voltage for the gate control device 10 which is the breakdown voltage of the Zener diode 20 is stopped accordingly, the gate control device 1 is designated by the low voltage signal Sd as in the conventional case. Operates as it is turned on and off.

【0017】しかし、本発明回路ではゲート制御素子1
をオン動作させるゲート制御電圧をツェナーダイオード
20の降伏電圧により作るので、これを電源電圧Vと無関
係に常に一定に保つことができる。従って、本発明のゲ
ート制御回路40を組み込んだ出力回路は電源電圧Vの非
常に広い範囲, 例えば液晶形を含むほとんど全種類の表
示パネルの駆動に適する20〜200Vの電圧範囲に共通に適
用できる。
However, in the circuit of the present invention, the gate control element 1
Gate control voltage to turn on the zener diode
Since it is made by the breakdown voltage of 20, it can be kept constant regardless of the power supply voltage V. Therefore, the output circuit incorporating the gate control circuit 40 of the present invention can be commonly applied to a very wide range of the power supply voltage V, for example, a voltage range of 20 to 200 V suitable for driving almost all kinds of display panels including liquid crystal type. .

【0018】なお、図1に示すようにツェナーダイオー
ド20には数十kΩの抵抗21を並列に接続して、その非降
伏時にゲート制御素子1のゲートを電源電位Vに引き上
げてオフ動作を確実にするのが望ましい。また、従来で
も同じであるが、制御トランジスタ10はオフ時に電源電
圧Vが掛かるのでそれに適する耐電圧構造とされる。さ
らに、この図1の実施例では制御トランジスタ10のオン
時に電流設定抵抗31に電源電圧Vとツェナーダイオード
20の降伏電圧の差の電圧が掛かるので、これに流れる消
費電流は電源電圧Vに応じて変化することになる。
As shown in FIG. 1, a resistor 21 of several tens of kΩ is connected in parallel to the Zener diode 20, and the gate of the gate control element 1 is pulled up to the power supply potential V during the non-breakdown state to ensure the off operation. Is desirable. Further, as in the conventional case, the power supply voltage V is applied to the control transistor 10 when it is off, so that the control transistor 10 has a withstand voltage structure suitable for it. Further, in the embodiment of FIG. 1, when the control transistor 10 is turned on, the power supply voltage V and the Zener diode are applied to the current setting resistor 31.
Since a voltage equal to the breakdown voltage difference of 20 is applied, the consumption current flowing therethrough changes according to the power supply voltage V.

【0019】次の図2に示す実施例では、上述の消費電
流が電源電圧Vによって変化しないように電流路30に定
電流要素31を挿入する。図の例ではこの定電流要素31と
してディプリーション形のpチャネルMOSトランジス
タを用い、かつそのゲートをドレインと接続して飽和電
流領域で使用する。周知のようにディプリーション形ト
ランジスタは温度依存性はあるが飽和電流領域で使用す
るとかなり高い定電流性能を有する。この図2の実施例
の定電流要素31を除く部分は図1と同じなので説明を省
略する。
In the next embodiment shown in FIG. 2, a constant current element 31 is inserted in the current path 30 so that the above-mentioned consumed current does not change with the power supply voltage V. In the illustrated example, a depletion type p-channel MOS transistor is used as the constant current element 31, and its gate is connected to the drain to be used in the saturation current region. As is well known, the depletion type transistor has temperature dependence, but has considerably high constant current performance when used in the saturation current region. The part of the embodiment shown in FIG. 2 excluding the constant current element 31 is the same as that shown in FIG.

【0020】図3に示す実施例では、制御トランジスタ
10として低電圧信号に応じて動作を発停する電流ミラー
回路の従動トランジスタを用いることによりゲート電圧
Vに関せず消費電流を一定に保つ。電流ミラー回路の基
準トランジスタ11には例えば5Vの安定化された定電源
電圧Vdを受ける抵抗12を介して基準電流を与え、基準ト
ランジスタ11に並列に接続されたトランジスタ13を低電
圧信号Sdに応じてオンオフさせて電流ミラー回路を発停
しながら、基準電流と同じ定電流を従動トランジスタで
ある制御トランジスタ10により電流路30に流すようにす
る。抵抗12には数十kΩのものを用いて基準電流, 従っ
て電流路30に流す電流を 100μA程度に設定するのがよ
い。この図3の実施例でもこれら以外の部分は図1と同
じなので説明を省略する。
In the embodiment shown in FIG. 3, the control transistor
By using a driven transistor of the current mirror circuit which starts and stops the operation according to the low voltage signal as 10, the current consumption is kept constant regardless of the gate voltage V. A reference current is applied to the reference transistor 11 of the current mirror circuit via a resistor 12 that receives a stabilized constant power supply voltage Vd of 5 V, for example, and a transistor 13 connected in parallel to the reference transistor 11 responds to the low voltage signal Sd. The current mirror circuit is turned on and off to start and stop the current mirror circuit, and the same constant current as the reference current is caused to flow in the current path 30 by the control transistor 10 which is a driven transistor. It is preferable to use a resistor of several tens of kΩ for the resistor 12 and set the reference current, that is, the current flowing through the current path 30 to about 100 μA. In the embodiment of FIG. 3 as well, the other parts are the same as those of FIG.

【0021】最後に図4を参照して本発明のゲート制御
回路40を集積回路装置に組み込むに適する主な回路要素
の構造例を説明する。図4の上段にツェナーダイオード
20とゲート制御素子1としてのpチャネルDMOSトラ
ンジスタ, 中段にゲート制御素子2としてのnチャネル
DMOSトランジスタ, 下段に低耐圧用のnチャネルト
ランジスタ11と定電流要素32としてのpチャネルのディ
プリーション形トランジスタの断面構造をそれぞれ示
す。また、これら回路要素から導出される端子に図1〜
図3に対応する符号が付けられている。
Finally, with reference to FIG. 4, a structural example of main circuit elements suitable for incorporating the gate control circuit 40 of the present invention into an integrated circuit device will be described. Zener diode at the top of Fig. 4
20 and a p-channel DMOS transistor as the gate control element 1, an n-channel DMOS transistor as the gate control element 2 in the middle stage, a low breakdown voltage n-channel transistor 11 and a p-channel depletion type as the constant current element 32 in the lower stage. The cross-sectional structure of a transistor is shown respectively. In addition, the terminals derived from these circuit elements are shown in FIG.
The reference numerals corresponding to FIG. 3 are attached.

【0022】図示の集積回路装置50のウエハには通例の
ようにp形の半導体基体51の表面にn形の埋込層52を拡
散した上でn形のエピタキシャル層53を成長させ, その
所定範囲にp形の接合分離層54を拡散したものを用い、
その表面の要所を素子分離膜ないしフィールド酸化膜用
に L0COS法等による厚い酸化膜55で覆う。図の上段の左
側に示されたツェナーダイオード20は、エピタキシャル
層53の表面からn形のウォール層56を埋込層52に達する
よう深く拡散した上で, p形のダイオード層64およびn
形のダイオード層67を表面部分に1020原子/cm3 以上の
高不純物濃度で図のように拡散してなり、そのツェナー
降伏時の電流はn形のダイオード層67やエピタキシャル
層53からp形のダイオード層64に流れる。
On the wafer of the illustrated integrated circuit device 50, as is customary, an n-type buried layer 52 is diffused on the surface of a p-type semiconductor substrate 51 and then an n-type epitaxial layer 53 is grown. Using a diffused p-type junction separation layer 54 in the range,
The important part of the surface is covered with a thick oxide film 55 for the element isolation film or the field oxide film by the L0COS method or the like. The Zener diode 20 shown on the left side of the upper part of the figure has a structure in which the n-type wall layer 56 is deeply diffused from the surface of the epitaxial layer 53 to reach the buried layer 52, and then the p-type diode layers 64 and n are formed.
Type diode layer 67 is diffused as shown in the figure with a high impurity concentration of 10 20 atoms / cm 3 or more on the surface portion, and the current at the time of Zener breakdown is from the n type diode layer 67 and the epitaxial layer 53 to the p type. Of the diode layer 64.

【0023】その右側のpチャネルDMOSのゲート制
御素子1は、エピタキシャル層53の表面上にゲート酸化
膜58とゲート59を設けた上で, p形のドレイン層61とそ
れを両側から挟み込むn形のチャネル拡散層62とを拡散
し, かつ後者の表面にp形のソース層63を高不純物濃度
で拡散してなる。ツェナーダイオード20のp形のダイオ
ード層64はソース層63との同時拡散により作り込むのが
ウエハプロセスを極力簡易化する上で有利である。
The p-channel DMOS gate control element 1 on the right side is provided with a gate oxide film 58 and a gate 59 on the surface of an epitaxial layer 53, and then has a p-type drain layer 61 and an n-type drain layer 61 sandwiching it from both sides. Of the channel diffusion layer 62, and the p-type source layer 63 is diffused on the surface of the latter at a high impurity concentration. It is advantageous to make the p-type diode layer 64 of the Zener diode 20 by simultaneous diffusion with the source layer 63 in order to simplify the wafer process as much as possible.

【0024】図4の中段に示されたnチャネルDMOS
のゲート制御素子2は、まずエピタキシャル層53の表面
からn形のドレイン接続層56を埋込層52に達するように
深く拡散しかつゲート59を配設した上で, p形のチャネ
ル拡散層60を拡散し, さらにその内側にn形のソース層
66を高不純物濃度で拡散してなる。このnチャネル形D
MOSについても、そのn形のソース層66との同時拡散
により前述のツェナーダイオード20のn形のダイオード
層67を作り込むのがウエハプロセスの簡易化に有利であ
る。
The n-channel DMOS shown in the middle part of FIG.
In the gate control element 2 of FIG. 1, first, the n-type drain connection layer 56 is deeply diffused from the surface of the epitaxial layer 53 to reach the buried layer 52, and the gate 59 is provided, and then the p-type channel diffusion layer 60 is formed. The n-type source layer inside
66 is diffused with a high impurity concentration. This n-channel type D
Also for the MOS, it is advantageous to simplify the wafer process that the n-type diode layer 67 of the Zener diode 20 is formed by simultaneous diffusion with the n-type source layer 66.

【0025】図4の下段の左側に示されたnチャネルト
ランジスタ11は、通例のようにまずエピタキシャル層53
の表面からp形のウエル57を拡散しかつゲート59を配設
した上で, その両側にn形のソース層68を高不純物濃度
で拡散してなる。その右側の定電流要素31用のpチャネ
ルのディプリーション形トランジスタは、まずp形のチ
ャネル導通層53aをエピタキシャル層53の表面の所定範
囲内に低不純物濃度で浅く拡散しておいた上で, ゲート
59を配設しかつその両側にp形のソース層65を高不純物
濃度で拡散してなる。
The n-channel transistor 11 shown on the left side of the lower part of FIG.
After the p-type well 57 is diffused from the surface of the gate and the gate 59 is provided, the n-type source layer 68 is diffused on both sides thereof with a high impurity concentration. In the p-channel depletion type transistor for the constant current element 31 on the right side, the p-type channel conduction layer 53a is first diffused in a predetermined range on the surface of the epitaxial layer 53 with a low impurity concentration and then shallowly. , Gate
59 is provided and a p-type source layer 65 is diffused on both sides thereof with a high impurity concentration.

【0026】以上の回路要素からその要所に配設した通
例のアルミの配線膜69により端子を導出し、かつ図示の
ような配線を施して本発明のゲート制御回路40を組み込
んだ出力回路とする。なお、電流設定抵抗31等の抵抗類
はすべて高抵抗であるから、例えばゲート59用の多結晶
シリコンを厚い酸化膜55の上に残しておいてそれから形
成するのがよい。また、集積回路装置50の表面は通例の
保護膜で覆われるが、図4では煩雑を避けるため省略さ
れている。
An output circuit in which the gate control circuit 40 of the present invention is incorporated by deriving terminals from the above-mentioned circuit elements by a usual aluminum wiring film 69 arranged at the essential points and providing wiring as shown in the drawing. To do. Since the resistors such as the current setting resistor 31 are all high in resistance, it is preferable to leave the polycrystalline silicon for the gate 59 on the thick oxide film 55 and form it from the polycrystalline silicon. Further, the surface of the integrated circuit device 50 is covered with a usual protective film, but it is omitted in FIG. 4 for the sake of simplicity.

【0027】[0027]

【発明の効果】以上説明したとおり本発明のゲート制御
回路では、これを低電圧信号を受けてオンオフ動作する
制御トランジスタと, ゲート制御素子のゲートと電源電
圧点の間に逆方向に接続されたツェナーダイオードと、
ゲート制御素子のゲートを制御トランジスタと結合して
制御トランジスタのオンオフにより開閉される電流路と
から構成して、ツェナーダイオードの降伏電圧をゲート
制御素子のゲートの動作しきい値より高く, かつ耐圧値
より低く設定することにより、高電圧側のゲート制御素
子をオン動作させるゲート制御電圧を電源電圧に無関係
に一定に保持してゲート制御回路の適用可能な電源電圧
の範囲を広げることができる。
As described above, in the gate control circuit of the present invention, the gate control circuit is connected in the opposite direction between the control transistor which receives the low voltage signal and is turned on and off, and the gate of the gate control element and the power supply voltage point. Zener diode,
The breakdown voltage of the Zener diode is higher than the operating threshold value of the gate of the gate control element and the breakdown voltage value By setting it lower, the gate control voltage for turning on the gate control element on the high voltage side can be held constant regardless of the power supply voltage, and the range of the power supply voltage applicable to the gate control circuit can be expanded.

【0028】なお、電流路内に定電流要素を挿入する本
発明の実施態様はゲート制御回路の消費電流を電源電圧
に関係なくほぼ一定に保つ効果があり、制御トランジス
タとして低電圧信号に応じ動作が発停される電流ミラー
回路の従動側トランジスタを用いる実施態様はこの効果
を一層高める利点を有する。また、本発明回路を集積回
路に組み込む際にツェナーダイオードの高不純物濃度の
ダイオード層をMOSトランジスタのソース層と同時拡
散する実施態様はウエハプロセスを簡易化して製造コス
トを低減できる効果を有する。
The embodiment of the present invention in which a constant current element is inserted in the current path has the effect of keeping the current consumption of the gate control circuit substantially constant regardless of the power supply voltage, and operates as a control transistor in response to a low voltage signal. The embodiment using the driven side transistor of the current mirror circuit in which is stopped has the advantage of further enhancing this effect. The embodiment in which the high impurity concentration diode layer of the Zener diode and the source layer of the MOS transistor are simultaneously diffused when the circuit of the present invention is incorporated into an integrated circuit has the effect of simplifying the wafer process and reducing the manufacturing cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】電流路に電流設定抵抗を挿入する本発明の実施
例を示す回路図である。
FIG. 1 is a circuit diagram showing an embodiment of the present invention in which a current setting resistor is inserted in a current path.

【図2】電流路に定電流要素を挿入する本発明の実施例
を示す回路図である。
FIG. 2 is a circuit diagram showing an embodiment of the present invention in which a constant current element is inserted in a current path.

【図3】制御トランジスタとして電流ミラー回路の従動
トランジスタを用いる本発明の実施例を示す回路図であ
る。
FIG. 3 is a circuit diagram showing an embodiment of the present invention in which a driven transistor of a current mirror circuit is used as a control transistor.

【図4】集積回路装置に組み込まれた本発明によるゲー
ト制御回路を構成する主な回路要素の構造例を示すウエ
ハの断面図である。
FIG. 4 is a cross-sectional view of a wafer showing a structural example of main circuit elements constituting a gate control circuit according to the present invention incorporated in an integrated circuit device.

【図5】従来のレベルシフト方式のゲート制御回路の回
路図である。
FIG. 5 is a circuit diagram of a conventional level shift type gate control circuit.

【符号の説明】[Explanation of symbols]

1 高電圧側のゲート制御素子ないしはMOSトラ
ンジスタ 2 低電圧側のゲート制御素子ないしはMOSトラ
ンジスタ 10 制御トランジスタ 11 電流ミラー回路の基準側トランジスタ 20 ツェナーダイオード 21 ツェナーダイオードの並列抵抗 30 電流路 31 電流設定抵抗 32 定電流要素ないしはディプリーション形MOS
トランジスタ 40 ゲート制御回路 50 集積回路装置 63 MOSトランジスタのp形のソース層 64 ツェナーダイオードのp形のダイオード層 66 MOSトランジスタのn形のソース層 67 ツェナーダイオードのn形のダイオード層 E 接地電位点ないしは接地電位 Sd 低電圧信号 V 高電圧電源点ないしは電源電圧 Vd 低電圧側の電源電圧
1 High voltage side gate control element or MOS transistor 2 Low voltage side gate control element or MOS transistor 10 Control transistor 11 Current mirror circuit reference side transistor 20 Zener diode 21 Zener diode parallel resistance 30 Current path 31 Current setting resistance 32 Constant current element or depletion type MOS
Transistor 40 Gate control circuit 50 Integrated circuit device 63 MOS transistor p-type source layer 64 Zener diode p-type diode layer 66 MOS transistor n-type source layer 67 Zener diode n-type diode layer E Ground potential or Ground potential Sd Low-voltage signal V High-voltage power supply point or power supply voltage Vd Low-voltage power supply voltage

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 H03K 17/687 H01L 29/78 301 K 9184−5K H03K 17/687 G ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H01L 29/78 H03K 17/687 H01L 29/78 301 K 9184-5K H03K 17/687 G

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】低電圧信号により高電圧側に接続されたゲ
ート制御素子をオンオフ制御するための回路であって、
低電圧側に接続され低電圧信号を受けてオンオフ動作す
る制御トランジスタと、ゲート制御素子のゲートと高電
圧電源点との間に逆方向に接続されたツェナーダイオー
ドと、ゲート制御素子のゲートと制御トランジスタを相
互結合し制御トランジスタのオンオフ動作によって開閉
される電流路とを備え、ツェナーダイオードの降伏電圧
をゲート制御素子のゲート動作しきい値よりも高くかつ
そのゲート耐圧値よりも低く設定するようにしたことを
特徴とするゲート制御回路。
1. A circuit for controlling on / off of a gate control element connected to a high voltage side by a low voltage signal, comprising:
A control transistor that is connected to the low voltage side and that turns on and off by receiving a low voltage signal, a Zener diode that is connected in the reverse direction between the gate of the gate control element and the high-voltage power supply point, and the gate and control of the gate control element And a current path that is opened and closed by the on / off operation of the control transistor by mutually connecting the transistors, so that the breakdown voltage of the Zener diode is set to be higher than the gate operation threshold value of the gate control element and lower than its gate breakdown voltage value. A gate control circuit characterized by the above.
【請求項2】請求項1に記載の回路において、電流路に
電流設定抵抗を挿入するようにしたことを特徴とするゲ
ート制御回路。
2. A gate control circuit according to claim 1, wherein a current setting resistor is inserted in a current path.
【請求項3】請求項1に記載の回路において、電流路内
に定電流要素を挿入するようにしたことを特徴とするゲ
ート制御回路。
3. A gate control circuit according to claim 1, wherein a constant current element is inserted in the current path.
【請求項4】請求項1に記載の回路において、制御トラ
ンジスタ用に低電圧信号に応じて動作を発停する電流ミ
ラー回路の従動トランジスタを用いるようにしたことを
特徴とするゲート制御回路。
4. A gate control circuit according to claim 1, wherein a driven transistor of a current mirror circuit for starting and stopping an operation in response to a low voltage signal is used for the control transistor.
【請求項5】請求項1に記載の回路において、ツェナー
ダイオードがゲート制御素子としてのMOSトランジス
タとともに集積回路に組み込まれ、ツェナーダイオード
の高不純物濃度のダイオード層がMOSトランジスタ用
のソース層と同時拡散されることを特徴とするゲート制
御回路。
5. The circuit according to claim 1, wherein the Zener diode is incorporated into an integrated circuit together with a MOS transistor as a gate control element, and the high impurity concentration diode layer of the Zener diode is co-diffused with the source layer for the MOS transistor. And a gate control circuit.
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