JPH08116259A - Digital/analog converter - Google Patents

Digital/analog converter

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JPH08116259A
JPH08116259A JP25216794A JP25216794A JPH08116259A JP H08116259 A JPH08116259 A JP H08116259A JP 25216794 A JP25216794 A JP 25216794A JP 25216794 A JP25216794 A JP 25216794A JP H08116259 A JPH08116259 A JP H08116259A
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JP
Japan
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converter
bit
bit data
output
bits
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Application number
JP25216794A
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Japanese (ja)
Inventor
Tadashi Sasaki
正 佐々木
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Fujinon Corp
Original Assignee
Fuji Photo Optical Co Ltd
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Publication date
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Abstract

PURPOSE: To realize the D/A converter being an inexpensive D/A converter on market with higher resolution than that of the D/A converter on market with a simple circuit configuration. CONSTITUTION: In the case of D/A converting a 10-bit digital signal, for example, by using an 8-bit D/A converter on market, a period T used for providing an output of 10-bit data is divided equally into four and a value Dh of high- order 8 bits of the 10-bit data or Dh+1 is D/A-converted by the 8-bit D/A converter 22 for each period division divided equally. In this case, number of times of output of the Dh+1 is selected so that the sum of the low-order 2-bits of the 10-bit data and the 8-bit data outputted for the period T is equal to the 10-bit data. Thus, when a voltage signal outputted from the 8-bit D/A converter 22 is integrated by an integration circuit 24, a signal outputted from the integration circuit 24 is equal to the D/A-converted 10-bit digital signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はD/Aコンバータに係
り、特にパルス幅変調を利用したD/Aコンバータに関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter, and more particularly to a D / A converter using pulse width modulation.

【0002】[0002]

【従来の技術】従来、1ビットのハイレベル(Hレベ
ル)とローレベル(Lレベル)から成るパルス信号のパ
ルス幅を変調して、デジタル信号をアナログ信号に変換
するパルス幅変調(PWM)を用いたD/Aコンバータ
が知られている。図5はこのパルス幅変調を用いたD/
Aコンバータの回路構成を示した回路図である。
2. Description of the Related Art Conventionally, pulse width modulation (PWM) for converting a digital signal into an analog signal by modulating the pulse width of a 1-bit high level (H level) and low level (L level) pulse signal is performed. The D / A converter used is known. Figure 5 shows D / using this pulse width modulation.
It is a circuit diagram showing a circuit configuration of an A converter.

【0003】同図に示すように、まずパルス出力回路1
0はデジタル信号の大きさに比例したパルス幅のパルス
信号を端子から出力する。このパルス信号は抵抗R2
とコンデンサC2とから成る積分回路によって積分平均
され、この積分平均された信号がOPアンプA2を使用
したバッファ回路を介して端子から出力されるように
なっている。
As shown in FIG. 1, first, the pulse output circuit 1
0 outputs a pulse signal having a pulse width proportional to the magnitude of the digital signal from the terminal. This pulse signal is the resistance R2
The signal is integrated and averaged by an integrating circuit including a capacitor C2 and a capacitor C2, and the integrated and averaged signal is output from the terminal via a buffer circuit using the OP amplifier A2.

【0004】例えば、パルス出力回路10の端子から
出力された信号が同図(A)で示すようなパルス幅が徐
々に減少していくパルス列であったとすると、端子か
ら出力される波形は同図(B)のような減少するアナロ
グ波形になる。以上のようにパルス幅変調を用いたD/
Aコンバータは、回路構成が簡単で規模が小さく安価で
あるが、出力の精度が低く、分解能を上げると変換時間
が長くなるという欠点がある。
For example, if the signal output from the terminal of the pulse output circuit 10 is a pulse train whose pulse width gradually decreases as shown in FIG. 3A, the waveform output from the terminal is The resulting analog waveform is as shown in (B). As described above, D / using pulse width modulation
The A converter has a simple circuit configuration, is small in size, and is inexpensive, but has a drawback that the output accuracy is low and the conversion time becomes long when the resolution is increased.

【0005】[0005]

【発明が解決しようとする課題】一方、パラレル型のD
/Aコンバータは上記パルス幅変調(シリアル型)のD
/Aコンバータと比べると出力の精度が良く変換時間も
速い。ところで、一般用途において多く使用されている
(パラレル型)D/Aコンバータは、8ビットや12ビ
ットのものであるが、これらは品種も多く価格も安い。
これに対して例えば、10ビットのものなどは一般的で
はなく高価である。しかし、このような一般的でない分
解能のD/Aコンバータが要求される場合もある。
On the other hand, a parallel type D
The / A converter is a pulse width modulation (serial type) D
Compared with the / A converter, the output accuracy is good and the conversion time is fast. By the way, the (parallel type) D / A converters that are often used for general purposes are 8-bit and 12-bit ones, but these are many types and cheap in price.
On the other hand, for example, a 10-bit one is not general and is expensive. However, there are cases where a D / A converter with such an uncommon resolution is required.

【0006】本発明はこのような事情に鑑みてなされた
もので、市販されている安価なD/Aコンバータを利用
してそのD/Aコンバータよりも数ビット上の分解能を
もったD/Aコンバータを提供することを目的とする。
The present invention has been made in view of the above circumstances, and utilizes a commercially available inexpensive D / A converter and has a resolution of several bits higher than that of the D / A converter. The purpose is to provide a converter.

【0007】[0007]

【課題を解決するための手段】本発明は前記目的を達成
するために、Mビットデータを2M-N 個のNビットデー
タの和となるように分解し、該2M-N 個のNビットデー
タを順次時系列的に出力する処理手段と、前記処理手段
から順次出力されたNビットデータをD/A変換するN
ビットD/Aコンバータと、前記NビットD/Aコンバ
ータから順次出力された電圧信号を積分平均する積分手
段と、を備えたことを特徴としている。
SUMMARY OF THE INVENTION The present invention, in order to achieve the above object, decomposing the M-bit data so that the sum of 2 MN pieces of N-bit data, sequentially the 2 MN pieces of N-bit data Processing means for outputting in time series, and N for D / A converting N-bit data sequentially output from the processing means
A bit D / A converter and an integrating means for integrating and averaging the voltage signals sequentially output from the N-bit D / A converter are provided.

【0008】[0008]

【作用】本発明によれば、処理手段によって、Mビット
データを2M-N 個のNビットデータの和となるように分
解し、そして、この2M-N 個のNビットデータを順次時
系列的に出力する。次に、前記処理手段から順次出力さ
れたNビットデータを、NビットD/Aコンバータによ
ってD/A変換し、そして、NビットD/Aコンバータ
から順次出力された電圧信号を積分手段によって積分平
均する。
According to the present invention, by the processing means, decomposing the M-bit data so that the sum of 2 MN pieces of N-bit data and the 2 MN pieces of N-bit data sequence chronologically output To do. Next, the N-bit data sequentially output from the processing means is D / A converted by the N-bit D / A converter, and the voltage signal sequentially output from the N-bit D / A converter is integrated and averaged by the integrating means. To do.

【0009】例えば、処理手段によって、10ビットデ
ータを4個の8ビットデータの和となるように分解し、
この4個の8ビットデータを順次D/Aコンバータによ
ってD/A変換する。D/Aコンバータから出力される
電圧信号は、10ビットデータが4個の8ビットデータ
に分解されて出力されたものであるから、積分手段によ
ってこの電圧信号を積分平均し、基の10ビットデータ
を表す電圧信号に変換する。
For example, the processing means decomposes 10-bit data into a sum of four 8-bit data,
The four 8-bit data are sequentially D / A converted by the D / A converter. Since the voltage signal output from the D / A converter is obtained by decomposing 10-bit data into four 8-bit data, the voltage signal is integrated and averaged by the integrating means to obtain the original 10-bit data. Is converted into a voltage signal representing.

【0010】[0010]

【実施例】以下添付図面に従って本発明に係るD/Aコ
ンバータの好ましい実施例を詳説する。図1は本発明に
係るD/Aコンバータの回路構成を示した回路図であ
る。尚、同図には、市販の8ビットのD/Aコンバータ
を使用した10ビットのD/Aコンバータが示されてい
る。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of a D / A converter according to the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing a circuit configuration of a D / A converter according to the present invention. In the figure, a 10-bit D / A converter using a commercially available 8-bit D / A converter is shown.

【0011】同図D/Aコンバータは、主にCPU2
0、8ビットD/Aコンバータ22、積分回路24、バ
ッファ回路26から構成されている。D/Aコンバータ
22のデジタル信号入力端子D0〜D7とライトコント
ロール端子WRはCPU20と接続されており、CPU
20から8ビットデータがD/Aコンバータ22のデジ
タル信号入力端子D0〜D7に出力されるとともにライ
トコントロール端子WRにライトパルス信号が出力され
ると、D/Aコンバータ22は、CPU20から出力さ
れた8ビットデータをD/A変換し、出力端子OUTか
らアナログ信号を出力する。
The D / A converter shown in FIG.
It is composed of a 0-bit and 8-bit D / A converter 22, an integrating circuit 24, and a buffer circuit 26. The digital signal input terminals D0 to D7 and the write control terminal WR of the D / A converter 22 are connected to the CPU 20.
When 20-bit 8-bit data is output to the digital signal input terminals D0 to D7 of the D / A converter 22 and a write pulse signal is output to the write control terminal WR, the D / A converter 22 is output from the CPU 20. The 8-bit data is D / A converted and an analog signal is output from the output terminal OUT.

【0012】D/Aコンバータ22の出力端子は、抵抗
R1とコンデンサC1とで構成される積分回路24に接
続されており、D/Aコンバータ22の出力端子から出
力された信号が積分されるようになっている。そして、
積分回路24で積分された信号はOPアンプA1で構成
されたバッファ回路26を介して出力端子から出力され
る。
The output terminal of the D / A converter 22 is connected to an integrating circuit 24 composed of a resistor R1 and a capacitor C1 so that the signal output from the output terminal of the D / A converter 22 is integrated. It has become. And
The signal integrated by the integrating circuit 24 is output from the output terminal via the buffer circuit 26 including the OP amplifier A1.

【0013】ここで、図1のように8ビットD/Aコン
バータを使用して10ビットのデジタル信号をアナログ
信号に変換する原理を説明する。CPU20は、10ビ
ットのデジタル信号を生成しているが、8ビットのデー
タ入力端子しか持たない8ビットD/Aコンバータ22
にそのまま10ビットのデータを出力することはできな
い。そのため次のような処置を行う。
Now, the principle of converting a 10-bit digital signal into an analog signal by using the 8-bit D / A converter as shown in FIG. 1 will be described. The CPU 20 generates a 10-bit digital signal, but has an 8-bit D / A converter 22 having only an 8-bit data input terminal.
It is not possible to output 10-bit data as it is. Therefore, the following measures are taken.

【0014】10ビットのデータを上位ビットから順に
9 、D8 、D7 、D6 、・・・、D1 、D0 とし、こ
れを10進数で表すと、 D=D9 ×29 +D8 ×28 +・・・+D1 ×2+D0 …(1) となる。この(1)式は次式のように書き変えることが
できる。
[0014] 10 bits of data in order from the upper bit D 9, D 8, D 7 , D 6, ···, and D 1, D 0, which is represented by decimal number, D = D 9 × 2 9 + D 8 × 2 8 + ... + D 1 × 2 + D 0 (1) This equation (1) can be rewritten as the following equation.

【0015】 D=(D9 ×27 +D8 ×26 +・・・+D2 )×22 +D1 ×2+D0 =Dh×22 +Dl …(2) 尚、(2)式においてDhは、図4に示すように上位8
ビットの示す値であり、Dlは下位2ビットの示す値で
ある。また、Dlの示す値は少なくとも3以下であるこ
とから、(2)式は更に次のように書き換えることがで
きる。
D = (D 9 × 2 7 + D 8 × 2 6 + ... + D 2 ) × 2 2 + D 1 × 2 + D 0 = Dh × 2 2 + Dl (2) In the expression (2), Dh is , Top 8 as shown in FIG.
It is a value indicated by a bit, and Dl is a value indicated by the lower 2 bits. Further, since the value indicated by Dl is at least 3 or less, the equation (2) can be further rewritten as follows.

【0016】 D=Dh×(4−Dl)+(Dh+l)×Dl …(3) (3)式から分かるように、10ビットデータは(4−
Dl)個の8ビットデータDhと、Dl個の8ビットデ
ータ(Dh+1)との和で表される。即ち10ビットデ
ータは4個の8ビットデータの和で表される(だだし、
Dhの各ビットが全てHレベル(FFH)である場合に
は、Dh+1は8ビットでは表せないため、このときは
Dl=0として扱う。従って、CPU20が生成する1
0ビットデータDの範囲は0から1020となる)。
D = Dh × (4-Dl) + (Dh + 1) × Dl (3) As can be seen from the equation (3), 10-bit data is (4-
It is represented by the sum of Dl) 8-bit data Dh and Dl 8-bit data (Dh + 1). That is, 10-bit data is represented by the sum of four 8-bit data (however,
When all the bits of Dh are at the H level (FFH), Dh + 1 cannot be represented by 8 bits, and in this case, Dl = 0 is treated. Therefore, 1 generated by the CPU 20
The range of 0-bit data D is 0 to 1020).

【0017】そこで、CPU20が10ビットのデータ
を出力する周期をTとすると、この期間Tを4等分し、
1区間T/4で1つの8ビットデータをD/Aコンバー
タ22に出力する。即ち、10ビットデータを前述
(3)式のように4つの8ビットデータの和に分解し、
期間Tの間にこれら4つの8ビットデータをD/Aコン
バータ22に出力する。
Therefore, assuming that the period in which the CPU 20 outputs 10-bit data is T, this period T is divided into four equal parts,
One 8-bit data is output to the D / A converter 22 in one section T / 4. That is, 10-bit data is decomposed into the sum of four 8-bit data as shown in the equation (3),
During the period T, these four 8-bit data are output to the D / A converter 22.

【0018】そして、図1のようにD/Aコンバータ2
2の後段に積分回路24を設け、D/Aコンバータ22
から出力された信号を平滑化(積分)すれば、これらの
8ビットデータは平滑化(積分)されて最終的にはこれ
ら8ビットのデータの和、即ち10ビットのデータが示
している値に比例した電圧信号に変換することができ
る。
Then, as shown in FIG. 1, the D / A converter 2
2 is provided with an integrating circuit 24 in the subsequent stage, and the D / A converter 22
If the signal output from is smoothed (integrated), these 8-bit data are smoothed (integrated), and finally the sum of these 8-bit data, that is, the value indicated by the 10-bit data, is obtained. It can be converted into a proportional voltage signal.

【0019】図2はCPU20からD/Aコンバータ2
2に出力する値を下位2ビットDlの値別に示した説明
図である(同図は、D/Aコンバータ22から出力され
る電圧値を示していると考えても良い)。尚、図中のカ
ウンタ値の0から3までの数字は前述した期間Tを4等
分したときにそれぞれの区間を示す値で、時系列順に
0、1、2、3で示している。
FIG. 2 shows the CPU 20 to the D / A converter 2
2 is an explanatory diagram showing the values to be output to 2 for each value of the lower 2 bits Dl (this figure may be considered to indicate the voltage value output from the D / A converter 22). Incidentally, the numbers 0 to 3 of the counter value in the figure are values indicating the respective sections when the above-mentioned period T is divided into four equal parts, and are shown as 0, 1, 2, 3 in chronological order.

【0020】同図に示すように、Dl=0の場合は、区
間0から区間3の全てにおいてDhが出力されている。
Dl=1の場合は、区間1以外においてDhが出力さ
れ、区間1においてDh+1が出力されている。同様
に、Dl=2の場合は区間1と区間2、Dl=3の場合
は区間1と2と3においてDh+1出力されている。即
ち、区間1からDlの値が示す区間までDh+1が出力
され、それ以外においてDhが出力されている。
As shown in the figure, when Dl = 0, Dh is output in all sections 0 to 3.
When Dl = 1, Dh is output in a section other than the section 1 and Dh + 1 is output in the section 1. Similarly, when Dl = 2, Dh + 1 is output in the sections 1 and 2, and when Dl = 3, Dh + 1 is output in the sections 1, 2 and 3. That is, Dh + 1 is output from the section 1 to the section indicated by the value of Dl, and Dh is output in other sections.

【0021】図3は図2のように10ビットデータを8
ビットデータの和に分解するCPU20の手順を示した
フローチャートである。まず、初期設定を行い、カウン
タを0にセットする(ステップS10)。続いて、カウ
ンタが0か否かを判断し(ステップS12)、もしカウ
ンタが0ならばCPU20の内部メモリからD/Aコン
バータ22に出力する10ビットのデータを読み込む
(ステップS14)。尚、D/Aコンバータ22に出力
する10ビットデータは、あらかじめ又はD/A変換を
行っている間に計算されて、CPU20の内部メモリに
記録されている。
In FIG. 3, 10-bit data is converted into 8 as shown in FIG.
7 is a flowchart showing a procedure of the CPU 20 for decomposing into the sum of bit data. First, initialization is performed and the counter is set to 0 (step S10). Subsequently, it is determined whether or not the counter is 0 (step S12), and if the counter is 0, 10-bit data to be output to the D / A converter 22 is read from the internal memory of the CPU 20 (step S14). The 10-bit data output to the D / A converter 22 is calculated in advance or during the D / A conversion and is recorded in the internal memory of the CPU 20.

【0022】ステップS14において10ビットのデー
タを読み込むと、DOUT (D/Aコンバータ22に出力
する8ビットのデータ)に10ビットデータの上位8ビ
ットであるDhを代入する(ステップS16)。一方、
ステップS12においてカウンタが0ではない場合は、
次にDhがFFHであるか否かを判断する(ステップS
18)。もし、DhがFFHである場合には、カウンタ
及び下位2ビットの値に係わらずDOUT にDhを代入す
る(ステップS16)。即ち、DhがFFHであるとき
には、これ以上の値をD/Aコンバータ22に出力する
ことができないため、1020以上の値は1020とす
る。
[0022] Loading a 10-bit data in step S14, substitutes the Dh is the upper 8 bits of 10-bit data D OUT (8-bit data to be output to the D / A converter 22) (step S16). on the other hand,
If the counter is not 0 in step S12,
Next, it is determined whether Dh is FFH (step S
18). If Dh is FFH, Dh is substituted for D OUT regardless of the value of the counter and the lower 2 bits (step S16). That is, when Dh is FFH, a value larger than this cannot be output to the D / A converter 22, and therefore a value 1020 or more is set to 1020.

【0023】ステップS18においてDhがFFHでな
い場合には、次にカウンタとDlの値を比較する(ステ
ップS20)。このとき、カウンタがDlより大きい時
はD OUT にDhを代入する(ステップS16)。一方、
カウンタがDlの値以下のときにはDOUT にDh+1を
代入する(ステップS22)。以上のようにしてDOUT
を設定すると、次にDOUT をD/Aコンバータ22に出
力する(ステップS24)。尚、D/Aコンバータ22
にDOUT を出力する間隔は前述したように期間Tの4分
の1になるようにしている。
In step S18, Dh is not FFH.
If not, then the counter is compared with the value of Dl (step
S20). At this time, when the counter is larger than Dl
Is D OUTIs substituted with Dh (step S16). on the other hand,
When the counter is less than the value of Dl, DOUTTo Dh + 1
Substitute (step S22). D as aboveOUT
Is set, then DOUTTo the D / A converter 22
(Step S24). The D / A converter 22
To DOUTThe output interval is 4 minutes of the period T as described above.
I am trying to be 1.

【0024】続いて、カウンタを1増加させ(ステップ
S26)、カウンタが4であるか否かを判断する(ステ
ップS28)。このときカウンタが4であればカウンタ
を0に戻し(ステップS30)、次の10ビットデータ
をD/A変換する準備をする。以上のステップS12か
らS30までの処理をD/A変換が終了するまで行う。
Then, the counter is incremented by 1 (step S26), and it is determined whether the counter is 4 (step S28). At this time, if the counter is 4, the counter is returned to 0 (step S30), and the next 10-bit data is prepared for D / A conversion. The above steps S12 to S30 are performed until the D / A conversion is completed.

【0025】尚、上記実施例においては市販の8ビット
D/Aコンバータを用いて10ビットD/Aコンバータ
を構成していたが、市販のD/Aコンバータの分解能
と、期間Tの分割数(上記実施例では4分割)を適当に
選択すれば任意の分解能のD/Aコンバータを構成する
ことは原理的に可能である。例えば、市販のMビットD
/Aコンバータを用いてNビットD/Aコンバータ(N
<M)を構成する場合には、(N−M)ビットで表され
る最大値をaとすると、期間Tをa+1等分し、上記実
施例と同様の原理で下位(N−M)ビットの示す値分の
区間で上位Mビットの値に1を加算してMビットD/A
コンバータに出力するようにする。
Although the commercially available 8-bit D / A converter is used to form the 10-bit D / A converter in the above embodiment, the resolution of the commercially available D / A converter and the number of divisions of the period T ( In principle, it is possible to construct a D / A converter with an arbitrary resolution by appropriately selecting 4 divisions in the above embodiment. For example, commercially available M-bit D
N-bit D / A converter (N
In the case of configuring <M), assuming that the maximum value represented by (N−M) bits is a, the period T is divided into a + 1 and the lower (NM) bits are divided by the same principle as in the above embodiment. 1 is added to the value of the upper M bits in the section for the value indicated by
Output to the converter.

【0026】[0026]

【発明の効果】以上説明したように本発明に係るD/A
コンバータによると、パルス幅変調の原理を用いること
によって、本来の市販のD/Aコンバータが有する分解
能より高い分解能のD/Aコンバータを簡単な回路で、
かつ安価に構成することができる。
As described above, the D / A according to the present invention
According to the converter, by using the principle of pulse width modulation, a D / A converter having a higher resolution than that of the original commercially available D / A converter can be obtained with a simple circuit.
And it can be constructed at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1は本発明に係るD/Aコンバータの回路構
成を示した回路図である。
FIG. 1 is a circuit diagram showing a circuit configuration of a D / A converter according to the present invention.

【図2】図2はD/Aコンバータ22に入力する値を示
した説明図である。
FIG. 2 is an explanatory diagram showing values input to a D / A converter 22.

【図3】図3は10ビットのデータを8ビットのデータ
の和に分解するCPU20の手順を示すフローチャート
である。
FIG. 3 is a flowchart showing a procedure of a CPU 20 for decomposing 10-bit data into a sum of 8-bit data.

【図4】図4は10ビットデータの上位8ビットDhと
下位2ビットDlを示した説明図である。
FIG. 4 is an explanatory diagram showing upper 8 bits Dh and lower 2 bits Dl of 10-bit data.

【図5】図5はパルス幅変調(PWM)によるD/Aコ
ンバータの回路構成を示した回路図である。
FIG. 5 is a circuit diagram showing a circuit configuration of a D / A converter by pulse width modulation (PWM).

【符号の説明】[Explanation of symbols]

20…CPU 22…8ビットD/Aコンバータ 24…積分回路 26…バッファ回路 20 ... CPU 22 ... 8-bit D / A converter 24 ... Integration circuit 26 ... Buffer circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 Mビットデータを2M-N 個のNビットデ
ータの和となるように分解し、該2M-N 個のNビットデ
ータを順次時系列的に出力する処理手段と、 前記処理手段から順次出力されたNビットデータをD/
A変換するNビットD/Aコンバータと、 前記NビットD/Aコンバータから順次出力された電圧
信号を積分平均する積分手段と、 を備えたことを特徴とするD/Aコンバータ。
1. A decomposing the M-bit data so that the sum of 2 MN pieces of N-bit data, and processing means for outputting the 2 MN pieces of N-bit data sequence chronologically sequentially from the processing unit The output N-bit data is D /
A D / A converter comprising: an N-bit D / A converter that performs A conversion; and an integrating unit that integrates and averages the voltage signals sequentially output from the N-bit D / A converter.
JP25216794A 1994-10-18 1994-10-18 Digital/analog converter Pending JPH08116259A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010198437A (en) * 2009-02-26 2010-09-09 Taiheiyo Cement Corp Positioning control unit, positioning control method, and positioning control program

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