JPH08116250A - オフチップドライバ回路 - Google Patents
オフチップドライバ回路Info
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- JPH08116250A JPH08116250A JP7232840A JP23284095A JPH08116250A JP H08116250 A JPH08116250 A JP H08116250A JP 7232840 A JP7232840 A JP 7232840A JP 23284095 A JP23284095 A JP 23284095A JP H08116250 A JPH08116250 A JP H08116250A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 オーバーシュートを制御できるオフチップド
ライバ回路を得ることである。 【解決手段】 オフチップドライバ回路は出力モードで
動作して、それの入力端子ＩＮ，ＩＮ′に供給された信
号を出力端子ＯＵＴへドライブするために動作できる。
オフチップドライバ回路は入力モードでも動作できる。
入力モードでは、信号が外部回路から出力端子を介して
チップにドライブされる。出力モードでは、たとえば外
部回路からの反射の結果として、出力端子がクランプさ
れてオーバーシュート電圧の効果を減少する。
ライバ回路を得ることである。 【解決手段】 オフチップドライバ回路は出力モードで
動作して、それの入力端子ＩＮ，ＩＮ′に供給された信
号を出力端子ＯＵＴへドライブするために動作できる。
オフチップドライバ回路は入力モードでも動作できる。
入力モードでは、信号が外部回路から出力端子を介して
チップにドライブされる。出力モードでは、たとえば外
部回路からの反射の結果として、出力端子がクランプさ
れてオーバーシュート電圧の効果を減少する。
Description
【０００１】
【発明の属する技術分野】本発明はオフチップドライバ
回路に関するものであり、とくにＣＭＯＳ技術で実現さ
れ、オフチップドライバ回路に接続できる外部回路の電
源電圧より低い電源電圧を有するオフチップドライバ回
路に関するものであるが、それのみに関するものではな
い。
回路に関するものであり、とくにＣＭＯＳ技術で実現さ
れ、オフチップドライバ回路に接続できる外部回路の電
源電圧より低い電源電圧を有するオフチップドライバ回
路に関するものであるが、それのみに関するものではな
い。
【０００２】
【従来の技術】既知のオフチップドライバ回路は、前置
ドライバ回路に接続される第１の入力端子と第２の入力
端子とを有する。このオフチップドライバ回路は、出力
モードに構成されて入力端子における信号を出力端子へ
ドライブする。オフチップドライバ回路をこの出力モー
ドで使用するときは、第１の入力端子における信号のレ
ベルは第２の入力端子における信号のレベルと同じであ
る。引上げトランジスタとして動作する第１のｐチャネ
ル電界効果トランジスタと、引き下げトランジスタとし
て動作する第２のｎチャネル電界効果トランジスタと
が、電源電圧Ｖｄｄの点と基準電圧Ｖｓｓの点との間に
直列に配置される。基準電圧の点は通常はアースであ
る。出力端子は引上げトランジスタと引き下げトランジ
スタとの間の点にとられる。この回路は、第１の入力端
子と引上げトランジスタのゲートとの間に配置されるパ
スゲートを含む。引き下げトランジスタのゲートが、第
２の入力端子に接続される。
ドライバ回路に接続される第１の入力端子と第２の入力
端子とを有する。このオフチップドライバ回路は、出力
モードに構成されて入力端子における信号を出力端子へ
ドライブする。オフチップドライバ回路をこの出力モー
ドで使用するときは、第１の入力端子における信号のレ
ベルは第２の入力端子における信号のレベルと同じであ
る。引上げトランジスタとして動作する第１のｐチャネ
ル電界効果トランジスタと、引き下げトランジスタとし
て動作する第２のｎチャネル電界効果トランジスタと
が、電源電圧Ｖｄｄの点と基準電圧Ｖｓｓの点との間に
直列に配置される。基準電圧の点は通常はアースであ
る。出力端子は引上げトランジスタと引き下げトランジ
スタとの間の点にとられる。この回路は、第１の入力端
子と引上げトランジスタのゲートとの間に配置されるパ
スゲートを含む。引き下げトランジスタのゲートが、第
２の入力端子に接続される。
【０００３】オフチップドライバ回路は、入力モードで
も動作できる。入力モードにおいては、信号が外部回路
から出力端子を介してチップにドライブされる。このモ
ードにおいては、入力端子は三状態にされる。ドライバ
回路は、外部回路に存在することがある、より高い電源
電圧に対してドライバ回路を保護する回路を含む。その
ようなドライバ回路が、たとえばＩＢＭ社に譲渡された
米国特許第５，１５１，６１９号明細書に記載されてい
る。その回路を改良したものが、１９９ 年月 日に出
願された本願発明者の未決の米国特許出願明細書に記載
されている。
も動作できる。入力モードにおいては、信号が外部回路
から出力端子を介してチップにドライブされる。このモ
ードにおいては、入力端子は三状態にされる。ドライバ
回路は、外部回路に存在することがある、より高い電源
電圧に対してドライバ回路を保護する回路を含む。その
ようなドライバ回路が、たとえばＩＢＭ社に譲渡された
米国特許第５，１５１，６１９号明細書に記載されてい
る。その回路を改良したものが、１９９ 年月 日に出
願された本願発明者の未決の米国特許出願明細書に記載
されている。
【０００４】出力モードで使用するときは、たとえば外
部回路からの反射の結果として、オーバーシュート電圧
が存在する状況に出力端子をクランプできるようにする
ことが望ましい。
部回路からの反射の結果として、オーバーシュート電圧
が存在する状況に出力端子をクランプできるようにする
ことが望ましい。
【０００５】出力モードにおいて、第１の入力端子が低
く保持されるときに出力端子がオーバーシュートするも
のとすると、より高い電圧が引上げトランジスタのゲー
トに帰還される作用が行われる。引上げトランジスタの
ゲートにおける、より高い電圧によってその引上げトラ
ンジスタは部分的にターンオフされる。したがって、出
力端子におけるインピーダンスが高くなり、そのために
オーバーシュート電圧はより高くなる。不完全な円が形
成され、オーバーシュートが制御されなくなり、出力ト
ランジスタに物理的損傷を与えることがある電圧におそ
らく達する。したがって、オーバーシュートを制御する
ことが望ましい。
く保持されるときに出力端子がオーバーシュートするも
のとすると、より高い電圧が引上げトランジスタのゲー
トに帰還される作用が行われる。引上げトランジスタの
ゲートにおける、より高い電圧によってその引上げトラ
ンジスタは部分的にターンオフされる。したがって、出
力端子におけるインピーダンスが高くなり、そのために
オーバーシュート電圧はより高くなる。不完全な円が形
成され、オーバーシュートが制御されなくなり、出力ト
ランジスタに物理的損傷を与えることがある電圧におそ
らく達する。したがって、オーバーシュートを制御する
ことが望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、この問題を
克服する回路を得ることを目的とする。
克服する回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、少なく
とも１つの入力端子と出力端子とを有するオフチップド
ライバ回路であって、電源電圧と出力端子との間に接続
され、制御端子を有する引上げトランジスタと、第１の
入力端子と基準電圧の点との間に接続された制御可能な
経路およびオーバーシュート信号を受けるために接続さ
れた制御端子を有するクランピング・トランジスタを含
むクランピング回路と、前記出力端子とオーバーシュー
ト検出回路点との間に接続された制御可能な経路を有す
るオーバーシュート検出トランジスタとを含み、前記引
上げトランジスタは、オフチップドライバ回路が出力モ
ードで用いられるときに、前記少なくとも１つの入力端
子に接続される制御端子を有し、前記オーバーシュート
検出回路点は、出力端子においてオーバーシュート電圧
が検出されたときに、前記オーバーシュート信号を前記
クランピング・トランジスタに供給するために配置され
る、オフチップドライバ回路が得られる。
とも１つの入力端子と出力端子とを有するオフチップド
ライバ回路であって、電源電圧と出力端子との間に接続
され、制御端子を有する引上げトランジスタと、第１の
入力端子と基準電圧の点との間に接続された制御可能な
経路およびオーバーシュート信号を受けるために接続さ
れた制御端子を有するクランピング・トランジスタを含
むクランピング回路と、前記出力端子とオーバーシュー
ト検出回路点との間に接続された制御可能な経路を有す
るオーバーシュート検出トランジスタとを含み、前記引
上げトランジスタは、オフチップドライバ回路が出力モ
ードで用いられるときに、前記少なくとも１つの入力端
子に接続される制御端子を有し、前記オーバーシュート
検出回路点は、出力端子においてオーバーシュート電圧
が検出されたときに、前記オーバーシュート信号を前記
クランピング・トランジスタに供給するために配置され
る、オフチップドライバ回路が得られる。
【０００８】この回路においては、出力端子でオーバー
シュートが検出されたときに、クランピング・トランジ
スタは入力端子を基準電圧（すなわち、低い電圧）まで
引き下げ、したがって上記問題を克服する。
シュートが検出されたときに、クランピング・トランジ
スタは入力端子を基準電圧（すなわち、低い電圧）まで
引き下げ、したがって上記問題を克服する。
【０００９】クランピング回路は、前記クランピング・
トランジスタと前記基準電圧の点との間に直列接続され
て、クランピング回路を可能状態にするための制御信号
を受けるようにされたスイッチング・トランジスタをそ
なえることもできる。
トランジスタと前記基準電圧の点との間に直列接続され
て、クランピング回路を可能状態にするための制御信号
を受けるようにされたスイッチング・トランジスタをそ
なえることもできる。
【００１０】オフチップドライバ回路は、前記電源電圧
の点と前記基準電圧の点との間に前記引上げトランジス
タに直列接続された引き下げトランジスタを含むことが
好ましく、出力端子は前記引上げトランジスタと前記引
き下げトランジスタとの間の回路点にあり、前記引き下
げトランジスタの制御端子はオフチップドライバ回路の
第２の入力端子に接続される。
の点と前記基準電圧の点との間に前記引上げトランジス
タに直列接続された引き下げトランジスタを含むことが
好ましく、出力端子は前記引上げトランジスタと前記引
き下げトランジスタとの間の回路点にあり、前記引き下
げトランジスタの制御端子はオフチップドライバ回路の
第２の入力端子に接続される。
【００１１】オフチップドライバ回路は、不能化信号に
応答してクランピング・トランジスタを動作不能にする
ように動作する不能化回路を含むことができる。不能化
回路は、不能化トランジスタとスイッチ素子を含むこと
ができる。
応答してクランピング・トランジスタを動作不能にする
ように動作する不能化回路を含むことができる。不能化
回路は、不能化トランジスタとスイッチ素子を含むこと
ができる。
【００１２】オフチップドライバ回路は、前記少なくと
も１つの入力端子と引上げトランジスタの制御端子との
間に接続されるパスゲートを含むことができる。パスゲ
ートは、第１の導電形の分離トランジスタと、この分離
トランジスタと並列の第２の導電形のトランジスタとを
そなえることができ、前記第２の導電形のトランジスタ
の制御端子が電源電圧に接続される。
も１つの入力端子と引上げトランジスタの制御端子との
間に接続されるパスゲートを含むことができる。パスゲ
ートは、第１の導電形の分離トランジスタと、この分離
トランジスタと並列の第２の導電形のトランジスタとを
そなえることができ、前記第２の導電形のトランジスタ
の制御端子が電源電圧に接続される。
【００１３】オフチップドライバ回路は、制御可能な経
路と制御端子を有する制御トランジスタと、制御端子と
制御可能な経路を有する補助パストランジスタをそな
え、前記制御トランジスタの前記制御可能な経路は引上
げトランジスタの制御端子と出力端子との間に接続さ
れ、前記補助パストランジスタの前記制御可能な経路は
基準端子と引上げトランジスタの制御端子との間に接続
される。その場合は、前記オーバーシュート検出トラン
ジスタは補助制御トランジスタとして動作して、制御ト
ランジスタおよび補助パストランジスタと協働して引き
下げトランジスタを過大なゲート・ソース電圧から保護
できる。これは、１９９ 年 月 日に出願された本願
発明者の未決の米国特許出願明細書に一層詳しく記載さ
れている。
路と制御端子を有する制御トランジスタと、制御端子と
制御可能な経路を有する補助パストランジスタをそな
え、前記制御トランジスタの前記制御可能な経路は引上
げトランジスタの制御端子と出力端子との間に接続さ
れ、前記補助パストランジスタの前記制御可能な経路は
基準端子と引上げトランジスタの制御端子との間に接続
される。その場合は、前記オーバーシュート検出トラン
ジスタは補助制御トランジスタとして動作して、制御ト
ランジスタおよび補助パストランジスタと協働して引き
下げトランジスタを過大なゲート・ソース電圧から保護
できる。これは、１９９ 年 月 日に出願された本願
発明者の未決の米国特許出願明細書に一層詳しく記載さ
れている。
【００１４】
【発明の実施形態】以下、図面を参照して本発明を詳し
く説明する。
く説明する。
【００１５】図１は、オフチップドライバ回路の回路図
である。このオフチップドライバ回路は、第１の入力端
子ＩＮと第２の入力端子ＩＮ′を有する。それらの入力
端子は前置ドライバ回路（図示せず）に接続される。こ
のオフチップドライバ回路は出力モードに構成されて、
入力端子における信号を出力端子ＯＵＴにドライブす
る。このオフチップドライバ回路をこのモードで使用す
るときは、第１の入力端子ＩＮにおける信号は、第２の
入力端子ＩＮ′における信号のレベルと同じレベルを持
つ。引上げトランジスタとして機能する第１のｐチャネ
ル電界効果トランジスタ２と、引き下げトランジスタと
して機能する第１のｎチャネル電界効果トランジスタ４
が、電源電圧Ｖｄｄの点と基準電圧Ｖｓｓの点との間に
直列に配置される。基準電圧は、通常はアースである。
出力端子ＯＵＴは、引上げトランジスタ２と引き下げト
ランジスタ４との間の点にとられる。ｎチャネル・トラ
ンジスタ８によってパスゲート６が形成される。そのｎ
チャネル・トランジスタ８のゲートが電源電圧Ｖｄｄを
受けるために接続され、それのドレイン／ソース経路が
入力端子ＩＮと引上げトランジスタ２のゲートとの間に
接続される。ｎチャネル・トランジスタ８は、ｐチャネ
ル・トランジスタ１０と協働して動作する。トランジス
タ１０のドレイン／ソース経路は、ｎチャネル・トラン
ジスタ８のドレイン／ソース経路に並列に接続され、ト
ランジスタ１０のゲートが出力端子ＯＵＴに接続され
る。引き下げトランジスタ４のゲートは、第２の入力端
子ＩＮ′に接続される。
である。このオフチップドライバ回路は、第１の入力端
子ＩＮと第２の入力端子ＩＮ′を有する。それらの入力
端子は前置ドライバ回路（図示せず）に接続される。こ
のオフチップドライバ回路は出力モードに構成されて、
入力端子における信号を出力端子ＯＵＴにドライブす
る。このオフチップドライバ回路をこのモードで使用す
るときは、第１の入力端子ＩＮにおける信号は、第２の
入力端子ＩＮ′における信号のレベルと同じレベルを持
つ。引上げトランジスタとして機能する第１のｐチャネ
ル電界効果トランジスタ２と、引き下げトランジスタと
して機能する第１のｎチャネル電界効果トランジスタ４
が、電源電圧Ｖｄｄの点と基準電圧Ｖｓｓの点との間に
直列に配置される。基準電圧は、通常はアースである。
出力端子ＯＵＴは、引上げトランジスタ２と引き下げト
ランジスタ４との間の点にとられる。ｎチャネル・トラ
ンジスタ８によってパスゲート６が形成される。そのｎ
チャネル・トランジスタ８のゲートが電源電圧Ｖｄｄを
受けるために接続され、それのドレイン／ソース経路が
入力端子ＩＮと引上げトランジスタ２のゲートとの間に
接続される。ｎチャネル・トランジスタ８は、ｐチャネ
ル・トランジスタ１０と協働して動作する。トランジス
タ１０のドレイン／ソース経路は、ｎチャネル・トラン
ジスタ８のドレイン／ソース経路に並列に接続され、ト
ランジスタ１０のゲートが出力端子ＯＵＴに接続され
る。引き下げトランジスタ４のゲートは、第２の入力端
子ＩＮ′に接続される。
【００１６】このオフチップドライバ回路は、制御トラ
ンジスタ１２を有する。この制御トランジスタのゲート
が制御電位Ｖｒｅｆの点に接続され、そのトランジスタ
のドレイン／ソース経路がパスゲートｐチャネル・トラ
ンジスタ１０と出力端子ＯＵＴとの間に直列に接続され
る。パスゲートｐチャネル・トランジスタ１０と制御ト
ランジスタ１２とは、共通のｎ井戸１６の内部に形成さ
れる。別のｐチャネル・トランジスタ１４がｎ井戸バイ
アス・トランジスタとして動作するために接続され、か
つ電源電圧Ｖｄｄの点とｎ井戸１６との間に接続され
る。トランジスタ１６のゲートは出力端子ＯＵＴに接続
される。
ンジスタ１２を有する。この制御トランジスタのゲート
が制御電位Ｖｒｅｆの点に接続され、そのトランジスタ
のドレイン／ソース経路がパスゲートｐチャネル・トラ
ンジスタ１０と出力端子ＯＵＴとの間に直列に接続され
る。パスゲートｐチャネル・トランジスタ１０と制御ト
ランジスタ１２とは、共通のｎ井戸１６の内部に形成さ
れる。別のｐチャネル・トランジスタ１４がｎ井戸バイ
アス・トランジスタとして動作するために接続され、か
つ電源電圧Ｖｄｄの点とｎ井戸１６との間に接続され
る。トランジスタ１６のゲートは出力端子ＯＵＴに接続
される。
【００１７】オフチップドライバ回路の出力端子ＯＵＴ
は、外部回路１８に選択的に接続可能である。その外部
回路は独立した電源電圧Ｖｃｃを有する。入力信号線Ｉ
ＳＬに接続されている出力端子ＯＵＴを介してチップに
信号を供給するために、外部回路１８をオフチップドラ
イバ回路の入力モードで使用する。
は、外部回路１８に選択的に接続可能である。その外部
回路は独立した電源電圧Ｖｃｃを有する。入力信号線Ｉ
ＳＬに接続されている出力端子ＯＵＴを介してチップに
信号を供給するために、外部回路１８をオフチップドラ
イバ回路の入力モードで使用する。
【００１８】オフチップドライバ回路のための電源電圧
は、典型的には約３．３Ｖ±０．３Ｖである。しかし、
外部回路はより高い電圧、たとえば、約５Ｖの通常のＣ
ＭＯＳレベル、で動作できる。オフチップドライバ回路
として使用されるときは、この回路は出力端子を０Ｖ
（論理０に対して）または３．３Ｖ±０．３Ｖ（論理１
に対して）にドライブできなければならない。しかし、
オフチップドライバ回路として使用されないときは、こ
の回路は、外部回路１８から出力端子ＯＵＴに供給でき
る０〜５Ｖの範囲の電圧を許容できる必要がある。オフ
チップドライバ回路は、外部回路１８における異常状態
すなわち過渡状態も許容できなければならない。そのよ
うな異常状態では出力端子ＯＵＴに加えられる、約７Ｖ
の高い電圧をとることがある。
は、典型的には約３．３Ｖ±０．３Ｖである。しかし、
外部回路はより高い電圧、たとえば、約５Ｖの通常のＣ
ＭＯＳレベル、で動作できる。オフチップドライバ回路
として使用されるときは、この回路は出力端子を０Ｖ
（論理０に対して）または３．３Ｖ±０．３Ｖ（論理１
に対して）にドライブできなければならない。しかし、
オフチップドライバ回路として使用されないときは、こ
の回路は、外部回路１８から出力端子ＯＵＴに供給でき
る０〜５Ｖの範囲の電圧を許容できる必要がある。オフ
チップドライバ回路は、外部回路１８における異常状態
すなわち過渡状態も許容できなければならない。そのよ
うな異常状態では出力端子ＯＵＴに加えられる、約７Ｖ
の高い電圧をとることがある。
【００１９】図示の回路は、補助ｐチャネル・パストラ
ンジスタ２０と、補助制御ｐチャネル・トランジスタ２
２とを含む。補助パストランジスタ２０と補助制御トラ
ンジスタ２２とは、ｐチャネル・トランジスタ１０，１
２と同様に、トランジスタ１４によってバイアスされる
共通のｎ井戸１６の内部に形成される。補助制御トラン
ジスタ２０のソース／ドレイン経路は基準端子３２と引
上げトランジスタ２のゲートとの間に接続され、トラン
ジスタ２０のゲートは引き下げトランジスタ２４に接続
される。図示の実施例においては、基準端子３２はデー
タ入力端子ＩＮに直結される。補助パストランジスタ２
０のゲートは、補助制御トランジスタ２２を介して出力
端子ＯＵＴへも接続される。補助制御トランジスタ２２
のゲートは、制御電圧Ｖｒｅｆへも接続される。その制
御電圧は、制御トランジスタ１２のゲートに加えられる
電圧と同じである。好適な実施例においては、電圧Ｖｒ
ｅｆは電源電圧Ｖｄｄ（３．３Ｖ±０．３Ｖ）と同じで
ある。
ンジスタ２０と、補助制御ｐチャネル・トランジスタ２
２とを含む。補助パストランジスタ２０と補助制御トラ
ンジスタ２２とは、ｐチャネル・トランジスタ１０，１
２と同様に、トランジスタ１４によってバイアスされる
共通のｎ井戸１６の内部に形成される。補助制御トラン
ジスタ２０のソース／ドレイン経路は基準端子３２と引
上げトランジスタ２のゲートとの間に接続され、トラン
ジスタ２０のゲートは引き下げトランジスタ２４に接続
される。図示の実施例においては、基準端子３２はデー
タ入力端子ＩＮに直結される。補助パストランジスタ２
０のゲートは、補助制御トランジスタ２２を介して出力
端子ＯＵＴへも接続される。補助制御トランジスタ２２
のゲートは、制御電圧Ｖｒｅｆへも接続される。その制
御電圧は、制御トランジスタ１２のゲートに加えられる
電圧と同じである。好適な実施例においては、電圧Ｖｒ
ｅｆは電源電圧Ｖｄｄ（３．３Ｖ±０．３Ｖ）と同じで
ある。
【００２０】図示の実施例においては、引き下げ装置２
４は、補助パストランジスタ２０のゲートと、アース電
位などの基準電圧Ｖｓｓの点との間に直列接続されてい
る２つのｎチャネル・トランジスタ２６、２８で形成さ
れる。ｎチャネル・トランジスタ２６のゲートは電源電
圧Ｖｄｄの点に接続され、トランジスタ２８のゲート
は、そのトランジスタ２８をオン状態に維持するレベル
の電圧Ｖｎ、たとえば１〜１．５Ｖ、に接続される。
４は、補助パストランジスタ２０のゲートと、アース電
位などの基準電圧Ｖｓｓの点との間に直列接続されてい
る２つのｎチャネル・トランジスタ２６、２８で形成さ
れる。ｎチャネル・トランジスタ２６のゲートは電源電
圧Ｖｄｄの点に接続され、トランジスタ２８のゲート
は、そのトランジスタ２８をオン状態に維持するレベル
の電圧Ｖｎ、たとえば１〜１．５Ｖ、に接続される。
【００２１】図示の回路は、引上げｐチャネル・トラン
ジスタ２と引き下げｎチャネル・トランジスタ４との間
に直列のｎチャネル・トランジスタ３０をさらに含む。
ｎチャネル・トランジスタ３０のゲートは、電源電圧Ｖ
ｄｄの点に接続される。このトランジスタは、たとえ
ば、アイイーイーイー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ（IEEE Journal of Solid-State
Circuits）１９８８年１０月号、２３巻５号、１１０〜
１１０２ページ所載のウォン（Ｗｏｎｇ）他の論文に記
述されているように、引き下げｎチャネル・トランジス
タ４における電圧の振れを制限するために動作するだけ
である。
ジスタ２と引き下げｎチャネル・トランジスタ４との間
に直列のｎチャネル・トランジスタ３０をさらに含む。
ｎチャネル・トランジスタ３０のゲートは、電源電圧Ｖ
ｄｄの点に接続される。このトランジスタは、たとえ
ば、アイイーイーイー・ジャーナル・オブ・ソリッド・
ステート・サーキッツ（IEEE Journal of Solid-State
Circuits）１９８８年１０月号、２３巻５号、１１０〜
１１０２ページ所載のウォン（Ｗｏｎｇ）他の論文に記
述されているように、引き下げｎチャネル・トランジス
タ４における電圧の振れを制限するために動作するだけ
である。
【００２２】補助パストランジスタ２０と補助制御トラ
ンジスタ２２は、共に比較的小容量の装置である。それ
らのトランジスタの機能について以下に説明する。
ンジスタ２２は、共に比較的小容量の装置である。それ
らのトランジスタの機能について以下に説明する。
【００２３】まず、出力端子ＯＵＴに加えられる電圧が
５Ｖから０Ｖへ切り替わる状況について考えることにす
る。５Ｖにおいては、制御トランジスタ１２はターンオ
ンされ、それにより５Ｖを引上げｐチャネル・トランジ
スタ２のゲートに加えて、そのトランジスタをオフ状態
に強く保持する。さらに、パスゲート・トランジスタ１
０はオフ状態に保持されて、入力端子を高電圧から分離
する。この状態においては、補助制御トランジスタ２２
もオン状態であって、補助パストランジスタ２０をオフ
にする。出力端子における電圧が低くなるにつれて、上
記のように、電圧は制御トランジスタ１２をオン状態に
もはや保持しない点に達する。制御トランジスタ１２が
ターンオフすると、補助制御トランジスタ２２もターン
オフする。その理由は補助制御トランジスタ２２は制御
トランジスタ１２が曝される条件と同じ条件に曝される
からである。補助制御トランジスタ２２がターンオフす
ると、そのトランジスタは補助パストランジスタ２０を
ターンオンさせる。引き下げ装置２４は、補助パストラ
ンジスタ２０のゲートを低く保持する。これによって、
ｐチャネル引上げトランジスタ２のゲートにおける電圧
を第１の入力端子に放電させる放電路が構成されて、ｐ
チャネル引上げトランジスタ２のゲートにおける電圧
を、入力端子における電圧にほぼ等しい値、すなわち
３．３Ｖ±０．３Ｖ、まで降下させる。この時間中は、
ｐチャネル・パスゲート・トランジスタ１０は依然とし
てオフであることに注目されたい。
５Ｖから０Ｖへ切り替わる状況について考えることにす
る。５Ｖにおいては、制御トランジスタ１２はターンオ
ンされ、それにより５Ｖを引上げｐチャネル・トランジ
スタ２のゲートに加えて、そのトランジスタをオフ状態
に強く保持する。さらに、パスゲート・トランジスタ１
０はオフ状態に保持されて、入力端子を高電圧から分離
する。この状態においては、補助制御トランジスタ２２
もオン状態であって、補助パストランジスタ２０をオフ
にする。出力端子における電圧が低くなるにつれて、上
記のように、電圧は制御トランジスタ１２をオン状態に
もはや保持しない点に達する。制御トランジスタ１２が
ターンオフすると、補助制御トランジスタ２２もターン
オフする。その理由は補助制御トランジスタ２２は制御
トランジスタ１２が曝される条件と同じ条件に曝される
からである。補助制御トランジスタ２２がターンオフす
ると、そのトランジスタは補助パストランジスタ２０を
ターンオンさせる。引き下げ装置２４は、補助パストラ
ンジスタ２０のゲートを低く保持する。これによって、
ｐチャネル引上げトランジスタ２のゲートにおける電圧
を第１の入力端子に放電させる放電路が構成されて、ｐ
チャネル引上げトランジスタ２のゲートにおける電圧
を、入力端子における電圧にほぼ等しい値、すなわち
３．３Ｖ±０．３Ｖ、まで降下させる。この時間中は、
ｐチャネル・パスゲート・トランジスタ１０は依然とし
てオフであることに注目されたい。
【００２４】この回路は、制御電圧Ｖｒｅｆのしきい値
電圧内の、いわゆる中間電圧でも動作する。ここで、た
とえば３．３Ｖのすぐ上またはすぐ下のような電圧につ
いて考えることにする。この電圧が出力端子ＯＵＴに加
えられると、制御トランジスタ１２はターンオンされな
い。したがって、補助制御トランジスタ２２もターンオ
ンされない。そのために、補助パストランジスタ２０は
ターンオンされて、第１の入力端子からｐチャネル・ト
ランジスタ２までの経路を形成して、そのトランジスタ
が３．３Ｖ±０．３Ｖ一杯を引上げｐチャネル・トラン
ジスタ２のゲートまで多少とも通せるようにして、その
トランジスタ２を確実にターンオフする。この回路を使
用している間でも少量の漏れ電流が依然として存在する
ことがあるが、これは約２０〜３０μＡの仕様レベルよ
り十分小さく維持されることが分かるであろう。
電圧内の、いわゆる中間電圧でも動作する。ここで、た
とえば３．３Ｖのすぐ上またはすぐ下のような電圧につ
いて考えることにする。この電圧が出力端子ＯＵＴに加
えられると、制御トランジスタ１２はターンオンされな
い。したがって、補助制御トランジスタ２２もターンオ
ンされない。そのために、補助パストランジスタ２０は
ターンオンされて、第１の入力端子からｐチャネル・ト
ランジスタ２までの経路を形成して、そのトランジスタ
が３．３Ｖ±０．３Ｖ一杯を引上げｐチャネル・トラン
ジスタ２のゲートまで多少とも通せるようにして、その
トランジスタ２を確実にターンオフする。この回路を使
用している間でも少量の漏れ電流が依然として存在する
ことがあるが、これは約２０〜３０μＡの仕様レベルよ
り十分小さく維持されることが分かるであろう。
【００２５】引き下げ装置２４を、直列接続された２つ
のｎチャネル・トランジスタ２６、２８によって構成す
るものとして示したが、その代わりに１つのｎチャネル
・トランジスタを使用できること、または適当な引き下
げ装置により実現することも明らかであろう。直列の２
つのｎチャネル・トランジスタを設けると個々のトラン
ジスタの端子間の電圧の振れが制限され、したがってそ
れらのトランジスタが保護されることになる。補助制御
トランジスタ２２がオフ状態のときは、引き下げ装置２
４は補助パストランジスタ２０のゲートを低く保持する
ことが容易に分かるであろう。
のｎチャネル・トランジスタ２６、２８によって構成す
るものとして示したが、その代わりに１つのｎチャネル
・トランジスタを使用できること、または適当な引き下
げ装置により実現することも明らかであろう。直列の２
つのｎチャネル・トランジスタを設けると個々のトラン
ジスタの端子間の電圧の振れが制限され、したがってそ
れらのトランジスタが保護されることになる。補助制御
トランジスタ２２がオフ状態のときは、引き下げ装置２
４は補助パストランジスタ２０のゲートを低く保持する
ことが容易に分かるであろう。
【００２６】第１の入力端子と引上げトランジスタ２の
ゲートとの間に、補助パストランジスタ２０のソース／
ドレイン・チャネルがパスゲートｐチャネル・トランジ
スタ１０のソース／ドレイン・チャネルに並列に接続さ
れた状態で示されている。しかし、上の説明から、その
代わりに補助パストランジスタ２０の基準端子３２をＶ
ｄｄ程度の電位源に接続して、このオフチップドライバ
回路が動作不能にされたとき、および上記のように三状
態モードにあるときに、保護要求を満たすことができる
ことが容易に分かるであろう。しかし、この回路は従来
のオフチップドライバモードでも機能しなければならな
い。そのオフチップドライバモードでは、入力信号が前
置ドライバ回路から第１の入力端子と第２の入力端子に
加えられる。このモードでは、回路は次のように動作す
る。第１の入力端子ＩＮと第２の入力端子ＩＮ′におけ
る入力信号が論理０（０Ｖ）であると、ｎチャネル・パ
ストランジスタ８は０Ｖをｐチャネル・トランジスタ２
のゲートに供給して、そのトランジスタをターンオンす
る。したがって、出力端子ＯＵＴは電源電圧Ｖｄｄまで
引き上げられる。
ゲートとの間に、補助パストランジスタ２０のソース／
ドレイン・チャネルがパスゲートｐチャネル・トランジ
スタ１０のソース／ドレイン・チャネルに並列に接続さ
れた状態で示されている。しかし、上の説明から、その
代わりに補助パストランジスタ２０の基準端子３２をＶ
ｄｄ程度の電位源に接続して、このオフチップドライバ
回路が動作不能にされたとき、および上記のように三状
態モードにあるときに、保護要求を満たすことができる
ことが容易に分かるであろう。しかし、この回路は従来
のオフチップドライバモードでも機能しなければならな
い。そのオフチップドライバモードでは、入力信号が前
置ドライバ回路から第１の入力端子と第２の入力端子に
加えられる。このモードでは、回路は次のように動作す
る。第１の入力端子ＩＮと第２の入力端子ＩＮ′におけ
る入力信号が論理０（０Ｖ）であると、ｎチャネル・パ
ストランジスタ８は０Ｖをｐチャネル・トランジスタ２
のゲートに供給して、そのトランジスタをターンオンす
る。したがって、出力端子ＯＵＴは電源電圧Ｖｄｄまで
引き上げられる。
【００２７】第１の場合（論理１が入力されている）に
は、補助パストランジスタ２０がオンであるから、パス
ゲート・トランジスタ１０と並列に動作する。もっと
も、それは十分に冗長である。この状況では、端子３２
における電圧が第１の入力端子ＩＮにおける電圧と同じ
論理値であることがもちろん重要である。第２の状況
（第１の入力端子に論理０が入力されている）では、電
源電圧Ｖｄｄが制御トランジスタ２２をターンオンする
ために適切な量だけ制御電圧Ｖｒｅｆを超えないため
に、制御トランジスタ２２は依然としてオフである。し
たがって、補助パストランジスタ２０はオンになってい
る。しかし、この状況においては、補助パストランジス
タ２０はｎチャネル・トランジスタ８と共に動作して、
０Ｖを引上げトランジスタ２のゲートに供給しなければ
ならない。したがって、この状況においては基準端子３
２は０Ｖに論理的に等しいレベルに接続する必要があ
る。それらの論理要求は、端子３２を第１の入力端子Ｉ
Ｎに接続することによって、理想的に満たされる。しか
し、補助パストランジスタ２０の端子３２を、第１の入
力端子ＩＮに結合されている論理回路に接続することに
よって本発明を実施して、それらの論理要求を満たすこ
とがそれでも分かるであろう。
は、補助パストランジスタ２０がオンであるから、パス
ゲート・トランジスタ１０と並列に動作する。もっと
も、それは十分に冗長である。この状況では、端子３２
における電圧が第１の入力端子ＩＮにおける電圧と同じ
論理値であることがもちろん重要である。第２の状況
（第１の入力端子に論理０が入力されている）では、電
源電圧Ｖｄｄが制御トランジスタ２２をターンオンする
ために適切な量だけ制御電圧Ｖｒｅｆを超えないため
に、制御トランジスタ２２は依然としてオフである。し
たがって、補助パストランジスタ２０はオンになってい
る。しかし、この状況においては、補助パストランジス
タ２０はｎチャネル・トランジスタ８と共に動作して、
０Ｖを引上げトランジスタ２のゲートに供給しなければ
ならない。したがって、この状況においては基準端子３
２は０Ｖに論理的に等しいレベルに接続する必要があ
る。それらの論理要求は、端子３２を第１の入力端子Ｉ
Ｎに接続することによって、理想的に満たされる。しか
し、補助パストランジスタ２０の端子３２を、第１の入
力端子ＩＮに結合されている論理回路に接続することに
よって本発明を実施して、それらの論理要求を満たすこ
とがそれでも分かるであろう。
【００２８】この回路は、第１の入力端子ＩＮと制御電
圧Ｖｒｅｆとの間に直列接続されて、クランピング回路
を構成する、ｎチャネル・クランピング・トランジスタ
５０と、スイッチング・トランジスタ５２も有する。ク
ランピング・トランジスタ５０のゲートが回路点５８に
接続される。その回路点は、引き下げ装置２４の２つの
ｎチャネル・トランジスタ２６、２８の接続点である。
スイッチング・トランジスタ５２のゲートは、線５３上
の制御信号ＣＯＮＴＲＯＬを受けるために接続される。
補助制御トランジスタ２２はオーバーシュート検出装置
としても機能して、上記のようにオーバーシュート検出
回路点５９における電圧を変更する。
圧Ｖｒｅｆとの間に直列接続されて、クランピング回路
を構成する、ｎチャネル・クランピング・トランジスタ
５０と、スイッチング・トランジスタ５２も有する。ク
ランピング・トランジスタ５０のゲートが回路点５８に
接続される。その回路点は、引き下げ装置２４の２つの
ｎチャネル・トランジスタ２６、２８の接続点である。
スイッチング・トランジスタ５２のゲートは、線５３上
の制御信号ＣＯＮＴＲＯＬを受けるために接続される。
補助制御トランジスタ２２はオーバーシュート検出装置
としても機能して、上記のようにオーバーシュート検出
回路点５９における電圧を変更する。
【００２９】回路点５２と基準電圧Ｖｓｓの点との間
に、２つの別のｎチャネル・トランジスタが直列接続さ
れる。それらのｎチャネル・トランジスタのうちの第１
のトランジスタ６２のゲートが第２の入力端子ＩＮ′に
接続され、それらのｎチャネル・トランジスタのうちの
第２のトランジスタ６４のゲートが線６５上の可能化信
号ＥＮＡＢＬＥに接続される。
に、２つの別のｎチャネル・トランジスタが直列接続さ
れる。それらのｎチャネル・トランジスタのうちの第１
のトランジスタ６２のゲートが第２の入力端子ＩＮ′に
接続され、それらのｎチャネル・トランジスタのうちの
第２のトランジスタ６４のゲートが線６５上の可能化信
号ＥＮＡＢＬＥに接続される。
【００３０】入力モードにおいては、線６５上の可能化
信号は低く、第１の入力端子ＩＮが高いと、第２の入力
端子ＩＮ′が低いように、第１の入力端子と第２の入力
端子が三状態にされる。線５３上の制御信号は低い。
信号は低く、第１の入力端子ＩＮが高いと、第２の入力
端子ＩＮ′が低いように、第１の入力端子と第２の入力
端子が三状態にされる。線５３上の制御信号は低い。
【００３１】この回路が出力モードにあるときは可能化
信号は高い。制御信号は、１が出力されているときだけ
高く、他の全てのときは低い。
信号は高い。制御信号は、１が出力されているときだけ
高く、他の全てのときは低い。
【００３２】本発明は出力モードにおけるオフチップド
ライバ回路に主として関するものである。
ライバ回路に主として関するものである。
【００３３】出力モードを選択するために、線５３上の
制御信号ＣＯＮＴＲＯＬが「１」に対して高くセットさ
れ、「０」に対して低くセットされ、線６５上の可能化
信号ＥＮＡＢＬＥは高くセットされる。出力端子ＯＵＴ
上の高いレベルをドライブするために、第１の入力端子
ＩＮと第２の入力端子ＩＮ′とが低くセットされる。そ
うすると引き下げトランジスタ４がターンオフされ、引
上げトランジスタ２がターンオンされることになる。そ
のために、引上げトランジスタ２は出力端子ＯＵＴをＶ
ｄｄまで引上げる。出力端子が外部回路１８などの誘導
負荷に接続されると、出力端子ＯＵＴにおける電圧レベ
ルがオーバーシュートすることが有り得る危険が存在す
る。この状態は、オーバーシュート検出トランジスタ２
２によって検出される。出力端子ＯＵＴにおける電圧レ
ベルが制御電圧Ｖｒｅｆを検出トランジスタ２２のしき
い値電圧Ｖｔｐより大きい値だけ超えると、ｐチャネル
・トランジスタがターンオンして検出回路点５９のレベ
ルが高くなれるようにする。トランジスタ２６はオンに
なり、したがって回路点５８を引き上げる。そのために
クランピング・トランジスタ５０がターンオンされる。
線１３における制御信号が高いために、トランジスタ５
２は既にターンオンされている。したがって、入力端子
ＩＮにおける電圧は低く保持され、したがって引上げト
ランジスタ２がオン状態を維持して出力端子ＯＵＴにお
けるレベルをＶｄｄに固定する。出力端子ＯＵＴにおけ
る電圧レベルが一度Ｖｄｄになると、検出トランジスタ
２２はターンオフし、回路点５８は引き下げられて、ト
ランジスタ５０はターンオフする。
制御信号ＣＯＮＴＲＯＬが「１」に対して高くセットさ
れ、「０」に対して低くセットされ、線６５上の可能化
信号ＥＮＡＢＬＥは高くセットされる。出力端子ＯＵＴ
上の高いレベルをドライブするために、第１の入力端子
ＩＮと第２の入力端子ＩＮ′とが低くセットされる。そ
うすると引き下げトランジスタ４がターンオフされ、引
上げトランジスタ２がターンオンされることになる。そ
のために、引上げトランジスタ２は出力端子ＯＵＴをＶ
ｄｄまで引上げる。出力端子が外部回路１８などの誘導
負荷に接続されると、出力端子ＯＵＴにおける電圧レベ
ルがオーバーシュートすることが有り得る危険が存在す
る。この状態は、オーバーシュート検出トランジスタ２
２によって検出される。出力端子ＯＵＴにおける電圧レ
ベルが制御電圧Ｖｒｅｆを検出トランジスタ２２のしき
い値電圧Ｖｔｐより大きい値だけ超えると、ｐチャネル
・トランジスタがターンオンして検出回路点５９のレベ
ルが高くなれるようにする。トランジスタ２６はオンに
なり、したがって回路点５８を引き上げる。そのために
クランピング・トランジスタ５０がターンオンされる。
線１３における制御信号が高いために、トランジスタ５
２は既にターンオンされている。したがって、入力端子
ＩＮにおける電圧は低く保持され、したがって引上げト
ランジスタ２がオン状態を維持して出力端子ＯＵＴにお
けるレベルをＶｄｄに固定する。出力端子ＯＵＴにおけ
る電圧レベルが一度Ｖｄｄになると、検出トランジスタ
２２はターンオフし、回路点５８は引き下げられて、ト
ランジスタ５０はターンオフする。
【００３４】過電圧状態が存在すると、トランジスタ５
２，５０，８は全て動作して引上げトランジスタ２のゲ
ートを低く保持する。しかし、トランジスタ１２も導通
する。トランジスタ１２を流れる電流がトランジスタ
８，５０，５２を通ってアースへ流れ、引上げトランジ
スタ２のゲート電圧が大幅に上昇できないように、４つ
のトランジスタ全ての相対的な寸法を選択すべきであ
る。
２，５０，８は全て動作して引上げトランジスタ２のゲ
ートを低く保持する。しかし、トランジスタ１２も導通
する。トランジスタ１２を流れる電流がトランジスタ
８，５０，５２を通ってアースへ流れ、引上げトランジ
スタ２のゲート電圧が大幅に上昇できないように、４つ
のトランジスタ全ての相対的な寸法を選択すべきであ
る。
【００３５】出力端子ＯＵＴにおける低レベル信号をド
ライブするために、高レベル信号を第１の入力端子ＩＮ
と第２の入力端子ＩＮ′に置くべきである。したがっ
て、引上げトランジスタ２はオフになり、引き下げトラ
ンジスタ４はオンになる。この状態ではオーバーシュー
ト問題は存在しない。
ライブするために、高レベル信号を第１の入力端子ＩＮ
と第２の入力端子ＩＮ′に置くべきである。したがっ
て、引上げトランジスタ２はオフになり、引き下げトラ
ンジスタ４はオンになる。この状態ではオーバーシュー
ト問題は存在しない。
【００３６】出力モードから入力モードへ変更すること
が望ましいときは、線６５における可能化信号が低くセ
ットされる。入力モードに入る前は、第２の入力端子Ｉ
Ｎ′におけるレベルは高く、そうするとトランジスタ６
２と６４はオンになり、回路点５８とトランジスタ５０
のゲートを引き下げる。これは、入力モードに入る前に
トランジスタ５０が迅速にターンオフされることを意味
する。
が望ましいときは、線６５における可能化信号が低くセ
ットされる。入力モードに入る前は、第２の入力端子Ｉ
Ｎ′におけるレベルは高く、そうするとトランジスタ６
２と６４はオンになり、回路点５８とトランジスタ５０
のゲートを引き下げる。これは、入力モードに入る前に
トランジスタ５０が迅速にターンオフされることを意味
する。
【００３７】この回路が１を入力し、それから０をドラ
イブして出力するために切り替わると、信号ＯＵＴが高
い電圧からスタートする。第１の入力端子ＩＮと第２の
入力端子ＩＮ′は高くセットされ、線６５におけるＥＮ
ＡＢＬＥ信号が高く、線５３におけるＣＯＮＴＲＯＬ信
号は低い。したがって、トランジスタ５２がオフになっ
ているから、クランピング回路は不能状態にされる。ト
ランジスタ６２と６４はオンになっているために回路点
５８と５９は引き下げられて、トランジスタ２０を完全
にオンにして、良い論理レベルを引上げトランジスタ２
のゲートに供給できるようにし、出力遷移中はそのトラ
ンジスタをオフ状態に保持する。引き下げトランジスタ
４はオンになっているから、出力信号ＯＵＴは装置３０
を介して引き下げられる。出力モードから入力モードへ
変化すると、ＥＮＡＢＬＥ信号は低くなり、制御信号は
低い。したがって、トランジスタ５０はオフ状態で、ク
ランプ構造を不能にする。
イブして出力するために切り替わると、信号ＯＵＴが高
い電圧からスタートする。第１の入力端子ＩＮと第２の
入力端子ＩＮ′は高くセットされ、線６５におけるＥＮ
ＡＢＬＥ信号が高く、線５３におけるＣＯＮＴＲＯＬ信
号は低い。したがって、トランジスタ５２がオフになっ
ているから、クランピング回路は不能状態にされる。ト
ランジスタ６２と６４はオンになっているために回路点
５８と５９は引き下げられて、トランジスタ２０を完全
にオンにして、良い論理レベルを引上げトランジスタ２
のゲートに供給できるようにし、出力遷移中はそのトラ
ンジスタをオフ状態に保持する。引き下げトランジスタ
４はオンになっているから、出力信号ＯＵＴは装置３０
を介して引き下げられる。出力モードから入力モードへ
変化すると、ＥＮＡＢＬＥ信号は低くなり、制御信号は
低い。したがって、トランジスタ５０はオフ状態で、ク
ランプ構造を不能にする。
【００３８】オーバーシュート検出トランジスタ２は、
ｐチャネル引上げトランジスタ２を保護するために補助
制御トランジスタの機能をも実行する。しかし、それら
の機能は分割でき、その場合各機能ごとに別々のトラン
ジスタが設けられることが明らかであろう。さらに、オ
ーバーシュート引き下げトランジスタ５０をドライブす
るための回路点５８を、引き下げ装置２４内の引き下げ
トランジスタ２６と２８との間にとると便利である。ま
た、別個のトランジスタ装置を設けることができること
も明らかであろう。しかし、本発明はそれらの機能を組
合わせてチップの面積を節約するものであることが容易
に分かるであろう。
ｐチャネル引上げトランジスタ２を保護するために補助
制御トランジスタの機能をも実行する。しかし、それら
の機能は分割でき、その場合各機能ごとに別々のトラン
ジスタが設けられることが明らかであろう。さらに、オ
ーバーシュート引き下げトランジスタ５０をドライブす
るための回路点５８を、引き下げ装置２４内の引き下げ
トランジスタ２６と２８との間にとると便利である。ま
た、別個のトランジスタ装置を設けることができること
も明らかであろう。しかし、本発明はそれらの機能を組
合わせてチップの面積を節約するものであることが容易
に分かるであろう。
【図１】オフチップドライバ回路の回路図。
ＩＮ，ＩＮ′ 入力端子 ＯＵＴ 出力端子 ２ 引上げトランジスタ ４ 引き下げトランジスタ ６ パスゲート ８ パスゲート・トランジスタ １０ パスゲートｐチャネル・トランジスタ １２ 制御トランジスタ １４ ｐチャネル・トランジスタ １６ ｎ井戸 ２０ 補助ｐチャネル・パストランジスタ ２２ 補助制御ｐチャネル・トランジスタ ２４ 引き下げ装置 ３０ 基準端子 ５０ ｎチャネル・クランピング・トランジスタ ５２ スイッチング・トランジスタ ５９ オーバーシュート検出回路点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーティス、ディッキー アメリカ合衆国コロラド州、コロラド、ス プリングス、アウトルック、ドライブ、 3095
Claims (11)
- 【請求項１】少なくとも１つの入力端子と出力端子とを
有するオフチップドライバ回路であって、 電源電圧の点と出力端子との間に接続され、制御端子を
有する引上げトランジスタと、 第１の入力端子と基準電圧との間に接続された制御可能
な経路、およびオーバーシュート信号を受けるために接
続された制御端子を有するクランピング・トランジスタ
を含むクランピング回路と、 前記出力端子とオーバーシュート検出回路点との間に接
続された制御可能な経路を有するオーバーシュート検出
トランジスタと、を含み、 前記引上げトランジスタは、オフチップドライバ回路が
出力モードで用いられるときに、前記少なくとも１つの
入力端子に接続される制御端子を有し、 前記オーバーシュート検出回路点は、出力端子において
オーバーシュート電圧が検出されたときに、前記オーバ
ーシュート信号を前記クランピング・トランジスタに供
給するために配置される、オフチップドライバ回路。 - 【請求項２】請求項１に記載のオフチップドライバ回路
であって、 クランピング回路は、前記クランピング・トランジスタ
と前記基準電圧との間に直列接続されて、前記クランピ
ング回路を可能状態にするための制御信号を受けるよう
にされたスイッチング・トランジスタをそなえるオフチ
ップドライバ回路。 - 【請求項３】請求項１または２に記載のオフチップドラ
イバ回路であって、 前記電源電圧の点と前記基準電圧との間で前記引上げト
ランジスタに直列接続された引き下げトランジスタをそ
なえ、 出力端子は前記引上げトランジスタと前記引き下げトラ
ンジスタとの間の回路点にあり、前記引き下げトランジ
スタの制御端子はオフチップドライバ回路の第２の入力
端子に接続されるオフチップドライバ回路。 - 【請求項４】先行する請求項のいずれかに記載のオフチ
ップドライバ回路であって、 不能化信号に応答してクランピング・トランジスタを動
作不能にするように動作する不能化回路をそなえるオフ
チップドライバ回路。 - 【請求項５】請求項３または４に記載のオフチップドラ
イバ回路であって、 前記不能化回路は、制御端子と制御可能な経路を有する
第１のトランジスタをそなえ、前記制御端子はオフチッ
プドライバ回路の第２の入力端子に接続され、前記制御
可能な経路はクランピング・トランジスタの制御端子と
スイッチ素子との間に接続されるオフチップドライバ回
路。 - 【請求項６】請求項５に記載のオフチップドライバ回路
であって、 前記スイッチ素子は制御端子と制御可能な経路を有する
トランジスタをそなえ、前記制御端子は前記不能化信号
を受けるために接続され、前記制御可能な経路は不能化
回路のトランジスタと前記基準電圧との間に接続される
オフチップドライバ回路。 - 【請求項７】先行する請求項のいずれかに記載のオフチ
ップドライバ回路であって、 前記少なくとも１つの入力端子と引上げトランジスタの
制御端子との間に接続されたパスゲートをそなえるオフ
チップドライバ回路。 - 【請求項８】先行する請求項のいずれかに記載のオフチ
ップドライバ回路であって、 制御可能な経路と制御端子を有する制御トランジスタを
そなえ、 前記制御可能な経路は引上げトランジスタの制御端子と
出力端子との間に接続され、前記制御端子は制御電位に
接続されるオフチップドライバ回路。 - 【請求項９】請求項８に記載のオフチップドライバ回路
であって、 制御端子と制御可能な経路を有する補助パストランジス
タをそなえ、 前記制御可能な経路は基準端子と引上げトランジスタの
制御端子との間に接続されるオフチップドライバ回路。 - 【請求項１０】請求項８または９に記載のドライバ回路
であって、 パスゲートは第１の導電形の分離トランジスタと、この
分離トランジスタと並列の第２の導電形のトランジスタ
とをそなえ、 前記第２の導電形のトランジスタの制御端子が電源電圧
の点に接続されるドライバ回路。 - 【請求項１１】請求項１０に記載のドライバ回路であっ
て、 引上げトランジスタ、引き下げトランジスタ、補助パス
トランジスタ、および補助制御トランジスタは、共通の
ｎ井戸内に形成されたｐチャネル・トランジスタであ
り、 前記ドライバ回路は前記ｎ井戸をバイアスするための別
のｐチャネル・トランジスタを含み、このｐチャネル・
トランジスタの制御端子が前記出力端子に接続されるド
ライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9419689A GB9419689D0 (en) | 1994-09-29 | 1994-09-29 | Off-chip driver circuit |
| GB9419689.6 | 1994-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116250A true JPH08116250A (ja) | 1996-05-07 |
| JP2918821B2 JP2918821B2 (ja) | 1999-07-12 |
Family
ID=10762105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232840A Expired - Fee Related JP2918821B2 (ja) | 1994-09-29 | 1995-09-11 | オフチップドライバ回路 |
Country Status (5)
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