JPH08115258A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリコントローラ内にバイパス機能を設け
ることにより、メインメモリを介することなく、あるプ
ロセッサから他のプロセッサへ高速にデータを転送す
る。 【構成】 プロセッサ２がキャッシュミスしたとき、リ
クエスト処理制御部４にリードリクエストを発行すると
共に、バス１０４にリードすべきアドレスを出す。リク
エスト処理制御部４は、他のプロセッサ１に対してバス
１０１を介して問合せのリクエストを発行する。問合せ
のリクエストの結果、他プロセッサ１が最新のデータを
持っていたとき、セレクタ１３はパス１０５を選択し、
セレクタ１５はパス１０８を選択し、プロセッサ１から
送信される最新データは送信データバッファ１０に入力
され、バス１０４を介してプロセッサ２に送信される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサから
なるマルチプロセッサシステムのデータ転送装置に関
し、特にプロセッサとメインメモリの間にコントローラ
を備えた場合にプロセッサ間で高速なデータ転送を行う
マルチプロセッサ装置に関する。

【０００２】

【従来の技術】マルチプロセッサを制御する一方式とし
て、各プロセッサが共通バスに接続される方式がある。
このような共通バスを利用した方式において、あるプロ
セッサのキャッシュメモリの内容を他プロセッサへ転送
するために、１対１のプロセッサ間における個別的なデ
ータ転送（データ・アクセス・モード）または１対複数
のプロセッサ間におけるデータ転送（複写モード）が可
能になるように、共通バスをコントロールするバスコン
トローラを備えたマルチプロセッサシステムのデータ転
送方式がある（例えば、特開昭５６−４４９５４号公報
を参照）。

【０００３】上記した方式は、特に一つのプロセッサか
ら複数のプロセッサに一斉に同じデータを転送するとき
に効果があるものの、データを送信中に他のプロセッサ
がリクエストを出すことは原理的にはできない。上記し
た例のみならず、共通バスを利用する方式では、プロセ
ッサとメインメモリとの間でデータを送受信する場合
に、あるプロセッサがデータを送受信しているときは、
他プロセッサは共通バスを利用できないのでデータを送
受信することができない。

【０００４】これに対し、マルチプロセッサを制御する
他の方式として、各プロセッサ毎にバスを独立してメモ
リコントローラに接続する方式がある。このような独立
バスを利用する方式においては、プロセッサとメインメ
モリとの間でデータを送受信するときに、複数のプロセ
ッサが独立してデータを送受信できるという利点があ
り、少ない個数のプロセッサを接続してマルチプロセッ
サシステムを構成したとき、プロセッサとメインメモリ
間のデータ転送に特に有効となる。

【０００５】

【発明が解決しようとする課題】ところで、情報処理装
置においては、一般にメモリアクセスを高速に行うため
に、小容量、高速アクセスのキャッシュメモリを備えて
いる。このキャッシュメモリは一定または任意の大きさ
のブロックに分割され、メインメモリのデータの一部を
保持している。そして、キャッシュ制御の方法として
は、常にキャッシュメモリとメインメモリの内容を一致
させておく方法と、キャッシュメモリに書き込まれたデ
ータをすぐにはメインメモリに書き戻さず、そのデータ
が置き換えの対象となったときに、書き戻す方法があ
る。

【０００６】前者の場合はキャッシュ一致制御は必要な
いが、後者の場合にはキャッシュメモリとメインメモリ
の内容が必ずしも一致していないので、マルチプロセッ
サシステムでは、メインメモリの内容と２台以上の複数
のプロセッサのデータが異なっていると矛盾が生じる。
そのためキャッシュ一致制御が必要となる。

【０００７】一般的には、キャッシュ内にそのデータが
システム内で最新のデータであることを示すタグを設
け、一時期には唯一台のプロセッサしか最新のデータを
持てないようにキャッシュ一致を行う。すなわち、自分
が最新のデータを持っている場合はキャッシュ内のデー
タを使う。データを持っていないか最新でない場合は、
他のプロセッサかメインメモリにあるデータが最新であ
るので、それを自分のキャッシュに入れ、最新のデータ
であることを示すタグを付けるなどすればよい。

【０００８】共通バスを利用したシステムでは、各プロ
セッサが他のプロセッサのメインメモリへのリクエスト
要求をスヌープすることでこのキャッシュ一致制御を行
う。すなわち、メインメモリにデータ要求のリクエスト
が出た場合に、最新のデータを持っているプロセッサは
そのデータをバス上に出力し、キャッシュ内のタグをリ
セットする。一方、リクエストを出したプロセッサはこ
のデータを取り込み、タグをセットする。さらに、メモ
リコントローラにより同時にメインメモリの内容も更新
される。

【０００９】しかし、独立バスを利用したシステムにお
いては、プロセッサが他のプロセッサのメインメモリへ
のリクエストの状況を知ることができないので、メモリ
コントローラが、他のプロセッサに対し問い合わせ処理
を行うことでキャッシュ一致制御を行う。このとき、メ
モリコントローラは、メモリコントローラの問い合わせ
処理のリクエストに対し他のプロセッサからデータが送
信された場合は、このデータを、リクエストを出したプ
ロセッサに転送し、またメインメモリも更新しなければ
ならない。

【００１０】そして、従来は次のようにしてデータ転送
を行っていた。すなわち、メモリコントローラは、他の
プロセッサから転送されてくるデータを一度メインメモ
リに書き込む。そして、再びメインメモリからデータを
読み出して、リクエストを発行したプロセッサにこのレ
スポンスデータを送信する。このように、従来の転送方
式ではプロセッサ間のデータ転送がメインメモリを介し
て行われるので、プロセッサにデータが送信されるまで
に時間がかかりすぎるという問題がある。

【００１１】本発明の目的は、メモリコントローラ内に
バイパス機能を設けることにより、メインメモリを介す
ることなく、あるプロセッサから他のプロセッサへ高速
にデータを転送するマルチプロセッサ装置を提供するこ
とにある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、複数のプロセッサと、各プロセッサ毎
に設けられたキャッシュメモリと、メインメモリと、該
メインメモリに対するプロセッサからのアクセスを制御
するために、各プロセッサ毎に設けられ書き込みデータ
が設定される受信データバッファと、各プロセッサ毎に
設けられ読み出しデータが設定される送信データバッフ
ァと、プロセッサからの複数のリクエストの競合を制御
し、該受信データバッファを選択してデータを前記メイ
ンメモリに転送し、または該送信データバッファを選択
してデータを該プロセッサに転送する手段を有するメモ
リ制御装置とを備え、前記各プロセッサと該メモリ制御
装置とを独立したバスで接続して構成されたマルチプロ
セッサ装置において、前記メモリ制御装置は、第１のプ
ロセッサからキャッシュミスによりリードリクエストが
発行されたとき他のプロセッサに対して問合せを行う手
段と、該問合せの結果、第２のプロセッサからデータが
転送されるとき該第２のプロセッサのバスと前記第１の
プロセッサ用の送信データバッファとを接続して前記第
２のプロセッサから第１のプロセッサにデータを転送す
る手段とを備えていることを特徴としている。

【００１３】また、メモリ制御装置は、前記第１のプロ
セッサがリードリクエストを発行したとき、同時に前記
メインメモリに対してリクエストを発行し、該メインメ
モリからプリフェッチする手段を備えていることを特徴
としている。

【００１４】さらに、メモリ制御装置は、前記第２のプ
ロセッサから第１のプロセッサに転送されるデータを前
記第１のプロセッサ用の受信データバッファに取り込む
手段と、該受信データバッファ中の該データを前記メイ
ンメモリに書き込む手段を備えていることを特徴として
いる。

【００１５】

【作用】各プロセッサを独立したバスで接続するメモリ
コントローラ内に、メインメモリを介することなく、プ
ロセッサからプロセッサにデータ転送できるバイパス機
能を設ける。このメモリコントローラのバイパス機能に
よって、プロセッサからプロセッサへ高速にデータを転
送することができる。特に、マルチプロセッサシステム
において、プロセッサからメインメモリにリードリクエ
ストが発行されたときに、他プロセッサが最新のデータ
を持っているか否かを問合せるためのリクエストの発行
によって、他プロセッサから最新のデータが転送される
ときは、このバイパス機能を経由することによりデータ
転送の高速化が図られる。また、バイパス用のバッファ
を特に設けることなく、通常のデータバッファを利用す
ることにより、バイパス用の論理が不要となり、ハード
ウェア量の増加を抑えることができる。

【００１６】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明の一実施例の構成図であ
る。本実施例は、２台のプロセッサを独立したバスによ
ってメモリコントローラに接続したマルチプロセッサシ
ステムの構成を示す。

【００１７】図１において、１、２はそれぞれキャッシ
ュメモリ１ａ、２ａを備えたプロセッサであり、１６は
メインメモリである。３はプロセッサ１、２とメインメ
モリ１６の間でデータのコントロールを行なうメモリコ
ントローラ（メモリ制御装置）である。５、６は受信用
アドレスバッファ、７、８は受信用データバッファであ
り、受信用アドレスバッファ５と受信用データバッファ
７はプロセッサ１用であり、受信用アドレスバッファ６
と受信用データバッファ８はプロセッサ２用である。こ
のように、各プロセッサ毎にバッファを持っているの
で、データを独立に受信して制御を行なうことができ
る。

【００１８】１１は受信用アドレスのセレクタ、１２は
受信用データのセレクタである。９、１０はメインメモ
リからのデータを、それぞれプロセッサ１、２に送信す
るための送信用データバッファである。受信用データバ
ッファと同じように各プロセッサ毎に独立して持つた
め、独立して送信することができる。１３〜１５はプロ
セッサ間データ転送用のバイパス用セレクタであり、１
３はプロセッサ間のデータ転送を行うためのデータのセ
レクタである。１４と１５はそれぞれプロセッサ間デー
タ転送用のバイパスとメインメモリからのデータ転送用
のパスを選択するためのセレクタである。

【００１９】１０１、１０３はプロセッサ１及び２のリ
クエストバスで、プロセッサからのリクエストやメモリ
コントローラからのリクエストのための伝送路である。
１０２、１０４はプロセッサ１及び２のアドレス／デー
タバス、１０５、１０６はプロセッサ間データ転送用の
バイパス、１０８はプロセッサ間データ転送用のパス、
１０９はメインメモリからのデータ転送用のパスであ
る。

【００２０】このように、本実施例では、プロセッサ
１、２は独立したバス１０２、１０４でメモリコントロ
ーラ３に接続されているので、例えばプロセッサ１の受
信動作中においても、プロセッサ２は送信動作を同時に
行なうことができる。

【００２１】４はリクエスト処理を行う制御部であり、
この制御部４は、制御信号１０７によってセレクタ１１
〜１５を切り替えてデータの流れを制御し、プロセッサ
やメモリコントローラからのリクエスト処理を行う。

【００２２】図２は、本発明のリクエスト処理のフロー
チャートを示す。以下に、図１、２を参照しながら本発
明の処理動作を説明する。

【００２３】プロセッサからのライトまたはリードリク
エストのアドレスやデータは、プロセッサ１用には受信
用アドレスバッファ５と受信用データバッファ７に、プ
ロセッサ２用には受信用アドレスバッファ６と受信用デ
ータバッファ８にそれぞれ入力される（ステップ２０
１）。ところで、リクエストは２台のプロセッサ１、２
で独立に受付ることができるが、メインメモリ１６に対
しては同時にリクエストを出すことはできない。

【００２４】そこで、競合処理を行い（ステップ２０
２）、セレクタ１１、１２によってリクエストを選択す
る。プロセッサからのリクエストがメインメモリ１６に
対するライトリクエストである場合は（ステップ２０
３）、受信用アドレスバッファ５または６で指定された
メインメモリ１６のアドレスに、受信用データバッファ
７または８の内容を書き込む（ステップ２０４）。

【００２５】プロセッサからのリクエストがメインメモ
リ１６からのリードリクエストである場合は（ステップ
２０５）、メインメモリ１６に対してリードリクエスト
を出して、データの先読みを行う（ステップ２０６）。
これがプリフェッチ機能である。例えば、プロセッサ１
からのリードリクエストであるときには、リクエスト処
理制御部４は、制御信号１０７によってセレクタ１１が
受信用アドレスバッファ５を選択するように制御し、該
受信用アドレスバッファ５のアドレスで指定されるメイ
ンメモリ１６からデータを読み込む。

【００２６】同時に、リクエスト処理制御部４は、リク
エストバス１０３を介して他プロセッサ２に対して最新
データを持っているか否かを問合せるためのリクエスト
を発行する（ステップ２０７）。他プロセッサ２が最新
データを持っていない場合には（ステップ２０８）、プ
リフェッチによるデータがそのまま送信用データバッフ
ァ９に入るように、セレクタ１４を切り替えて、メイン
メモリ１６からのパス１０９を選択する。メインメモリ
１６から読み込まれたデータは送信用データバッファ９
に入り（ステップ２１０）、データバス１０２を介して
プロセッサ１に転送される（ステップ２１１）。

【００２７】他のプロセッサ２が最新のデータを持って
いた場合は、リクエスト処理制御部４は、最新のデータ
が「ある」という応答を基に、セレクタ１３でバイパス
用データパス１０６を選択し、セレクタ１４でプロセッ
サ転送用データパス１０８を選択し、従ってプロセッサ
２、データバス１０４、バイパス１０６、セレクタ１
３、バイパス１０８の経路を介して最新データが転送さ
れ（ステップ２０９）、セレクタ１４はバイパス１０８
を選択しているので、最新データは送信用データバッフ
ァ９に転送され（ステップ２１０）、データバス１０２
を介してプロセッサ１に転送される（ステップ２１
１）。このとき、プリフェッチによるデータはセレクタ
１４で選択されず、捨てられることになる。

【００２８】図３は、キャッシュミスによってプロセッ
サ２からリードリクエストが出力され、問合せのリクエ
ストを受けたプロセッサ１が最新のデータを持っていた
ときの転送動作のタイムチャートを示す。図１、３を参
照しながら動作を説明する。

【００２９】以下、説明を簡単にするために、プロセッ
サ１からはリクエストが出ていないものとする。プロセ
ッサ２がキャッシュ２ａをアクセスしたところ、キャッ
シュ２ａ中にデータが存在せず、キャッシュミスしたと
する。このキャッシュミスにより、プロセッサ２はリク
エストバス１０３を介してリクエスト処理制御部４に対
してリードリクエストを発行するとともに、アドレスバ
ス１０４にリードすべきアドレスを送出する。このアド
レスはアドレスバッファ６にセットされる。

【００３０】リクエスト処理制御部４は、制御信号１０
７によってセレクタ１１でアドレスバッファ６を選択し
て、メインメモリ１６に対してリードリクエストを出し
てデータの先読みを行う（プリフェッチ機能）。さらに
リクエスト処理制御部４は、他プロセッサ１に対して、
リクエストバス１０１を介して問合せのリクエストを発
行する。

【００３１】前述したように、図３はプロセッサ２のリ
ードリクエストに対して他プロセッサ１が最新のデータ
を持っていたときの処理である。問合せのリクエストの
結果、他プロセッサ１からリクエストバス１０１を介し
て、最新のデータ「あり」の応答を得ると、リクエスト
処理制御部４は、制御信号１０７によって、セレクタ１
３が他プロセッサ１からのパス１０５を選択し、セレク
タ１５がプロセッサ間データ転送用のパス１０８を選択
するように制御する。

【００３２】その結果、他プロセッサ１から送信される
最新のデータは、パス１０５、セレクタ１３、パス１０
８を介して、プロセッサ２の送信データバッファ１０に
直接入力される。従って、先にメインメモリ１６に対し
て行ったプリフェッチのデータは、セレクタ１５がパス
１０８側を選択しているので、送信データバッファ１０
への入力が阻止される。次いで、レスポンスとして送信
データバッファ１０のデータがデータバス１０４を介し
てプロセッサ２に送信される。

【００３３】さらに、この実施例では、プロセッサ間デ
ータ転送用に特別なバッファを用意していないので、最
新のデータをメインメモリに書き込むための次のような
処理を行う。すなわち、前述したように送信データバッ
ファ１０から、一度メモリコントローラ３の外に出力さ
れたデータを、すぐに再びメモリコントローラ３のプロ
セッサ２の受信データバッファ８に取り込む。このとき
セレクタ１２は、受信データバッファ８側を選択するよ
うにし、この最新データを、アドレスバッファ６で指定
されたメインメモリ１６のアドレスに書き込む。

【００３４】図４は、キャッシュミスによってプロセッ
サ２からリードリクエストが出力され、問合せのリクエ
ストを受けたプロセッサ１が最新のデータを持っていな
いときの転送動作のタイムチャートを示す。図１、４を
参照しながら本発明の動作を説明する。

【００３５】プロセッサ２がキャッシュミスし、このキ
ャッシュミスにより、プロセッサ２がリクエスト処理制
御部４に対してリードリクエストを発行して、データの
先読みを行い（プリフェッチ機能）、さらに他プロセッ
サ１に対して、問合せのリクエストを発行するまでの処
理は、前述した図３と同様である。

【００３６】問合せのリクエストの結果、他プロセッサ
１からリクエストバス１０１を介して、最新のデータ
「なし」の応答を得ると、リクエスト処理制御部４は、
制御信号１０７によって、セレクタ１５がメインメモリ
１６からのデータ転送用パス１０９を選択するように制
御する。その結果、その後、メインメモリ１６からのプ
リフェッチのデータが送信データバッファ１０に入る。
そして、レスポンスでは、このデータがデータバス１０
４を介してプロセッサ２に送信される。

【００３７】ところで、上記したようにプリフェッチを
行わない場合は、問合せの結果、最新のデータが転送さ
れないことが判った時点で、メインメモリに対してリー
ドリクエストを出さなければならない。本発明のメモリ
コントローラは、予めリードリクエストを行ってデータ
の先読みを行うプリフェッチ機能を備えていることか
ら、上記したオーバーヘッドがなくなり、高速にデータ
を転送することができる。

【００３８】上記したように、本実施例では、メモリコ
ントローラ３中にプロセッサ間データ転送用のバイパス
１３〜１５を設けることにより、問合せ処理による他プ
ロセッサからの最新データの転送の高速化を図ることが
できる。

【００３９】また、本実施例ではバイパスのためのデー
タバッファを設けていない。このためバイパス上にある
最新データをメインメモリに書き込むための特別なパス
を用意せずに、通常の受信データバッファからメインメ
モリに書き込むパスを流用しているので、ハードウェア
量を少なくすることができる。

【００４０】本発明は上記したものに限定されず、バイ
パスのためのデータバッファを設けて、最新データをメ
インメモリに書き込む制御を行うことにより、プロセッ
サ間のデータ転送と同時に、メインメモリにもデータが
書き込まれ、さらに高速化が図れる。さらに、ハードウ
ェア量を節約するために、受信データバッファを一つに
して、プロセッサからのリクエストを交互に受け付ける
方式に変更することも可能である。

【００４１】なお、上記した実施例は、プロセッサが２
台で構成されたマルチプロセッサシステムの例である
が、プロセッサが３台以上のマルチプロセッサシステム
においても、同様にプロセッサ間データ転送用のバイパ
スを設けることによりデータ転送の高速化を図ることが
できる。

【００４２】

【発明の効果】以上、説明したように、本発明によれ
ば、プロセッサ毎に独立したバスで接続されたマルチプ
ロセッサシステムにおいても、メモリコントローラの中
にバイパス機能を設けているので、メインメモリを経由
することなくプロセッサからプロセッサへ高速なデータ
転送を行うことができる。また、バイパス用のバッファ
を設けることなく通常のデータバッファを利用している
ので、ハードウェア量の増加を抑えることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明のリクエスト処理のフローチャートを示
す。

【図３】リードリクエスト発行時に、他のプロセッサに
最新データがある場合のデータ転送動作のタイムチャー
トを示す。

【図４】リードリクエスト発行時に、他のプロセッサに
最新データがない場合のデータ転送動作のタイムチャー
トを示す。

【符号の説明】 １、２ プロセッサ １ａ、２ａ キャッシュメモリ ３ メモリコントローラ ４ リクエスト処理制御部 ５、６ 受信用アドレスバッファ ７、８ 受信用データバッファ ９、１０ 送信用データバッファ １１、１２ 受信用アドレス／データセレクタ １３、１４、１５ バイパス用データセレクタ １６ メインメモリ １０１、１０３ リクエストバス １０２、１０４ データ／アドレスバス １０５、１０６ プロセッサ間データ転送用バイパス １０７ 制御信号 １０８ プロセッサ間データ転送用バイパス １０９ メインメモリからのパス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 正文 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 中島 謙二 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 並河 宜枝 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、各プロセッサ毎に
   設けられたキャッシュメモリと、メインメモリと、該メ
   インメモリに対するプロセッサからのアクセスを制御す
   るために、各プロセッサ毎に設けられ書き込みデータが
   設定される受信データバッファと、各プロセッサ毎に設
   けられ読み出しデータが設定される送信データバッファ
   と、プロセッサからの複数のリクエストの競合を制御
   し、該受信データバッファを選択してデータを前記メイ
   ンメモリに転送し、または該送信データバッファを選択
   してデータを該プロセッサに転送する手段を有するメモ
   リ制御装置とを備え、前記各プロセッサと該メモリ制御
   装置とを独立したバスで接続して構成されたマルチプロ
   セッサ装置において、前記メモリ制御装置は、第１のプ
   ロセッサからキャッシュミスによりリードリクエストが
   発行されたとき他のプロセッサに対して問合せを行う手
   段と、該問合せの結果、第２のプロセッサからデータが
   転送されるとき該第２のプロセッサのバスと前記第１の
   プロセッサ用の送信データバッファとを接続して前記第
   ２のプロセッサから第１のプロセッサにデータを転送す
   る手段とを備えていることを特徴とするマルチプロセッ
   サ装置。
2. 【請求項２】 前記メモリ制御装置は、前記第１のプロ
   セッサがリードリクエストを発行したとき、同時に前記
   メインメモリに対してリクエストを発行し、該メインメ
   モリからプリフェッチする手段を備えていることを特徴
   とする請求項１記載のマルチプロセッサ装置。
3. 【請求項３】 前記メモリ制御装置は、前記第２のプロ
   セッサから第１のプロセッサに転送されるデータを前記
   第１のプロセッサ用の受信データバッファに取り込む手
   段と、該受信データバッファ中の該データを前記メイン
   メモリに書き込む手段を備えていることを特徴とする請
   求項１記載のマルチプロセッサ装置。