JPH08111622A - Limiter circuit - Google Patents
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- JPH08111622A JPH08111622A JP6270377A JP27037794A JPH08111622A JP H08111622 A JPH08111622 A JP H08111622A JP 6270377 A JP6270377 A JP 6270377A JP 27037794 A JP27037794 A JP 27037794A JP H08111622 A JPH08111622 A JP H08111622A
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Abstract
Description
【０００１】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題（図４） 課題を解決するための手段（図１） 作用（図１） 実施例（図１〜図４） 発明の効果[Table of Contents] The present invention will be described in the following order. Field of Industrial Application Conventional Technology (FIG. 4) Problem to be Solved by the Invention (FIG. 4) Means for Solving the Problem (FIG. 1) Action (FIG. 1) Example (FIGS. 1 to 4) effect
【０００２】[0002]
【産業上の利用分野】本発明はリミツタ回路に関し、例
えばビデオテープレコーダの輝度信号をエンフアシス処
理するものに適用し得る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a limiter circuit, and can be applied to, for example, a video tape recorder which performs an emphasis process on a luminance signal.
【０００３】[0003]
【従来の技術】従来、この種のリミツタ回路には、リミ
ツテイングレベルを任意の小さな値に設定し得るものが
ある。図４に示すように、ビデオテープレコーダのダイ
オードリミツタ回路１は、入力変換部２及び制限変換部
３を５〔Ｖ〕の電源電圧ＶCCに対して直列に接続してい
る。入力変換部２は、入力信号Ｓ１をコンデンサＣ1 を
介して、ＮＰＮ形トランジスタＱ１及びＱ２でなる差動
対に入力して電圧電流変換する。トランジスタＱ１及び
Ｑ２は、差動出力Ｓ２及びＳ３をそれぞれのコレクタよ
り制限変換部３に与える。2. Description of the Related Art Conventionally, there is a limiter circuit of this type that can set the limiting level to an arbitrarily small value. As shown in FIG. 4, in the diode limiter circuit 1 of the video tape recorder, the input converter 2 and the limit converter 3 are connected in series to the power supply voltage V CC of 5 [V]. The input conversion unit 2 inputs the input signal S1 to the differential pair formed of the NPN transistors Q1 and Q2 via the capacitor C 1 to convert the voltage into current. Transistors Q1 and Q2 provide differential outputs S2 and S3 to limiting conversion unit 3 from their respective collectors.
【０００４】制限変換部３は、差動出力Ｓ２及びＳ３を
ＮＰＮ形トランジスタＱ３及びＱ４のそれぞれのエミツ
タに入力する。このそれぞれのエミツタには、ＮＰＮ形
トランジスタＱ５及びＱ６が互いに逆向きに接続されて
いる。差動出力Ｓ２及びＳ３が所定の値を越えるとき、
トランジスタＱ５又はＱ６は導通して、トランジスタＱ
３及びＱ４に流れる差動電流を所定の値以下に制限す
る。The limit converter 3 inputs the differential outputs S2 and S3 to the respective emitters of the NPN transistors Q3 and Q4. NPN transistors Q5 and Q6 are connected to the respective emitters in opposite directions. When the differential outputs S2 and S3 exceed a predetermined value,
Transistor Q5 or Q6 is conducting and transistor Q5
The differential current flowing through 3 and Q4 is limited to a predetermined value or less.
【０００５】トランジスタＱ３及びＱ４のそれぞれのコ
レクタは、抵抗Ｒ１及びＲ２でなる直列回路と、抵抗Ｒ
３及びＲ４でなる直列回路とを介してそれぞれ電源電圧
ＶCCに接続されている。抵抗Ｒ１及びＲ２の接続中点と
抵抗Ｒ３及びＲ４の接続中点とには、電流電圧変換され
た差動出力信号Ｓ４及びＳ５が発生し、この差動出力信
号Ｓ４及びＳ５は出力部４に入力される。The collectors of the transistors Q3 and Q4 are connected in series with the resistors R1 and R2, respectively.
3 and a series circuit of R4 are connected to the power supply voltage V CC , respectively. Current-voltage converted differential output signals S4 and S5 are generated at the connection midpoints of the resistors R1 and R2 and the resistors R3 and R4, and the differential output signals S4 and S5 are sent to the output unit 4. Is entered.
【０００６】出力部４は、差動出力信号Ｓ４及びＳ５を
ＮＰＮ形トランジスタＱ７及びＱ８のベースにそれぞれ
入力する。トランジスタＱ７のエミツタは、ダイオード
接続されたＮＰＮ形トランジスタＱ９及び定電流源５を
介して接地ラインに接続されている。トランジスタＱ８
のエミツタは、ダイオード接続されたＮＰＮ形トランジ
スタＱ１０及び定電流源６を介して接地ラインに接続さ
れている。トランジスタＱ９及び定電流源５の接続中点
と、トランジスタＱ１０及び定電流源６の接続中点とよ
り、レベルシフトした差動出力信号Ｓ６及びＳ７が出力
される。The output section 4 inputs the differential output signals S4 and S5 to the bases of NPN transistors Q7 and Q8, respectively. The emitter of the transistor Q7 is connected to the ground line via a diode-connected NPN transistor Q9 and a constant current source 5. Transistor Q8
The emitter is connected to the ground line via a diode-connected NPN transistor Q10 and a constant current source 6. The level-shifted differential output signals S6 and S7 are output from the connection midpoint between the transistor Q9 and the constant current source 5 and the connection midpoint between the transistor Q10 and the constant current source 6.
【０００７】因みに、トランジスタＱ１及びＱ２のエミ
ツタはそれぞれ定電流源７及び８を介して接地ラインに
接続されていると共に、抵抗Ｒ５を介して互いに接続さ
れている。トランジスタＱ３及びＱ４のベースは、抵抗
Ｒ１及びＲ２の接続中点と抵抗Ｒ３及びＲ４の接続中点
とにそれぞれ接続されている。トランジスタＱ５及びＱ
６のベースは、トランジスタＱ３及びＱ４のそれぞれの
コレクタに接続されている。トランジスタＱ１のベース
は、抵抗Ｒ６及び外付け抵抗Ｒ７でなる直列回路を介し
てバイアスされる。トランジスタＱ２のベースは抵抗Ｒ
８を介してバイアスされる。Incidentally, the emitters of the transistors Q1 and Q2 are connected to the ground line via the constant current sources 7 and 8, respectively, and are also connected to each other via the resistor R5. The bases of the transistors Q3 and Q4 are connected to the connection midpoint of the resistors R1 and R2 and the connection midpoint of the resistors R3 and R4, respectively. Transistors Q5 and Q
The base of 6 is connected to the respective collectors of transistors Q3 and Q4. The base of the transistor Q1 is biased via a series circuit composed of a resistor R6 and an external resistor R7. The base of the transistor Q2 is a resistor R
Biased through 8.
【０００８】[0008]
【発明が解決しようとする課題】ところが、上述のダイ
オードリミツタ回路１では、電源電圧ＶCCを入力変換部
２及び制限変換部３でそれぞれ分圧している。このため
電源電圧ＶCCを例えば３〔Ｖ〕に低電圧化した場合、ト
ランジスタＱ１のコレクタ・エミツタ間の電圧が低下す
る。従つて入力信号Ｓ１に許容し得るダイナミツクレン
ジが電源電圧ＶCCを５〔Ｖ〕とするときに比して低下す
るという問題があつた。However, in the diode limiter circuit 1 described above, the power supply voltage V CC is divided by the input conversion unit 2 and the limit conversion unit 3, respectively. Therefore, when the power supply voltage V CC is lowered to, for example, 3 [V], the collector-emitter voltage of the transistor Q1 decreases. Therefore, there is a problem that the dynamic range allowable for the input signal S1 is lower than that when the power supply voltage V CC is 5 [V].
【０００９】本発明は以上の点を考慮してなされたもの
で、低電圧化した電源電圧で、入力信号に従来と同一の
ダイナミツクレンジを許容し得るリミツタ回路を提案し
ようとするものである。The present invention has been made in consideration of the above points, and it is an object of the present invention to propose a limiter circuit which can allow an input signal to have the same dynamic range as an input signal with a reduced power supply voltage. .
【００１０】[0010]
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入力信号（Ｓ１）を電圧電流変換
して第１の電流信号（Ｓ８及びＳ９）を発生する電圧電
流変換部（１０）と、第１の電流信号（Ｓ８及びＳ９）
と同一の第２の電流信号（Ｓ１０及びＳ１１）で駆動さ
れ、第２の電流信号（Ｓ１０及びＳ１１）を電流電圧変
換する電流電圧変換部（１２）とを有し、入力信号（Ｓ
１）を所定の値に制限した出力信号（Ｓ１２及びＳ１
３）を出力するリミツタ回路（９）において、同一電源
（ＶCC）に対して、電圧電流変換部（１０）と、電流電
圧変換部（１２）とを並列に接続する。In order to solve such a problem, in the present invention, a voltage-current converter (10) for voltage-current converting an input signal (S1) to generate a first current signal (S8 and S9). ) And the first current signal (S8 and S9)
Driven by the same second current signal (S10 and S11) as described above, and a current-voltage converter (12) for current-voltage converting the second current signal (S10 and S11).
1) output signal (S12 and S1) limited to a predetermined value.
In the limiter circuit (9) that outputs 3), the voltage-current converter (10) and the current-voltage converter (12) are connected in parallel to the same power supply (V CC ).
【００１１】[0011]
【作用】同一電源（ＶCC）に対して、電圧電流変換部
（１０）と、電流電圧変換（１２）とを並列に接続し
て、電圧電流変換部（１０）に従来と同様の電圧を印加
することにより、低電圧化した電源電圧ＶCCで、入力信
号（Ｓ１）に従来と同一のダイナミツクレンジを許容し
得る。The voltage-current conversion unit (10) and the current-voltage conversion unit (12) are connected in parallel to the same power source (V CC ), and a voltage similar to the conventional voltage is applied to the voltage-current conversion unit (10). By applying the voltage, it is possible to allow the input signal (S1) to have the same dynamic range as the conventional one with the lowered power supply voltage V CC .
【００１２】[0012]
【実施例】以下図面について、本発明の一実施例を詳述
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【００１３】図４との対応部分に同一符号を付して示す
図１において、９は全体としてダイオードリミツタ回路
を示し、ビデオテープレコーダの輝度信号をエンフアシ
ス処理する。ダイオードリミツタ回路９は、入力変換部
１０、電流折返し部１１、制限変換部１２及び出力部１
３でなる。入力変換部１０、制限変換部１２及び出力部
１３は、３〔Ｖ〕の電源電圧ＶCCに対して並列に接続さ
れている。In FIG. 1, in which parts corresponding to those in FIG. 4 are designated by the same reference numerals, numeral 9 indicates a diode limiter circuit as a whole, which performs emphasis processing on the luminance signal of the video tape recorder. The diode limiter circuit 9 includes an input conversion unit 10, a current folding unit 11, a limit conversion unit 12, and an output unit 1.
It consists of 3. The input conversion unit 10, the restriction conversion unit 12, and the output unit 13 are connected in parallel to the power supply voltage V CC of 3 [V].
【００１４】入力変換部１０は、入力変換部２の構成に
加えて、トランジスタＱ１及びＱ２のコレクタがそれぞ
れ定電流源１４及び１５を介して電源電圧ＶCCに接続さ
れている。定電流源７及び８は電流Ｉを流す。定電流源
１４及び１５は電流２Ｉを流す。トランジスタＱ１及び
定電流源１４の接続中点と、トランジスタＱ２及び定電
流源１５の接続中点とは、電流折返し部１１のＰＮＰ形
トランジスタＱ１１及びＱ１２のエミツタにそれぞれ接
続されている。In addition to the configuration of the input conversion unit 2, the input conversion unit 10 has collectors of transistors Q1 and Q2 connected to a power supply voltage V CC via constant current sources 14 and 15, respectively. The constant current sources 7 and 8 flow a current I. The constant current sources 14 and 15 supply a current 2I. The midpoint of connection between the transistor Q1 and the constant current source 14 and the midpoint of connection between the transistor Q2 and the constant current source 15 are connected to the emitters of the PNP transistors Q11 and Q12 of the current folding section 11, respectively.
【００１５】トランジスタＱ１１のコレクタは、ダイオ
ード接続されたＮＰＮ形トランジスタＱ１３及び抵抗Ｒ
９でなる直列回路を介して接地ラインに接続されてい
る。トランジスタＱ１２のコレクタは、ダイオード接続
されたＮＰＮ形トランジスタＱ１４及び抵抗Ｒ１０でな
る直列回路を介して接地ラインに接続されている。因み
に、トランジスタＱ１１及びＱ１２のベースは共通に接
続されて、定電圧Ｅでバイアスされている。The collector of the transistor Q11 is a diode-connected NPN transistor Q13 and a resistor R.
It is connected to the ground line through a series circuit of 9. The collector of the transistor Q12 is connected to the ground line via a series circuit composed of a diode-connected NPN transistor Q14 and a resistor R10. Incidentally, the bases of the transistors Q11 and Q12 are commonly connected and biased with a constant voltage E.
【００１６】制限変換部１２は、制限変換部３の構成の
うち、抵抗Ｒ１及びＲ２でなる直列回路と抵抗Ｒ３及び
Ｒ４でなる直列回路とに代えて、抵抗Ｒ１１及びＲ１２
でなる直列回路と抵抗Ｒ１３及びＲ１４でなる直列回路
とをそれぞれ配している。これにより制限変換部１２
は、制限変換部３と同一の電流を抵抗Ｒ１１及びＲ１２
でなる直列回路と抵抗Ｒ１３及びＲ１４でなる直列回路
とにそれぞれ流すことができる。またトランジスタＱ３
のエミツタは、ＮＰＮ形トランジスタＱ１５及び抵抗Ｒ
１５でなる直列回路を介して接地ラインに接続されてい
る。トランジスタＱ４のエミツタは、ＮＰＮ形トランジ
スタＱ１６及び抵抗Ｒ１６でなる直列回路を介して接地
ラインに接続されている。The limiting conversion unit 12 includes resistors R11 and R12 in place of the series circuit including the resistors R1 and R2 and the series circuit including the resistors R3 and R4 in the configuration of the limiting conversion unit 3.
And a series circuit composed of resistors R13 and R14. As a result, the limit conversion unit 12
Applies the same current as that of the limiting converter 3 to the resistors R11 and R12.
And a series circuit composed of resistors R13 and R14. Also transistor Q3
Is an NPN transistor Q15 and a resistor R
It is connected to the ground line through a series circuit of 15. The emitter of the transistor Q4 is connected to the ground line via a series circuit including an NPN transistor Q16 and a resistor R16.
【００１７】トランジスタＱ１５は、ベースがトランジ
スタＱ１４のベースに接続されてカレントミラーに構成
されている。トランジスタＱ１６は、ベースがトランジ
スタＱ１３のベースに接続されてカレントミラーに構成
されている。これにより入力信号Ｓ１が入力されないと
き、トランジスタＱ１５及びＱ１６には、定電流源７及
び８と同一の電流Ｉがそれぞれ流れる。一方、入力信号
Ｓ１が入力されると、トランジスタＱ１５及びＱ１６に
は、入力信号Ｓ１に応じて電流Ｉを増減させた電流が流
れる。The base of the transistor Q15 is connected to the base of the transistor Q14 to form a current mirror. The base of the transistor Q16 is connected to the base of the transistor Q13 to form a current mirror. Thus, when the input signal S1 is not input, the same current I as that of the constant current sources 7 and 8 flows through the transistors Q15 and Q16, respectively. On the other hand, when the input signal S1 is input, a current obtained by increasing or decreasing the current I according to the input signal S1 flows through the transistors Q15 and Q16.
【００１８】抵抗Ｒ１１及びＲ１２の接続中点と抵抗Ｒ
１３及びＲ１４の接続中点とは、出力段１３のトランジ
スタＱ７及びＱ８のそれぞれのベースに接続されてい
る。出力段１３は、出力段４の構成のうち、トランジス
タＱ９及びＱ１０が除かれており、トランジスタＱ９及
び定電流源５の接続中点と、トランジスタＱ１０及び定
電流源６の接続中点とよりレベルシフトした差動出力信
号Ｓ６及びＳ７を出力する。The middle point of connection between the resistors R11 and R12 and the resistor R
The connection middle point of 13 and R14 is connected to the bases of the transistors Q7 and Q8 of the output stage 13, respectively. The output stage 13 does not include the transistors Q9 and Q10 in the configuration of the output stage 4, and has a level higher than the connection midpoint between the transistor Q9 and the constant current source 5 and the connection midpoint between the transistor Q10 and the constant current source 6. The shifted differential output signals S6 and S7 are output.
【００１９】以上の構成において、入力変換部１０は、
入力信号Ｓ１としてビデオ輝度信号を入力され、電圧電
流変換した差動の電流出力Ｓ８及びＳ９を電流折返し部
１１に出力する。このとき入力変換部１０は、３〔Ｖ〕
の電源電圧ＶCCを制限変換部１２と別個に印加されてい
ることにより、従来と同様の電圧をトランジスタＱ１の
コレクタ・エミツタ間に印加することになる。従つて従
来と同一のダイナミツクレンジを入力信号Ｓ１に許容す
ることができる。In the above configuration, the input conversion section 10 is
A video luminance signal is input as the input signal S1, and differential current outputs S8 and S9 obtained by voltage-current conversion are output to the current folding section 11. At this time, the input conversion unit 10 is 3 [V].
Since the power supply voltage V CC of (1) is applied separately from the limiting conversion unit 12, a voltage similar to the conventional one is applied between the collector and the emitter of the transistor Q1. Therefore, the same dynamic range as the conventional one can be allowed for the input signal S1.
【００２０】電流折返し部１１は、電流出力Ｓ８及びＳ
９を折り返した差動の電流出力Ｓ１０及びＳ１１を制限
変換部１２のトランジスタＱ１６及びＱ１５にそれぞれ
流す。制限変換部１２は、電流出力Ｓ１０及びＳ１１を
所定の値に制限して電流電圧変換した差動出力Ｓ１２及
びＳ１３を出力部１３に出力する。出力部１３は、差動
出力Ｓ１２及びＳ１３をレベルシフトして差動出力Ｓ６
及びＳ７を出力する。The current folding section 11 has current outputs S8 and S8.
The differential current outputs S10 and S11 obtained by folding back 9 are supplied to the transistors Q16 and Q15 of the limit conversion unit 12, respectively. The limit conversion unit 12 limits the current outputs S10 and S11 to a predetermined value and outputs differential outputs S12 and S13, which are current-voltage converted, to the output unit 13. The output unit 13 level-shifts the differential outputs S12 and S13 to output the differential output S6.
And S7 are output.
【００２１】以上の構成によれば、電源電圧ＶCCに対し
て、入力変換部１０と、制限変換部１２とを並列に接続
して、入力変換部１０に従来と同様の電圧を印加するこ
とにより、低電圧化した電源電圧ＶCCで、入力信号Ｓ１
に従来と同一のダイナミツクレンジを許容することがで
きる。According to the above configuration, the input converter 10 and the limit converter 12 are connected in parallel with respect to the power supply voltage V CC , and the same voltage as the conventional one is applied to the input converter 10. The input signal S1 at the reduced power supply voltage V CC
Moreover, the same dynamic range as the conventional one can be allowed.
【００２２】なお上述の実施例においては、電源電圧Ｖ
CCを電流折返し部１１に直接供給せず、入力変換部１０
の定電流源１４及び１５が供給する電流２Ｉと、定電流
源７及び８が流す電流Ｉとのそれぞれの差電流Ｉを電流
折返し部１１に与えて折り返させる場合について述べた
が、本発明はこれに限らず、電源電圧ＶCCを電流折返し
部に直接供給して、入力変換部及び電流折返し部に同一
電流を流すようにしても良い。この場合にも上述と同様
の効果を得ることができる。In the above embodiment, the power supply voltage V
Do not directly supply CC to the current folding section 11 but input conversion section 10
The case where the differential current I between the current 2I supplied by the constant current sources 14 and 15 and the current I supplied by the constant current sources 7 and 8 is given to the current folding section 11 to be folded back has been described. However, the present invention is not limited to this, and the power supply voltage V CC may be directly supplied to the current folding unit so that the same current flows through the input conversion unit and the current folding unit. Also in this case, the same effect as described above can be obtained.
【００２３】すなわち、図２に示すように、ダイオード
リミツタ回路１６は、ダイオードリミツタ回路９の構成
のうち入力変換部１０及び電流折返し部１１に代えて、
入力変換部１７及び電流折返し部１８を配されている。
入力変換部１７は、入力変換部１０の構成のうち定電流
源１４及び１５に代えて、ダイオード接続されたＰＮＰ
形トランジスタＱ１７及びＱ１８が配されている。トラ
ンジスタＱ１７及びＱ１８のエミツタはそれぞれ抵抗Ｒ
１７及びＲ１８を介して電源ＶCCに接続されている。That is, as shown in FIG. 2, the diode limiter circuit 16 is replaced with the input conversion section 10 and the current folding section 11 in the configuration of the diode limiter circuit 9.
An input conversion unit 17 and a current folding unit 18 are arranged.
The input conversion unit 17 is a diode-connected PNP instead of the constant current sources 14 and 15 in the configuration of the input conversion unit 10.
Type transistors Q17 and Q18 are arranged. The emitters of the transistors Q17 and Q18 are resistors R, respectively.
It is connected to the power supply V CC via 17 and R18.
【００２４】電流折返し部１８は、電流折返し部１１の
構成のうちトランジスタＱ１１及びＱ１２に代えて、Ｐ
ＮＰ形トランジスタＱ１９及びＱ２０がそれぞれ配され
ている。トランジスタＱ１９は、ベースがトランジスタ
Ｑ１８に接続されてカレントミラーに構成され、エミツ
タが抵抗Ｒ１９を介して電源ＶCCに接続されている。ト
ランジスタＱ２０は、ベースがトランジスタＱ１７に接
続されてカレントミラーに構成され、エミツタが抵抗Ｒ
２０を介して電源ＶCCに接続されている。The current folding section 18 has a structure in which the transistors Q11 and Q12 in the configuration of the current folding section 11 are replaced by P.
NP type transistors Q19 and Q20 are arranged respectively. The transistor Q19 has a base connected to the transistor Q18 to form a current mirror, and an emitter connected to the power supply V CC via the resistor R19. The base of the transistor Q20 is connected to the transistor Q17 to form a current mirror, and the emitter has a resistor R.
It is connected via 20 to the power supply V CC .
【００２５】また上述の実施例においては、入力信号Ｓ
１を入力変換部１０で電圧電流変換して得た電流出力Ｓ
８及びＳ９を電流折返し部１１で折り返した電流出力Ｓ
１０及びＳ１１を制限変換部１２に流す場合について述
べたが、本発明はこれに限らず、入力信号Ｓ１を入力変
換部で電圧電流変換して得た電流出力によつて、この電
流出力と同一の電流出力を制限変換部に直接流す場合に
も適用し得る。In the above embodiment, the input signal S
Current output S obtained by voltage-current conversion of 1 in the input converter 10
8 and S9 are returned by the current return section 11 and the current output S
Although the case where 10 and S11 are supplied to the limiting conversion unit 12 has been described, the present invention is not limited to this, and the same current output can be obtained by the current output obtained by voltage-current converting the input signal S1 in the input conversion unit. The present invention can also be applied to the case where the current output of 1 is directly passed to the limiting conversion unit.
【００２６】すなわち、図３に示すように、ダイオード
リミツタ回路１９は、ダイオードリミツタ回路９の構成
のうち、電流折返し部１１が除かれていると共に、入力
変換部１０に代えて、入力変換部２０が配されている。
入力変換部２０は、入力変換部１７のコンデンサＣ1 及
び抵抗Ｒ６〜Ｒ８以外の素子が（紙面に向かつて）上下
を逆向きに構成されており、ＮＰＮ形トランジスタＱ１
及びＱ２に代えて、ＰＮＰ形トランジスタＱ２１及びＱ
２２が配されている。That is, as shown in FIG. 3, the diode limiter circuit 19 has the same configuration as that of the diode limiter circuit 9 except that the current folding section 11 is removed, and the input conversion section 10 is replaced with an input conversion section. The section 20 is arranged.
In the input conversion unit 20, the elements other than the capacitor C 1 and the resistors R6 to R8 of the input conversion unit 17 are configured in the upside-down direction (once facing the paper surface), and the NPN transistor Q1 is used.
And Q2 instead of PNP transistors Q21 and Q
22 are arranged.
【００２７】トランジスタＱ２１及びＱ２２のエミツタ
は、それぞれ定電流源２１及び２２を介して電源電圧Ｖ
CCに接続されていると共に、抵抗Ｒ５を介して互いに接
続されている。トランジスタＱ２１のコレクタは、ダイ
オード接続されたＮＰＮ形トランジスタＱ２３及び抵抗
Ｒ２１でなる直列回路を介して、接地ラインに接続され
ている。トランジスタＱ２２のコレクタは、ダイオード
接続されたＮＰＮ形トランジスタＱ２４及び抵抗Ｒ２２
でなる直列回路を介して、接地ラインに接続されてい
る。トランジスタＱ２３のベースは、制限変換部１２の
トランジスタＱ１６のベースに接続されて、カレントミ
ラーを構成する。トランジスタＱ２４のベースは、制限
変換部１２のトランジスタＱ１５のベースに接続され
て、カレントミラーを構成する。The emitters of the transistors Q21 and Q22 are connected to the power source voltage V via constant current sources 21 and 22, respectively.
It is connected to CC and is also connected to each other via a resistor R5. The collector of the transistor Q21 is connected to the ground line via a series circuit composed of a diode-connected NPN transistor Q23 and a resistor R21. The collector of the transistor Q22 is a diode-connected NPN transistor Q24 and a resistor R22.
Is connected to the ground line via the series circuit. The base of the transistor Q23 is connected to the base of the transistor Q16 of the limit conversion unit 12 to form a current mirror. The base of the transistor Q24 is connected to the base of the transistor Q15 of the limiting conversion unit 12 to form a current mirror.
【００２８】さらに上述の実施例においては、ビデオテ
ープレコーダのビデオ輝度信号を入力信号Ｓ１として入
力する場合について述べたが、本発明はこれに限らず、
任意の信号を入力して、これを所定の値に制限して出力
する場合に広く適用できる。Further, in the above embodiment, the case where the video luminance signal of the video tape recorder is inputted as the input signal S1 has been described, but the present invention is not limited to this.
It can be widely applied when inputting an arbitrary signal and limiting it to a predetermined value and outputting it.
【００２９】[0029]
【発明の効果】上述のように本発明によれば、同一電源
に対して、電圧電流変換部と、電流電圧変換部とを並列
に接続して、電圧電流変換部に従来と同様の電圧を印加
することにより、低電圧化した電源電圧で、入力信号に
従来と同一のダイナミツクレンジを許容し得るリミツタ
回路を実現できる。As described above, according to the present invention, the voltage-current conversion unit and the current-voltage conversion unit are connected in parallel to the same power supply, and the voltage similar to the conventional voltage is supplied to the voltage-current conversion unit. By applying the voltage, it is possible to realize a limiter circuit that allows the input signal to have the same dynamic range as the conventional one with a reduced power supply voltage.
【図１】本発明によるリミツタ回路の一実施例によるダ
イオードリミツタ回路を示す接続図である。FIG. 1 is a connection diagram showing a diode limiter circuit according to an embodiment of a limiter circuit according to the present invention.
【図２】他の実施例によるダイオードリミツタ回路を示
す接続図である。FIG. 2 is a connection diagram showing a diode limiter circuit according to another embodiment.
【図３】他の実施例によるダイオードリミツタ回路を示
す接続図である。FIG. 3 is a connection diagram showing a diode limiter circuit according to another embodiment.
【図４】従来のダイオードリミツタ回路を示す接続図で
ある。FIG. 4 is a connection diagram showing a conventional diode limiter circuit.
１、９、１６、１９……ダイオードリミツタ回路、２、
１０、１７、２０……入力変換部、３、１２……制限変
換部、４、１３……出力部、５〜８、１４、１５、２
１、２２……定電流源、１１、１８……電流折返し部。1, 9, 16, 19 ... Diode limiter circuit, 2,
10, 17, 20 ... Input conversion unit, 3, 12 ... Restriction conversion unit, 4, 13 ... Output unit, 5-8, 14, 15, 2
1, 22 ... Constant current source, 11, 18 ... Current folding section.
Claims (5)
号を発生する電圧電流変換部と、当該第１の電流信号と
同一の第２の電流信号で駆動され、当該第２の電流信号
を電流電圧変換する電流電圧変換部とを有し、上記入力
信号を所定の値に制限した出力信号を出力するリミツタ
回路において、 同一電源に対して、上記電圧電流変換部と、上記電流電
圧変換部とを並列に接続することを特徴とするリミツタ
回路。1. A voltage-current conversion unit for converting an input signal into a voltage-current and generating a first current signal, and a second current signal which is the same as the first current signal and is driven by the second current. In a limiter circuit having a current-voltage conversion unit for converting a signal into a current-voltage and outputting an output signal with the input signal limited to a predetermined value, the voltage-current conversion unit and the current-voltage conversion unit for the same power supply. A limiter circuit characterized in that a converter and a converter are connected in parallel.
ることを特徴とする請求項１に記載のリミツタ回路。2. The limiter circuit according to claim 1, wherein the voltage of the power source is approximately 3 [V] or less.
号を上記所定の値に応じて制限して電流電圧変換するこ
とを特徴とする請求項１に記載のリミツタ回路。3. The limiter circuit according to claim 1, wherein the current-voltage conversion unit limits the second current signal according to the predetermined value and performs current-voltage conversion.
電流信号をカレントミラーで折り返して上記第２の電流
信号を生成することを特徴とする請求項１に記載のリミ
ツタ回路。4. The limiter circuit according to claim 1, wherein the first current signal generated by the voltage-current converter is folded back by a current mirror to generate the second current signal.
形の第２のトランジスタとでなるトランジスタ差動対に
入力し、 第１の定電流を流す第１及び第２の定電流源をそれぞれ
上記第１及び第２のトランジスタのエミツタに接続し、 上記第１の定電流の２倍でなる第２の定電流を流す第３
及び第４の定電流源をそれぞれ上記第１及び第２のトラ
ンジスタのコレクタに接続し、 上記第１及び第２のトランジスタのコレクタより、上記
第２の定電流と上記第１の定電流との差分を上記入力信
号に応じて制御した上記第１の電流信号をそれぞれ出力
することを特徴とする請求項１又は請求項４に記載のリ
ミツタ回路。5. The voltage-current converter outputs the input signal to an NPN first transistor and an NPN transistor.
Input to a transistor differential pair consisting of a second transistor and a second constant current source for supplying a first constant current to the emitters of the first and second transistors, respectively, Third flow of a second constant current that is twice the first constant current
And a fourth constant current source are connected to the collectors of the first and second transistors, respectively, and the second constant current and the first constant current are connected from the collectors of the first and second transistors. The limiter circuit according to claim 1 or 4, wherein the first current signal whose difference is controlled according to the input signal is output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270377A JPH08111622A (en) | 1994-10-07 | 1994-10-07 | Limiter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270377A JPH08111622A (en) | 1994-10-07 | 1994-10-07 | Limiter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111622A true JPH08111622A (en) | 1996-04-30 |
Family
ID=17485413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6270377A Pending JPH08111622A (en) | 1994-10-07 | 1994-10-07 | Limiter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111622A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187121A (en) * | 2009-02-10 | 2010-08-26 | New Japan Radio Co Ltd | Video signal output circuit |
-
1994
- 1994-10-07 JP JP6270377A patent/JPH08111622A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187121A (en) * | 2009-02-10 | 2010-08-26 | New Japan Radio Co Ltd | Video signal output circuit |
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