JPH08111614A - 負帰還可変利得増幅回路および負帰還増幅回路 - Google Patents
負帰還可変利得増幅回路および負帰還増幅回路Info
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- JPH08111614A JPH08111614A JP20587895A JP20587895A JPH08111614A JP H08111614 A JPH08111614 A JP H08111614A JP 20587895 A JP20587895 A JP 20587895A JP 20587895 A JP20587895 A JP 20587895A JP H08111614 A JPH08111614 A JP H08111614A
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- Microwave Amplifiers (AREA)
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Abstract
(57)【要約】
【課題】 帰還ＦＥＴの物理寸法に依存しない利得制御
を可能とし、帰還回路を通しての、入力側から出力側へ
の信号伝達を防止する。 【解決手段】 増幅器の出力信号を、出力端子から入力
端子に帰還する帰還回路を、ＦＥＴで構成し、この帰還
ＦＥＴのゲート端子を、コンデンサを介して、増幅器の
出力端子に接続し、ソース端子を増幅器の入力端子に接
続する。帰還ＦＥＴのゲート端子に印加するバイアス電
圧を制御することによって、帰還ＦＥＴの相互コンダク
タンスを変化させて、増幅器の利得を制御する。
を可能とし、帰還回路を通しての、入力側から出力側へ
の信号伝達を防止する。 【解決手段】 増幅器の出力信号を、出力端子から入力
端子に帰還する帰還回路を、ＦＥＴで構成し、この帰還
ＦＥＴのゲート端子を、コンデンサを介して、増幅器の
出力端子に接続し、ソース端子を増幅器の入力端子に接
続する。帰還ＦＥＴのゲート端子に印加するバイアス電
圧を制御することによって、帰還ＦＥＴの相互コンダク
タンスを変化させて、増幅器の利得を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、無線受信機のＡＧ
Ｃ（Automatic Gain Control）回路等に好適な負帰還可
変利得増幅回路に関する。
Ｃ（Automatic Gain Control）回路等に好適な負帰還可
変利得増幅回路に関する。
【０００２】
【従来の技術】近年、無線電話などの普及によって、振
幅変動の激しい受信信号を、ほぼ一定レベルの信号に変
換する、ダイナミックレンジが広く、かつ線形性の高い
可変利得増幅回路が強く要請されている。
幅変動の激しい受信信号を、ほぼ一定レベルの信号に変
換する、ダイナミックレンジが広く、かつ線形性の高い
可変利得増幅回路が強く要請されている。
【０００３】図１は、従来の一般的な負帰還増幅回路を
示している。この負帰還増幅回路は、増幅器１と、帰還
回路３とを備え、帰還回路３は、コンデンサ３ａと抵抗
３ｂとから構成されている。また、増幅器１と入力端子
５との間には、入力整合回路７が接続され、増幅器１と
出力端子１１との間には、出力整合回路９が接続されて
いる。
示している。この負帰還増幅回路は、増幅器１と、帰還
回路３とを備え、帰還回路３は、コンデンサ３ａと抵抗
３ｂとから構成されている。また、増幅器１と入力端子
５との間には、入力整合回路７が接続され、増幅器１と
出力端子１１との間には、出力整合回路９が接続されて
いる。
【０００４】この帰還回路３は、信号を双方向に伝達す
るため、入力信号が増幅器１の入力側から出力側に伝達
されるという問題があった。特に、増幅器１の利得が１
よりも小さい場合、帰還回路３を通して出力側に伝達さ
れる信号の影響が大きくなるという問題があった。
るため、入力信号が増幅器１の入力側から出力側に伝達
されるという問題があった。特に、増幅器１の利得が１
よりも小さい場合、帰還回路３を通して出力側に伝達さ
れる信号の影響が大きくなるという問題があった。
【０００５】図２および図３は、従来の可変利得増幅回
路を示している。図２の増幅回路は、増幅器としてデュ
アルゲートＦＥＴ２１を用い、デュアルゲート端子の一
方を制御端子２３として、可変利得増幅回路を実現して
いる。なお、入力整合回路７には、それを構成するＦＥ
Ｔのゲート端子に、バイアス端子２７を介して、ゲート
バイアス電圧Ｖｇが印加され、出力整合回路９には、そ
れを構成するＦＥＴのドレイン端子に、バイアス端子２
９を介して、ドレインバイアス電圧Ｖｄｄが印加されて
いる。
路を示している。図２の増幅回路は、増幅器としてデュ
アルゲートＦＥＴ２１を用い、デュアルゲート端子の一
方を制御端子２３として、可変利得増幅回路を実現して
いる。なお、入力整合回路７には、それを構成するＦＥ
Ｔのゲート端子に、バイアス端子２７を介して、ゲート
バイアス電圧Ｖｇが印加され、出力整合回路９には、そ
れを構成するＦＥＴのドレイン端子に、バイアス端子２
９を介して、ドレインバイアス電圧Ｖｄｄが印加されて
いる。
【０００６】図３の増幅回路は、ＦＥＴ３１および３３
によってカスコード増幅器を構成し、ＦＥＴ３３のゲー
ト端子を制御端子３５として、可変利得増幅回路を実現
している。図２および図３の可変利得増幅回路は等価で
あり、いずれもＦＥＴの相互コンダクタンスを変化させ
て、その利得を制御している。
によってカスコード増幅器を構成し、ＦＥＴ３３のゲー
ト端子を制御端子３５として、可変利得増幅回路を実現
している。図２および図３の可変利得増幅回路は等価で
あり、いずれもＦＥＴの相互コンダクタンスを変化させ
て、その利得を制御している。
【０００７】図３において、増幅回路への入力信号のレ
ベルが低く、増幅器の利得を大きくしなければならない
場合は、制御端子３５への印加電圧を正の値として、Ｆ
ＥＴ３１のドレインへの電圧配分を大きくし、その相互
コンダクタンスｇｍを増加させる。逆に、増幅回路への
入力信号のレベルが高く、増幅器の利得を小さくしなけ
ればならない場合は、制御端子３５への印加電圧を負の
値として、ＦＥＴ３１のドレインへの電圧配分を小さく
するとともに、ＦＥＴ３３のゲート・ソース間の逆バイ
アスを深くして、両ＦＥＴ３１および３３の相互コンダ
クタンスｇｍを減少させる。
ベルが低く、増幅器の利得を大きくしなければならない
場合は、制御端子３５への印加電圧を正の値として、Ｆ
ＥＴ３１のドレインへの電圧配分を大きくし、その相互
コンダクタンスｇｍを増加させる。逆に、増幅回路への
入力信号のレベルが高く、増幅器の利得を小さくしなけ
ればならない場合は、制御端子３５への印加電圧を負の
値として、ＦＥＴ３１のドレインへの電圧配分を小さく
するとともに、ＦＥＴ３３のゲート・ソース間の逆バイ
アスを深くして、両ＦＥＴ３１および３３の相互コンダ
クタンスｇｍを減少させる。
【０００８】ところで、ＦＥＴの線形性は、相互コンダ
クタンスが減少するにつれて、大幅に劣化する。このた
め、ＦＥＴの相互コンダクタンスを変化させることによ
って、利得を変化させているこれらの増幅回路では、利
得低下時に、ＦＥＴ３１の増幅率が急激に低下するとと
もに、ＦＥＴ３３の線形性が著しく劣化する。この結
果、振幅の大きな入力信号に応答して利得を下げるほ
ど、許容最大入力レベルが低下してしまうという問題が
あった。すなわち、低歪み動作の範囲が狭いという不都
合があった。
クタンスが減少するにつれて、大幅に劣化する。このた
め、ＦＥＴの相互コンダクタンスを変化させることによ
って、利得を変化させているこれらの増幅回路では、利
得低下時に、ＦＥＴ３１の増幅率が急激に低下するとと
もに、ＦＥＴ３３の線形性が著しく劣化する。この結
果、振幅の大きな入力信号に応答して利得を下げるほ
ど、許容最大入力レベルが低下してしまうという問題が
あった。すなわち、低歪み動作の範囲が狭いという不都
合があった。
【０００９】図４は、これらの可変利得増幅回路の欠点
を解決するために開発された増幅回路を示す。これは、
１９９１年のIEEE MTT-S International Microwave Sym
posiumにおいて発表されたものである。この増幅回路
は、増幅器としてソース接地のＦＥＴ４１を用い、帰還
回路としてコンデンサ４３ａとＦＥＴ４３ｂとの直列回
路を用いている。また、ＦＥＴ４３ｂのゲート端子をバ
イパス用のコンデンサ４５を介して接地するとともに、
このゲート端子を制御端子４７に接続している。そし
て、制御端子４７に印加する電圧を制御して、ＦＥＴ４
３ｂのドレイン・ソース間の抵抗値を変化させることに
よって、増幅回路の利得を制御している。
を解決するために開発された増幅回路を示す。これは、
１９９１年のIEEE MTT-S International Microwave Sym
posiumにおいて発表されたものである。この増幅回路
は、増幅器としてソース接地のＦＥＴ４１を用い、帰還
回路としてコンデンサ４３ａとＦＥＴ４３ｂとの直列回
路を用いている。また、ＦＥＴ４３ｂのゲート端子をバ
イパス用のコンデンサ４５を介して接地するとともに、
このゲート端子を制御端子４７に接続している。そし
て、制御端子４７に印加する電圧を制御して、ＦＥＴ４
３ｂのドレイン・ソース間の抵抗値を変化させることに
よって、増幅回路の利得を制御している。
【００１０】この可変利得増幅回路によれば、増幅器と
して動作するＦＥＴ４１のドレインバイアス電圧が一定
となるので、低歪み動作の範囲が、図３の可変利得増幅
回路に比較して増加する。また、入力信号の振幅増加に
応答して、ＦＥＴ４３ｂのドレイン・ソース間抵抗を下
げ、増幅器の利得を低下させると、増幅器の入力インピ
ーダンスが下がる。このため、ＦＥＴ４１のゲートに印
加される電圧レベルを低く抑えることができ、許容最大
入力レベルをさらに上げることができる。
して動作するＦＥＴ４１のドレインバイアス電圧が一定
となるので、低歪み動作の範囲が、図３の可変利得増幅
回路に比較して増加する。また、入力信号の振幅増加に
応答して、ＦＥＴ４３ｂのドレイン・ソース間抵抗を下
げ、増幅器の利得を低下させると、増幅器の入力インピ
ーダンスが下がる。このため、ＦＥＴ４１のゲートに印
加される電圧レベルを低く抑えることができ、許容最大
入力レベルをさらに上げることができる。
【００１１】この可変利得増幅回路を、さらに高い入力
信号レベルまで低歪みで動作させるためには、増幅器の
入力インピーダンスを広い範囲で変化させることが重要
である。
信号レベルまで低歪みで動作させるためには、増幅器の
入力インピーダンスを広い範囲で変化させることが重要
である。
【００１２】図５は、図４の帰還ＦＥＴ４３ｂの、ゲー
ト制御電圧と、ドレイン・ソース間抵抗Ｒｄｓとの関係
を示す図である。ＦＥＴ４３ｂのゲート幅は、１００μ
ｍに設定され、そのときのＦＥＴ４３ｂの最小抵抗値は
数十オームである。このため、図４の増幅回路の最小利
得も−１０ｄＢ程度が限界であった。増幅回路の最小利
得をより下げるためには、帰還ＦＥＴ４３ｂのドレイン
・ソース間抵抗をさらに減少させる必要がある。このた
めには、ＦＥＴ４３ｂのゲート幅を大きくしなければな
らない。しかしながら、これによる寄生容量の増加は、
増幅器の性能（利得・帯域幅積）を低下させるという問
題があった。
ト制御電圧と、ドレイン・ソース間抵抗Ｒｄｓとの関係
を示す図である。ＦＥＴ４３ｂのゲート幅は、１００μ
ｍに設定され、そのときのＦＥＴ４３ｂの最小抵抗値は
数十オームである。このため、図４の増幅回路の最小利
得も−１０ｄＢ程度が限界であった。増幅回路の最小利
得をより下げるためには、帰還ＦＥＴ４３ｂのドレイン
・ソース間抵抗をさらに減少させる必要がある。このた
めには、ＦＥＴ４３ｂのゲート幅を大きくしなければな
らない。しかしながら、これによる寄生容量の増加は、
増幅器の性能（利得・帯域幅積）を低下させるという問
題があった。
【００１３】図６は、従来の負帰還増幅回路示してい
る。これは、ＳＵ５４３１３３に開示されたものであ
る。この増幅回路は、トランジスタ５１および５３から
構成された２段増幅器と、帰還トランジスタ５２とを備
えている。帰還トランジスタ５２のベースは、抵抗５４
を介して出力トランジスタ５３のコレクタに接続される
とともに、コンデンサ５５を介して出力トランジスタ５
３のベースに接続されている。また、帰還トランジスタ
５２のエミッタは、抵抗５６を介して出力トランジスタ
５３のベースに接続されている。出力トランジスタ５３
のコレクタにおける不安定電圧は、抵抗５４を通って帰
還トランジスタ５２のベースに電流を発生する。この電
流は、帰還トランジスタ５２によって増幅され、抵抗５
６を介して出力トランジスタ５３のベースに供給され、
コレクタの不安定を補償する。これによって、出力トラ
ンジスタ５３の出力損失を低減し、最大出力信号を増加
させることができる。
る。これは、ＳＵ５４３１３３に開示されたものであ
る。この増幅回路は、トランジスタ５１および５３から
構成された２段増幅器と、帰還トランジスタ５２とを備
えている。帰還トランジスタ５２のベースは、抵抗５４
を介して出力トランジスタ５３のコレクタに接続される
とともに、コンデンサ５５を介して出力トランジスタ５
３のベースに接続されている。また、帰還トランジスタ
５２のエミッタは、抵抗５６を介して出力トランジスタ
５３のベースに接続されている。出力トランジスタ５３
のコレクタにおける不安定電圧は、抵抗５４を通って帰
還トランジスタ５２のベースに電流を発生する。この電
流は、帰還トランジスタ５２によって増幅され、抵抗５
６を介して出力トランジスタ５３のベースに供給され、
コレクタの不安定を補償する。これによって、出力トラ
ンジスタ５３の出力損失を低減し、最大出力信号を増加
させることができる。
【００１４】しかしながら、図６の負帰還増幅回路で
は、出力トランジスタ５３と帰還トランジスタ５２とが
一体化されており、これらのトランジスタを独立に制御
することはできない。このため、増幅回路の利得を外部
から変化させることはできなかった。
は、出力トランジスタ５３と帰還トランジスタ５２とが
一体化されており、これらのトランジスタを独立に制御
することはできない。このため、増幅回路の利得を外部
から変化させることはできなかった。
【００１５】図７は、米国特許出願第５，２６４，８０
６号に開示された、Ｋｏｂａｙａｓｈｉによる従来の負
帰還増幅回路である。この増幅回路は、ダーリントン増
幅器６２と、アクティブフィードバック回路６４とを備
えている。このアクティブフィードバック回路６４は、
トランジスタＱＦ、抵抗ＲｔｅおよびＲｂｔを有し、ト
ランジスタＱＦのベースが、抵抗Ｒｂｔを介して、ダー
リントン増幅器６２の出力端に接続されるとともに、エ
ミッタが抵抗ＲＦを介して、ダーリントン増幅器６２の
入力端に接続されている。この増幅回路において、アク
ティブフィードバック回路６４のインダクタンス値は、
抵抗ＲｂｔおよびＲｔｅの抵抗値を変えることによっ
て、変化させることができる。これによって、この増幅
回路の帯域幅を可変にすることができる。しかしなが
ら、アクティブフィードバック回路６４のトランジスタ
ＱＦは、増幅器６２から独立して動作することはできな
い。したがって、外部から増幅回路の利得を制御するこ
とはできなかった。
６号に開示された、Ｋｏｂａｙａｓｈｉによる従来の負
帰還増幅回路である。この増幅回路は、ダーリントン増
幅器６２と、アクティブフィードバック回路６４とを備
えている。このアクティブフィードバック回路６４は、
トランジスタＱＦ、抵抗ＲｔｅおよびＲｂｔを有し、ト
ランジスタＱＦのベースが、抵抗Ｒｂｔを介して、ダー
リントン増幅器６２の出力端に接続されるとともに、エ
ミッタが抵抗ＲＦを介して、ダーリントン増幅器６２の
入力端に接続されている。この増幅回路において、アク
ティブフィードバック回路６４のインダクタンス値は、
抵抗ＲｂｔおよびＲｔｅの抵抗値を変えることによっ
て、変化させることができる。これによって、この増幅
回路の帯域幅を可変にすることができる。しかしなが
ら、アクティブフィードバック回路６４のトランジスタ
ＱＦは、増幅器６２から独立して動作することはできな
い。したがって、外部から増幅回路の利得を制御するこ
とはできなかった。
【００１６】図８は、Electronics Letters 14th, Sept
ember, 1989, Vol 25, No. 19, pp.1317-1318に発表さ
れた従来の負帰還可変利得増幅回路である。この増幅回
路は、差動増幅器である。図において、主増幅部は、ト
ランジスタＱ１およびＱ２からなり、トランジスタＱ３
が負帰還回路を構成している。すなわち、帰還トランジ
スタＱ３のベースが出力トランジスタＱ２の出力端子に
接続されるとともに、帰還トランジスタＱ３のエミッタ
が、抵抗ＲＬ１を介して、出力トランジスタＱ２の入力
端子に接続されている。このようにトランジスタＱ３を
帰還回路に使用することにより、この可変利得増幅回路
の帯域幅を広げることができる。また、この可変利得増
幅回路は、トランジスタＱ１の相互コンダクタンスを変
えることによって、利得を変化させている。
ember, 1989, Vol 25, No. 19, pp.1317-1318に発表さ
れた従来の負帰還可変利得増幅回路である。この増幅回
路は、差動増幅器である。図において、主増幅部は、ト
ランジスタＱ１およびＱ２からなり、トランジスタＱ３
が負帰還回路を構成している。すなわち、帰還トランジ
スタＱ３のベースが出力トランジスタＱ２の出力端子に
接続されるとともに、帰還トランジスタＱ３のエミッタ
が、抵抗ＲＬ１を介して、出力トランジスタＱ２の入力
端子に接続されている。このようにトランジスタＱ３を
帰還回路に使用することにより、この可変利得増幅回路
の帯域幅を広げることができる。また、この可変利得増
幅回路は、トランジスタＱ１の相互コンダクタンスを変
えることによって、利得を変化させている。
【００１７】しかしながら、この負帰還可変利得増幅回
路では、帰還トランジスタＱ３は、主増幅部から独立し
て動作することができず、帰還量を制御して利得を制御
することは不可能であった。さらに、この可変利得増幅
回路は、主増幅部のトランジスタＱ１の相互コンダクタ
ンスを変えることによって利得を制御しているので、前
述した欠点があった。すなわち、可変利得増幅回路の利
得が低い場合に、トランジスタＱ１は、その増幅率が急
激に低下し、線形性が著しく劣化する。このため、利得
を下げるほど、許容最大入力レベルが低下し、低歪み動
作を実現する許容最大入力レベルが、比較的低いという
欠点があった。
路では、帰還トランジスタＱ３は、主増幅部から独立し
て動作することができず、帰還量を制御して利得を制御
することは不可能であった。さらに、この可変利得増幅
回路は、主増幅部のトランジスタＱ１の相互コンダクタ
ンスを変えることによって利得を制御しているので、前
述した欠点があった。すなわち、可変利得増幅回路の利
得が低い場合に、トランジスタＱ１は、その増幅率が急
激に低下し、線形性が著しく劣化する。このため、利得
を下げるほど、許容最大入力レベルが低下し、低歪み動
作を実現する許容最大入力レベルが、比較的低いという
欠点があった。
【００１８】以上を要約すると、 （１）図２および図３に示した従来の可変利得増幅回路
では、増幅器の線形性が悪いために、許容最大入力レベ
ルが抑制されていた。
では、増幅器の線形性が悪いために、許容最大入力レベ
ルが抑制されていた。
【００１９】（２）図４に示した従来の可変利得増幅回
路では、可変利得増幅器を構成するＦＥＴの物理的寸法
によって、許容最大入力レベルが限定されていた。
路では、可変利得増幅器を構成するＦＥＴの物理的寸法
によって、許容最大入力レベルが限定されていた。
【００２０】（３）図６および図７に示した負帰還増幅
回路においては、帰還部を形成するトランジスタが、主
増幅部から独立して動作することができないため、増幅
回路の利得を制御することができなかった。
回路においては、帰還部を形成するトランジスタが、主
増幅部から独立して動作することができないため、増幅
回路の利得を制御することができなかった。
【００２１】（４）図８に示す負帰還可変利得増幅回路
では、帰還部を形成するトランジスタが、主増幅部から
独立して動作することができないため、増幅回路の利得
を制御することができなかった。また、増幅器の線形性
が悪いために、許容最大入力レベルが抑制されていた。
では、帰還部を形成するトランジスタが、主増幅部から
独立して動作することができないため、増幅回路の利得
を制御することができなかった。また、増幅器の線形性
が悪いために、許容最大入力レベルが抑制されていた。
【００２２】
【発明が解決しようとする課題】そこで、本発明の目的
は、線形性に優れ、かつ許容最大入力レベルの大きな負
帰還可変利得増幅回路を提供することである。
は、線形性に優れ、かつ許容最大入力レベルの大きな負
帰還可変利得増幅回路を提供することである。
【００２３】また、本発明の他の目的は、入力信号が、
入力側から出力側へ、帰還回路を通って伝達することの
ない負帰還可変利得増幅回路を提供することである。
入力側から出力側へ、帰還回路を通って伝達することの
ない負帰還可変利得増幅回路を提供することである。
【００２４】
【課題を解決するための手段】本発明は、入力信号を増
幅する増幅器と、第１の電圧が印加される第１の端子
と、第２の電圧が印加される第２の端子と、制御端子が
前記第１の端子に接続され、第１主電流端子が前記増幅
器の入力端子に接続され、かつ第２主電流端子が前記第
２の端子に接続された帰還トランジスタと、前記増幅器
の出力端子と前記帰還トランジスタの制御端子との間に
接続されたコンデンサとを具備し、前記第１の電圧およ
び前記第２の電圧の少なくとも一方に応答して、その利
得を変化させることを特徴とする。
幅する増幅器と、第１の電圧が印加される第１の端子
と、第２の電圧が印加される第２の端子と、制御端子が
前記第１の端子に接続され、第１主電流端子が前記増幅
器の入力端子に接続され、かつ第２主電流端子が前記第
２の端子に接続された帰還トランジスタと、前記増幅器
の出力端子と前記帰還トランジスタの制御端子との間に
接続されたコンデンサとを具備し、前記第１の電圧およ
び前記第２の電圧の少なくとも一方に応答して、その利
得を変化させることを特徴とする。
【００２５】また、前記負帰還可変利得増幅回路は、さ
らに、前記負帰還可変利得増幅回路への入力信号の電力
を測定し、該電力を示す検出信号を出力する測定手段
と、前記検出信号に基づいて、前記第１の電圧を出力す
る制御回路と、前記第２の電圧を出力する定電圧源とを
具備してもよい。
らに、前記負帰還可変利得増幅回路への入力信号の電力
を測定し、該電力を示す検出信号を出力する測定手段
と、前記検出信号に基づいて、前記第１の電圧を出力す
る制御回路と、前記第２の電圧を出力する定電圧源とを
具備してもよい。
【００２６】また、前記負帰還可変利得増幅回路は、さ
らに、前記第１の電圧を出力する定電圧源と、前記負帰
還可変利得増幅回路への入力信号の電力を測定し、該電
力を示す検出信号を出力する測定手段と、前記検出信号
に基づいて、前記第２の電圧を出力する制御回路とを具
備してもよい。
らに、前記第１の電圧を出力する定電圧源と、前記負帰
還可変利得増幅回路への入力信号の電力を測定し、該電
力を示す検出信号を出力する測定手段と、前記検出信号
に基づいて、前記第２の電圧を出力する制御回路とを具
備してもよい。
【００２７】また、前記負帰還可変利得増幅回路は、さ
らに、前記負帰還可変利得増幅回路への入力信号の電力
を測定し、該電力を示す検出信号を出力する測定手段
と、前記検出信号に基づいて、前記第１の電圧および前
記第２の電圧を出力する制御回路とを具備してもよい。
らに、前記負帰還可変利得増幅回路への入力信号の電力
を測定し、該電力を示す検出信号を出力する測定手段
と、前記検出信号に基づいて、前記第１の電圧および前
記第２の電圧を出力する制御回路とを具備してもよい。
【００２８】また、前記第１の端子および前記第２の端
子の少なくとも一方を、コンデンサを介して接地しても
よい。
子の少なくとも一方を、コンデンサを介して接地しても
よい。
【００２９】また、前記増幅器は、カスコード増幅器で
あってもよい。
あってもよい。
【００３０】また、前記増幅器は、多段増幅器であって
もよい。
もよい。
【００３１】また、前記帰還トランジスタは、電界効果
トランジスタであり、前記制御端子はそのゲート端子、
前記第１主電流端子はそのソース端子、前記第２主電流
端子はそのドレイン端子であってもよい。
トランジスタであり、前記制御端子はそのゲート端子、
前記第１主電流端子はそのソース端子、前記第２主電流
端子はそのドレイン端子であってもよい。
【００３２】また、前記帰還トランジスタは、バイポー
ラトランジスタであり、前記制御端子はそのベース端
子、前記第１主電流端子はそのエミッタ端子、前記第２
主電流端子はそのコレクタ端子であってもよい。
ラトランジスタであり、前記制御端子はそのベース端
子、前記第１主電流端子はそのエミッタ端子、前記第２
主電流端子はそのコレクタ端子であってもよい。
【００３３】また、前記帰還トランジスタは、ヘテロ接
合バイポーラトランジスタであり、前記制御端子はその
ベース端子、前記第１主電流端子はそのエミッタ端子、
前記第２主電流端子はそのコレクタ端子であってもよ
い。
合バイポーラトランジスタであり、前記制御端子はその
ベース端子、前記第１主電流端子はそのエミッタ端子、
前記第２主電流端子はそのコレクタ端子であってもよ
い。
【００３４】さらに、本発明は、入力信号を増幅する増
幅器と、一端が前記増幅器の出力端子に接続されたコン
デンサと、制御端子が前記コンデンサの他端に接続さ
れ、第１主電流端子が前記増幅器の入力端子に接続さ
れ、かつ第２主電流端子が交流的に接地された帰還トラ
ンジスタとを具備することを特徴とする。
幅器と、一端が前記増幅器の出力端子に接続されたコン
デンサと、制御端子が前記コンデンサの他端に接続さ
れ、第１主電流端子が前記増幅器の入力端子に接続さ
れ、かつ第２主電流端子が交流的に接地された帰還トラ
ンジスタとを具備することを特徴とする。
【００３５】本発明による負帰還可変利得増幅回路は、
帰還トランジスタの相互コンダクタンスを変えることに
よって、帰還量を制御しているので、増幅トランジスタ
の物理寸法に依存しない可変利得増幅回路を実現でき
る。すなわち、振幅の大きい入力信号に対しては、帰還
トランジスタの相互コンダクタンスを増加させて、帰還
量を増やし、増幅回路の利得を下げる。逆に、振幅の小
さい入力信号に対しては、帰還トランジスタの相互コン
ダクタンスを減少させて、帰還量を減らし、増幅回路の
利得を上げる。こうして、振幅レベルが制御された信号
を出力する。
帰還トランジスタの相互コンダクタンスを変えることに
よって、帰還量を制御しているので、増幅トランジスタ
の物理寸法に依存しない可変利得増幅回路を実現でき
る。すなわち、振幅の大きい入力信号に対しては、帰還
トランジスタの相互コンダクタンスを増加させて、帰還
量を増やし、増幅回路の利得を下げる。逆に、振幅の小
さい入力信号に対しては、帰還トランジスタの相互コン
ダクタンスを減少させて、帰還量を減らし、増幅回路の
利得を上げる。こうして、振幅レベルが制御された信号
を出力する。
【００３６】この場合、帰還トランジスタの入力インピ
ーダンス、すなわち、帰還トランジスタの制御端子（Ｆ
ＥＴのゲート、またはバイポーラトランジスタのベー
ス）を見たインピーダンスは、ほぼ一定で高い値に保た
れる。一方、帰還トランジスタの出力インピーダンス、
すなわち、帰還トランジスタの主電流端子（ＦＥＴのソ
ース、またはバイポーラトランジスタのエミッタ）を見
たインピーダンスは、帰還トランジスタの相互コンダク
タンスに反比例して変化する。言い換えれば、増幅トラ
ンジスタの出力端子から見た帰還トランジスタのインピ
ーダンスは、ほぼ一定で高い値に保たれ、増幅トランジ
スタの入力端子から見た帰還トランジスタのインピーダ
ンスは、帰還トランジスタの相互コンダクタンスに反比
例して変化する。
ーダンス、すなわち、帰還トランジスタの制御端子（Ｆ
ＥＴのゲート、またはバイポーラトランジスタのベー
ス）を見たインピーダンスは、ほぼ一定で高い値に保た
れる。一方、帰還トランジスタの出力インピーダンス、
すなわち、帰還トランジスタの主電流端子（ＦＥＴのソ
ース、またはバイポーラトランジスタのエミッタ）を見
たインピーダンスは、帰還トランジスタの相互コンダク
タンスに反比例して変化する。言い換えれば、増幅トラ
ンジスタの出力端子から見た帰還トランジスタのインピ
ーダンスは、ほぼ一定で高い値に保たれ、増幅トランジ
スタの入力端子から見た帰還トランジスタのインピーダ
ンスは、帰還トランジスタの相互コンダクタンスに反比
例して変化する。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００３８】実施例１ 図９は、本発明による負帰還可変利得増幅回路７０を示
すブロック図である。図において、７１は、増幅器を構
成するソース接地のＦＥＴである。増幅ＦＥＴ７１に
は、帰還ＦＥＴ７３が接続されている。すなわち、帰還
ＦＥＴ７３のソースが増幅ＦＥＴ７１のゲートに接続さ
れ、帰還ＦＥＴ７３のゲートがコンデンサ７５を介して
増幅ＦＥＴ７１のドレインに接続されている。帰還ＦＥ
Ｔ７３のゲートは、さらに、抵抗７７を介して制御端子
７９に接続され、ドレインは、制御端子８１に接続され
ている。また、制御端子７９および８１は、バイパス用
のコンデンサ８３および８５を介して、それぞれ接地さ
れている。さらに、増幅ＦＥＴ７１のゲートは、入力整
合回路８７を介して入力端子９１に接続され、ドレイン
は、出力整合回路９３を介して、出力端子９５に接続さ
れている。
すブロック図である。図において、７１は、増幅器を構
成するソース接地のＦＥＴである。増幅ＦＥＴ７１に
は、帰還ＦＥＴ７３が接続されている。すなわち、帰還
ＦＥＴ７３のソースが増幅ＦＥＴ７１のゲートに接続さ
れ、帰還ＦＥＴ７３のゲートがコンデンサ７５を介して
増幅ＦＥＴ７１のドレインに接続されている。帰還ＦＥ
Ｔ７３のゲートは、さらに、抵抗７７を介して制御端子
７９に接続され、ドレインは、制御端子８１に接続され
ている。また、制御端子７９および８１は、バイパス用
のコンデンサ８３および８５を介して、それぞれ接地さ
れている。さらに、増幅ＦＥＴ７１のゲートは、入力整
合回路８７を介して入力端子９１に接続され、ドレイン
は、出力整合回路９３を介して、出力端子９５に接続さ
れている。
【００３９】このような構成において、制御端子８１の
電圧Ｖ２を一定（３Ｖ）に保ちながら、制御端子７９の
電圧Ｖ１をピンチオフ電圧から０Ｖまで変化させた場
合、ゲート幅が１００μｍの帰還ＦＥＴ７３の、入出力
インピーダンスおよび相互コンダクタンスは、図１０
（Ａ）のように変化する。
電圧Ｖ２を一定（３Ｖ）に保ちながら、制御端子７９の
電圧Ｖ１をピンチオフ電圧から０Ｖまで変化させた場
合、ゲート幅が１００μｍの帰還ＦＥＴ７３の、入出力
インピーダンスおよび相互コンダクタンスは、図１０
（Ａ）のように変化する。
【００４０】すなわち、帰還ＦＥＴ７３のゲートバイア
ス電圧Ｖ１が、ピンチオフ電圧から０Ｖに変化すると
き、帰還ＦＥＴ７３の相互コンダクタンスは、次第に増
加し、−０．６Ｖ付近から０Ｖまでは、ほぼ一定の値を
とる。また、帰還ＦＥＴ７３の入力インピーダンス、す
なわち、ゲート側インピーダンスは、４５０Ω前後の比
較的高い値でほぼ一定に保たれる。一方、帰還ＦＥＴ７
３の出力インピーダンス、すなわちソース側のインピー
ダンスは、帰還ＦＥＴ７３の相互コンダクタンスと反比
例する形で低下する。
ス電圧Ｖ１が、ピンチオフ電圧から０Ｖに変化すると
き、帰還ＦＥＴ７３の相互コンダクタンスは、次第に増
加し、−０．６Ｖ付近から０Ｖまでは、ほぼ一定の値を
とる。また、帰還ＦＥＴ７３の入力インピーダンス、す
なわち、ゲート側インピーダンスは、４５０Ω前後の比
較的高い値でほぼ一定に保たれる。一方、帰還ＦＥＴ７
３の出力インピーダンス、すなわちソース側のインピー
ダンスは、帰還ＦＥＴ７３の相互コンダクタンスと反比
例する形で低下する。
【００４１】一方、制御端子７９の電圧Ｖ１を一定（−
０．８Ｖ）に保ちながら、制御端子８１の電圧Ｖ２を０
Ｖから３Ｖまで変化させた場合、ゲート幅が１００μｍ
の帰還ＦＥＴ７３の、入出力インピーダンスおよび相互
コンダクタンスは、図１０（Ｂ）のように変化する。す
なわち、制御電圧Ｖ２を一定とし、制御電圧Ｖ１を変化
させた場合と、ほぼ同様の変化をする。
０．８Ｖ）に保ちながら、制御端子８１の電圧Ｖ２を０
Ｖから３Ｖまで変化させた場合、ゲート幅が１００μｍ
の帰還ＦＥＴ７３の、入出力インピーダンスおよび相互
コンダクタンスは、図１０（Ｂ）のように変化する。す
なわち、制御電圧Ｖ２を一定とし、制御電圧Ｖ１を変化
させた場合と、ほぼ同様の変化をする。
【００４２】このように、帰還ＦＥＴ７３のゲート電圧
またはドレイン電圧を変化させると、その相互コンダク
タンスも変化する。したがって、このゲート電圧または
ドレイン電圧によって、可変利得増幅回路の利得を制御
することができる。たとえば、ドレインバイアス電圧を
一定とし、ゲートバイアス電圧を深くすれば、相互コン
ダクタンスが減少し、負帰還量が減るので、可変利得増
幅回路の利得は増加する。逆に、ゲートバイアス電圧を
増加させれば、相互コンダクタンスが増加して、負帰還
量が増加するので、可変利得増幅回路の利得は減少す
る。同様の機能は、ゲートバイアス電圧を一定とし、ド
レインバイアス電圧を変化させても実現できる。この場
合、コンデンサ７５によって、ゲートバイアス電圧が増
幅ＦＥＴ７１のドレインに印加されないようにしてい
る。これによって、帰還ＦＥＴ７３を、増幅ＦＥＴ７１
とは独立に制御することが可能となる。
またはドレイン電圧を変化させると、その相互コンダク
タンスも変化する。したがって、このゲート電圧または
ドレイン電圧によって、可変利得増幅回路の利得を制御
することができる。たとえば、ドレインバイアス電圧を
一定とし、ゲートバイアス電圧を深くすれば、相互コン
ダクタンスが減少し、負帰還量が減るので、可変利得増
幅回路の利得は増加する。逆に、ゲートバイアス電圧を
増加させれば、相互コンダクタンスが増加して、負帰還
量が増加するので、可変利得増幅回路の利得は減少す
る。同様の機能は、ゲートバイアス電圧を一定とし、ド
レインバイアス電圧を変化させても実現できる。この場
合、コンデンサ７５によって、ゲートバイアス電圧が増
幅ＦＥＴ７１のドレインに印加されないようにしてい
る。これによって、帰還ＦＥＴ７３を、増幅ＦＥＴ７１
とは独立に制御することが可能となる。
【００４３】ここで、帰還ＦＥＴ７３の利得（帰還量）
Ｓ２１は、次式で表される。
Ｓ２１は、次式で表される。
【００４４】
【数１】
【００４５】ただし、Ｚ0 は帰還ＦＥＴ７３のソース側
負荷インピーダンスおよびゲート側信号源インピーダン
ス、ｇmfは帰還ＦＥＴ７３の相互コンダクタンスであ
る。この式から分かるように、Ｚ0 がほぼ一定とすれ
ば、ｇmfが１／Ｚ0 より十分に小さいときには、帰還量
はほぼｇmfに比例して増加し、ｇmfが１／Ｚ0 より十分
に大きいときには、ほぼ一定（＝２）となる。
負荷インピーダンスおよびゲート側信号源インピーダン
ス、ｇmfは帰還ＦＥＴ７３の相互コンダクタンスであ
る。この式から分かるように、Ｚ0 がほぼ一定とすれ
ば、ｇmfが１／Ｚ0 より十分に小さいときには、帰還量
はほぼｇmfに比例して増加し、ｇmfが１／Ｚ0 より十分
に大きいときには、ほぼ一定（＝２）となる。
【００４６】また、この可変利得増幅回路の利得Ｇain
は、次式で表される。
は、次式で表される。
【００４７】
【数２】
【００４８】ただし、ｇm0は増幅ＦＥＴ７１の相互コン
ダクタンスである。これらの式から分かるように、帰還
ＦＥＴ７３の相互コンダクタンスｇmfが小さいほど、負
帰還量が減少して、可変利得増幅回路７０の利得は増
え、ｇmf＝０のときに最大利得が得られる。逆に、ｇmf
が最大の時に、負帰還量も最大となり、可変利得増幅回
路７０の利得は最小となる。また、帰還ＦＥＴ７３のＳ
１２は、常にゼロとなり、帰還回路を通しての入力側か
ら出力側への信号伝達はない。このため、本発明による
負帰還可変利得増幅回路は、常に理想的な負帰還動作を
行う。
ダクタンスである。これらの式から分かるように、帰還
ＦＥＴ７３の相互コンダクタンスｇmfが小さいほど、負
帰還量が減少して、可変利得増幅回路７０の利得は増
え、ｇmf＝０のときに最大利得が得られる。逆に、ｇmf
が最大の時に、負帰還量も最大となり、可変利得増幅回
路７０の利得は最小となる。また、帰還ＦＥＴ７３のＳ
１２は、常にゼロとなり、帰還回路を通しての入力側か
ら出力側への信号伝達はない。このため、本発明による
負帰還可変利得増幅回路は、常に理想的な負帰還動作を
行う。
【００４９】図１１は、図９に示す可変利得増幅回路に
おいて、帰還ＦＥＴ７３のゲートバイアス電圧Ｖ１を変
化させたときに得られた出力レベル特性とＤ／Ｕ比とを
示す。Ｄ／Ｕ比は、希望波Ｄと不要波Ｕ（３次混変調歪
み波）との出力電力の比である。測定条件は、周波数が
４ＧＨｚ、および４ＧＨｚ＋１０ＭＨｚで、入力レベル
が−４ｄＢｍ／波の２波を、入力端子９１に同時に供給
し、このとき出力端子９５に得られる３次混変調歪み波
（不要波Ｕ）、および４ＧＨｚの出力波（希望波Ｄ）の
電力を測定した。また、帰還ＦＥＴ７３のゲート幅を１
００μｍ、その相互コンダクタンスを１７ｍＳとし、ド
レイン制御電圧Ｖ２＝３Ｖとした。
おいて、帰還ＦＥＴ７３のゲートバイアス電圧Ｖ１を変
化させたときに得られた出力レベル特性とＤ／Ｕ比とを
示す。Ｄ／Ｕ比は、希望波Ｄと不要波Ｕ（３次混変調歪
み波）との出力電力の比である。測定条件は、周波数が
４ＧＨｚ、および４ＧＨｚ＋１０ＭＨｚで、入力レベル
が−４ｄＢｍ／波の２波を、入力端子９１に同時に供給
し、このとき出力端子９５に得られる３次混変調歪み波
（不要波Ｕ）、および４ＧＨｚの出力波（希望波Ｄ）の
電力を測定した。また、帰還ＦＥＴ７３のゲート幅を１
００μｍ、その相互コンダクタンスを１７ｍＳとし、ド
レイン制御電圧Ｖ２＝３Ｖとした。
【００５０】帰還ＦＥＴ７３のゲートバイアス電圧Ｖ１
を、ピンチオフ電圧から０Ｖまで変化させると、可変利
得増幅回路７０の出力は、−２．５ｄＢ付近から−１
６．５ｄＢ付近まで、次第に低下する。希望波Ｄの入力
レベルが−４ｄＢｍであったことを考慮すれば、可変利
得増幅回路７０の利得は、１．５ｄＢ程度から、−１
２．５ｄＢ程度まで変化し、その減少幅は、ほぼ−１４
ｄＢであることが分かる。一方、Ｄ／Ｕ比は、２２ｄＢ
から６１ｄＢに増加している。これらの測定結果から、
本発明による可変利得増幅回路は、帰還ＦＥＴ７３の相
互コンダクタンスの変化によって利得が変化すること、
その相互コンダクタンスが大きく、可変利得増幅回路の
利得が小さいときに、低歪み動作となることが確認でき
る。すなわち、この可変利得増幅回路は、振幅の大きな
入力信号に対して、低歪み動作を行うことが分かる。相
互コンダクタンスがさらに大きな高性能ＦＥＴを、帰還
ＦＥＴとして用いることによって、さらに大きな利得変
化と、高いＤ／Ｕ比とを得ることができる。
を、ピンチオフ電圧から０Ｖまで変化させると、可変利
得増幅回路７０の出力は、−２．５ｄＢ付近から−１
６．５ｄＢ付近まで、次第に低下する。希望波Ｄの入力
レベルが−４ｄＢｍであったことを考慮すれば、可変利
得増幅回路７０の利得は、１．５ｄＢ程度から、−１
２．５ｄＢ程度まで変化し、その減少幅は、ほぼ−１４
ｄＢであることが分かる。一方、Ｄ／Ｕ比は、２２ｄＢ
から６１ｄＢに増加している。これらの測定結果から、
本発明による可変利得増幅回路は、帰還ＦＥＴ７３の相
互コンダクタンスの変化によって利得が変化すること、
その相互コンダクタンスが大きく、可変利得増幅回路の
利得が小さいときに、低歪み動作となることが確認でき
る。すなわち、この可変利得増幅回路は、振幅の大きな
入力信号に対して、低歪み動作を行うことが分かる。相
互コンダクタンスがさらに大きな高性能ＦＥＴを、帰還
ＦＥＴとして用いることによって、さらに大きな利得変
化と、高いＤ／Ｕ比とを得ることができる。
【００５１】図１２は、可変利得増幅回路の出力を一定
（−１０ｄＢｍ）としたときの、入力電力とＤ／Ｕ比と
の関係を示している。黒丸が本実施例による可変利得増
幅回路での測定値を示し、白丸が図４に示す従来の可変
利得増幅回路での測定値を示している。測定条件は、図
１１の場合と同様である。この図から分かるように、本
実施例による可変利得増幅回路は、従来の可変利得増幅
回路に比べて、Ｄ／Ｕ比が改善されている。特に、入力
電力が−５ｄＢｍを越えると、その効果が著しく、それ
らの差は、最大で２０ｄＢ程度まで拡がっている。
（−１０ｄＢｍ）としたときの、入力電力とＤ／Ｕ比と
の関係を示している。黒丸が本実施例による可変利得増
幅回路での測定値を示し、白丸が図４に示す従来の可変
利得増幅回路での測定値を示している。測定条件は、図
１１の場合と同様である。この図から分かるように、本
実施例による可変利得増幅回路は、従来の可変利得増幅
回路に比べて、Ｄ／Ｕ比が改善されている。特に、入力
電力が−５ｄＢｍを越えると、その効果が著しく、それ
らの差は、最大で２０ｄＢ程度まで拡がっている。
【００５２】図１３は、最小利得時における、可変利得
増幅回路の入力電力対Ｄ／Ｕ比を示す。黒丸は、本実施
例による可変利得増幅回路７０の特性を示し、白丸は、
図４の従来の可変利得増幅回路の特性を示している。測
定条件は、図１１の場合と同様である。この図から、本
発明による可変利得増幅回路は、従来の可変利得増幅回
路と比べて、歪みを低くすることができることが分か
る。たとえば、Ｄ／Ｕ比＝５０ｄＢにおいては、許容最
大入力レベルを８ｄＢ以上増やすことができる。
増幅回路の入力電力対Ｄ／Ｕ比を示す。黒丸は、本実施
例による可変利得増幅回路７０の特性を示し、白丸は、
図４の従来の可変利得増幅回路の特性を示している。測
定条件は、図１１の場合と同様である。この図から、本
発明による可変利得増幅回路は、従来の可変利得増幅回
路と比べて、歪みを低くすることができることが分か
る。たとえば、Ｄ／Ｕ比＝５０ｄＢにおいては、許容最
大入力レベルを８ｄＢ以上増やすことができる。
【００５３】従来の可変利得増幅回路では、この増幅回
路が線形動作を行う許容最大入力レベル（Ｄ／Ｕ比＝５
０ｄＢの地点に対応）は、−１０ｄＢｍ程度であった
が、本発明による可変利得増幅回路では、許容最大入力
レベルを０ｄＢｍ程度まで高めることができる。このよ
うな高い線形性をもつ可変利得増幅回路は、本発明によ
って、初めて実現された。
路が線形動作を行う許容最大入力レベル（Ｄ／Ｕ比＝５
０ｄＢの地点に対応）は、−１０ｄＢｍ程度であった
が、本発明による可変利得増幅回路では、許容最大入力
レベルを０ｄＢｍ程度まで高めることができる。このよ
うな高い線形性をもつ可変利得増幅回路は、本発明によ
って、初めて実現された。
【００５４】実施例２ 図１４は、本発明による負帰還可変利得増幅回路の第２
実施例を示すブロック図である。この第２実施例が、第
１実施例と異なるのは、増幅ＦＥＴ７１のドレインとコ
ンデンサ７５との間に、アクティブ負荷ＦＥＴ９７を挿
入し、増幅部をカスコード増幅器とした点である。ま
た、負荷ＦＥＴ９７のゲートは、制御端子９９に接続さ
れている。
実施例を示すブロック図である。この第２実施例が、第
１実施例と異なるのは、増幅ＦＥＴ７１のドレインとコ
ンデンサ７５との間に、アクティブ負荷ＦＥＴ９７を挿
入し、増幅部をカスコード増幅器とした点である。ま
た、負荷ＦＥＴ９７のゲートは、制御端子９９に接続さ
れている。
【００５５】この可変利得増幅回路は、実施例１の可変
利得増幅回路と同等の動作を行うことができる。さら
に、制御端子９９に印加する電圧を変化させることによ
って、ＦＥＴ７１および９７の相互コンダクタンスを制
御することができる。すなわち、図１４において、増幅
回路への入力信号のレベルが低く、増幅器の利得を大き
くしなければならない場合は、制御端子９９への印加電
圧を正の値として、増幅ＦＥＴ７１のドレインへの電圧
配分を大きくし、その相互コンダクタンスｇm を増加さ
せる。逆に、増幅回路への入力信号のレベルが高く、増
幅器の利得を小さくしなければならない場合は、制御端
子９９への印加電圧を負の値として、増幅ＦＥＴ７１の
ドレインへの電圧配分を小さくするとともに、負荷ＦＥ
Ｔ９７のゲート・ソース間の逆バイアスを深くして、両
ＦＥＴ７１および９７の相互コンダクタンスｇm を減少
させる。ＦＥＴ９７に関するこの動作そのものは、図３
に示す従来例と同様であるが、本実施例では、帰還ＦＥ
Ｔ７３と組み合わせることによって、実施例１の負帰還
可変利得増幅回路よりも、さらに高精度な制御が可能と
なる。
利得増幅回路と同等の動作を行うことができる。さら
に、制御端子９９に印加する電圧を変化させることによ
って、ＦＥＴ７１および９７の相互コンダクタンスを制
御することができる。すなわち、図１４において、増幅
回路への入力信号のレベルが低く、増幅器の利得を大き
くしなければならない場合は、制御端子９９への印加電
圧を正の値として、増幅ＦＥＴ７１のドレインへの電圧
配分を大きくし、その相互コンダクタンスｇm を増加さ
せる。逆に、増幅回路への入力信号のレベルが高く、増
幅器の利得を小さくしなければならない場合は、制御端
子９９への印加電圧を負の値として、増幅ＦＥＴ７１の
ドレインへの電圧配分を小さくするとともに、負荷ＦＥ
Ｔ９７のゲート・ソース間の逆バイアスを深くして、両
ＦＥＴ７１および９７の相互コンダクタンスｇm を減少
させる。ＦＥＴ９７に関するこの動作そのものは、図３
に示す従来例と同様であるが、本実施例では、帰還ＦＥ
Ｔ７３と組み合わせることによって、実施例１の負帰還
可変利得増幅回路よりも、さらに高精度な制御が可能と
なる。
【００５６】なお、上記実施例１および２においては、
増幅器および帰還回路に、ＦＥＴを使用したが、ＦＥＴ
に代えて、バイポーラトランジスタ、または、ヘテロ接
合トランジスタを使用することも可能である。この場
合、これらのトランジスタのベースをＦＥＴのゲート
と、エミッタをソースと、コレクタをドレインと置き換
えればよい。
増幅器および帰還回路に、ＦＥＴを使用したが、ＦＥＴ
に代えて、バイポーラトランジスタ、または、ヘテロ接
合トランジスタを使用することも可能である。この場
合、これらのトランジスタのベースをＦＥＴのゲート
と、エミッタをソースと、コレクタをドレインと置き換
えればよい。
【００５７】また、増幅器は多段増幅器とすることも可
能である。
能である。
【００５８】実施例３ 図１５は、本発明による負帰還可変利得増幅回路の第３
実施例を示すブロック図である。この実施例は、上記実
施例１または２による可変利得増幅回路７０をＡＧＣ
（自動利得制御）回路に適用した例である。
実施例を示すブロック図である。この実施例は、上記実
施例１または２による可変利得増幅回路７０をＡＧＣ
（自動利得制御）回路に適用した例である。
【００５９】入力信号は、ＡＧＣ回路の入力端子１０１
を通して、電力検出器１０３に供給される。電力検出器
１０３は、入力信号の電力を測定して、その結果を制御
回路１０５に供給する。制御回路１０５は、入力信号の
電力に応じた制御電圧Ｖ１を、可変利得増幅回路７０の
制御端子７９に供給する。一方、制御端子８１へは、定
電圧源１０７から一定の制御電圧Ｖ２が供給されてい
る。
を通して、電力検出器１０３に供給される。電力検出器
１０３は、入力信号の電力を測定して、その結果を制御
回路１０５に供給する。制御回路１０５は、入力信号の
電力に応じた制御電圧Ｖ１を、可変利得増幅回路７０の
制御端子７９に供給する。一方、制御端子８１へは、定
電圧源１０７から一定の制御電圧Ｖ２が供給されてい
る。
【００６０】このように、実施例１および２に示した負
帰還可変利得増幅回路と制御系とを組み合わせることに
よって、それらの可変利得増幅回路の特徴をもった、Ａ
ＧＣ回路を構成することができる。
帰還可変利得増幅回路と制御系とを組み合わせることに
よって、それらの可変利得増幅回路の特徴をもった、Ａ
ＧＣ回路を構成することができる。
【００６１】実施例４ 図１６は、本発明による可変利得増幅回路の第４実施例
を示すブロック図である。この実施例では、制御端子７
９および８１に供給する電圧を、実施例３とは逆にして
いる。すなわち、制御回路１０５の出力電圧を、制御電
圧Ｖ２として、可変利得増幅回路の制御端子８１に印加
し、制御端子７９には、定電圧源１０７からの一定電圧
を加える構成をとっている。
を示すブロック図である。この実施例では、制御端子７
９および８１に供給する電圧を、実施例３とは逆にして
いる。すなわち、制御回路１０５の出力電圧を、制御電
圧Ｖ２として、可変利得増幅回路の制御端子８１に印加
し、制御端子７９には、定電圧源１０７からの一定電圧
を加える構成をとっている。
【００６２】このような構成によっても、実施例１で説
明したように、制御電圧Ｖ２によって、帰還ＦＥＴの相
互コンダクタンスを変化させることができる。つまり、
負帰還可変利得増幅回路の利得を制御することができ
る。これによって、ダイナミックレンジの広いＡＧＣ回
路を実現することができる。
明したように、制御電圧Ｖ２によって、帰還ＦＥＴの相
互コンダクタンスを変化させることができる。つまり、
負帰還可変利得増幅回路の利得を制御することができ
る。これによって、ダイナミックレンジの広いＡＧＣ回
路を実現することができる。
【００６３】実施例５ 図１７は、本発明による可変利得増幅回路の第５実施例
を示すブロック図である。この実施例では、制御端子７
９および８１に供給する電圧Ｖ１およびＶ２を、いずれ
も制御回路１０５から供給する構成をとっている。
を示すブロック図である。この実施例では、制御端子７
９および８１に供給する電圧Ｖ１およびＶ２を、いずれ
も制御回路１０５から供給する構成をとっている。
【００６４】このような構成によっても、実施例１で説
明したように、２つの制御電圧Ｖ１およびＶ２によっ
て、この可変利得増幅回路の利得を制御することができ
る。制御電圧を２つ使用することによって、目的の値を
高精度に決定できるため、高精度のＡＧＣ回路を実現す
ることができる。
明したように、２つの制御電圧Ｖ１およびＶ２によっ
て、この可変利得増幅回路の利得を制御することができ
る。制御電圧を２つ使用することによって、目的の値を
高精度に決定できるため、高精度のＡＧＣ回路を実現す
ることができる。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
次のような効果を得ることができる。
次のような効果を得ることができる。
【００６６】（１）上述したように、振幅の大きな入力
信号に対しては、帰還量を増やすために、帰還トランジ
スタの相互コンダクタンスを増加させる。このため、帰
還トランジスタの出力インピーダンスが低下する。すな
わち、増幅回路の入力端子から見たインピーダンスが低
下する。この結果、大振幅の入力信号が供給されたとき
に、増幅トランジスタに印加される入力電圧を低く抑え
ることができる。したがって、許容最大入力レベルの増
加、および低歪み動作の実現を図ることができる。
信号に対しては、帰還量を増やすために、帰還トランジ
スタの相互コンダクタンスを増加させる。このため、帰
還トランジスタの出力インピーダンスが低下する。すな
わち、増幅回路の入力端子から見たインピーダンスが低
下する。この結果、大振幅の入力信号が供給されたとき
に、増幅トランジスタに印加される入力電圧を低く抑え
ることができる。したがって、許容最大入力レベルの増
加、および低歪み動作の実現を図ることができる。
【００６７】（２）帰還トランジスタの入力インピーダ
ンスがほぼ一定に保たれるために、増幅回路の出力イン
ピーダンスもほぼ一定に保たれる。このため、利得を変
化させても、出力整合がずれない可変利得増幅回路を実
現できる。
ンスがほぼ一定に保たれるために、増幅回路の出力イン
ピーダンスもほぼ一定に保たれる。このため、利得を変
化させても、出力整合がずれない可変利得増幅回路を実
現できる。
【００６８】さらに、トランジスタ（特にＦＥＴ）は、
一般に、ユニラテラルな特性をもっているために、主電
流端子から制御端子への信号伝達は、無視できるほどに
小さい。よって、本発明による負帰還可変利得増幅回路
は、帰還回路を通しての、入力側から出力側への信号伝
達を防止することができる。これによって、可変利得増
幅回路の歪みを減少させることができる。
一般に、ユニラテラルな特性をもっているために、主電
流端子から制御端子への信号伝達は、無視できるほどに
小さい。よって、本発明による負帰還可変利得増幅回路
は、帰還回路を通しての、入力側から出力側への信号伝
達を防止することができる。これによって、可変利得増
幅回路の歪みを減少させることができる。
【図１】従来の負帰還増幅回路を示すブロック図であ
る。
る。
【図２】従来の可変利得増幅回路を示すブロック図であ
る。
る。
【図３】従来の可変利得増幅回路を示すブロック図であ
る。
る。
【図４】改良された従来の可変利得増幅回路を示すブロ
ック図である。
ック図である。
【図５】図４のＦＥＴ４３ｂに印加された制御電圧と、
ドレイン・ソース間抵抗との関係を示すグラフである。
ドレイン・ソース間抵抗との関係を示すグラフである。
【図６】従来の負帰還増幅回路を示す回路図である。
【図７】従来の負帰還増幅回路を示す回路図である。
【図８】従来の負帰還可変利得増幅回路を示す回路図で
ある。
ある。
【図９】本発明による負帰還可変利得増幅回路の第１実
施例のブロック図である。
施例のブロック図である。
【図１０】（Ａ）は図９の第１実施例における帰還ＦＥ
Ｔのゲートバイアス電圧と、この帰還ＦＥＴの入出力イ
ンピーダンスおよび相互コンダクタンスとの関係を示す
グラフ、（Ｂ）は図９の第１実施例における帰還ＦＥＴ
のドレインバイアス電圧と、この帰還ＦＥＴの入出力イ
ンピーダンスおよび相互コンダクタンスとの関係を示す
グラフである。
Ｔのゲートバイアス電圧と、この帰還ＦＥＴの入出力イ
ンピーダンスおよび相互コンダクタンスとの関係を示す
グラフ、（Ｂ）は図９の第１実施例における帰還ＦＥＴ
のドレインバイアス電圧と、この帰還ＦＥＴの入出力イ
ンピーダンスおよび相互コンダクタンスとの関係を示す
グラフである。
【図１１】図９の第１実施例における帰還ＦＥＴのゲー
トバイアス電圧と、可変利得増幅回路の出力およびＤ／
Ｕ比との関係を示すグラフである。
トバイアス電圧と、可変利得増幅回路の出力およびＤ／
Ｕ比との関係を示すグラフである。
【図１２】図９の第１実施例による負帰還可変利得増幅
回路において、出力を一定にしたときの、入力電力とＤ
／Ｕ比との関係を示すグラフである。
回路において、出力を一定にしたときの、入力電力とＤ
／Ｕ比との関係を示すグラフである。
【図１３】図９の第１実施例による負帰還可変利得増幅
回路において、最小利得動作時の、出力とＤ／Ｕ比との
関係を示すグラフである。
回路において、最小利得動作時の、出力とＤ／Ｕ比との
関係を示すグラフである。
【図１４】本発明による負帰還可変利得増幅回路の第２
実施例のブロック図である。
実施例のブロック図である。
【図１５】本発明による負帰還可変利得増幅回路の第３
実施例のブロック図である。
実施例のブロック図である。
【図１６】本発明による負帰還可変利得増幅回路の第４
実施例のブロック図である。
実施例のブロック図である。
【図１７】本発明による負帰還可変利得増幅回路の第５
実施例のブロック図である。
実施例のブロック図である。
７０ 可変利得増幅回路 ７１ 増幅ＦＥＴ ７３ 帰還ＦＥＴ ７５ コンデンサ ７７ 抵抗 ７９ ゲート制御端子 ８１ ドレイン制御端子 ８３，８５ バイパスコンデンサ ８７ 入力整合回路 ９１ 入力端子 ９３ 出力整合回路 ９５ 出力端子 ９７ カスケード増幅器の負荷ＦＥＴ ９９ 制御端子 １０１ 入力端子 １０３ 電力検出器 １０５ 制御回路 １０７ 定電圧源
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 11/24 Ｂ 8628−5Ｊ
Claims (17)
- 【請求項１】 入力信号を増幅する増幅器と、 第１の電圧が印加される第１の端子と、 第２の電圧が印加される第２の端子と、 制御端子が前記第１の端子に接続され、第１主電流端子
が前記増幅器の入力端子に接続され、かつ第２主電流端
子が前記第２の端子に接続された帰還トランジスタと、 前記増幅器の出力端子と前記帰還トランジスタの制御端
子との間に接続されたコンデンサとを具備し、 前記第１の電圧および前記第２の電圧の少なくとも一方
に応答して、その利得を変化させることを特徴とする負
帰還可変利得増幅回路。 - 【請求項２】 前記負帰還可変利得増幅回路は、さら
に、 前記負帰還可変利得増幅回路への入力信号の電力を測定
し、該電力を示す検出信号を出力する測定手段と、 前記検出信号に基づいて、前記第１の電圧を出力する制
御回路と、 前記第２の電圧を出力する定電圧源とを具備することを
特徴とする請求項１に記載の負帰還可変利得増幅回路。 - 【請求項３】 前記負帰還可変利得増幅回路は、さら
に、 前記第１の電圧を出力する定電圧源と、 前記負帰還可変利得増幅回路への入力信号の電力を測定
し、該電力を示す検出信号を出力する測定手段と、 前記検出信号に基づいて、前記第２の電圧を出力する制
御回路とを具備することを特徴とする請求項１に記載の
負帰還可変利得増幅回路。 - 【請求項４】 前記負帰還可変利得増幅回路は、さら
に、 前記負帰還可変利得増幅回路への入力信号の電力を測定
し、該電力を示す検出信号を出力する測定手段と、 前記検出信号に基づいて、前記第１の電圧および前記第
２の電圧を出力する制御回路とを具備することを特徴と
する請求項１に記載の負帰還可変利得増幅回路。 - 【請求項５】 前記第１の端子および前記第２の端子の
少なくとも一方を、コンデンサを介して接地したことを
特徴とする請求項１に記載の負帰還可変利得増幅回路。 - 【請求項６】 前記増幅器は、カスコード増幅器である
ことを特徴とする請求項１ないし５のいずれかの項に記
載の負帰還可変利得増幅回路。 - 【請求項７】 前記増幅器は、多段増幅器であることを
特徴とする請求項１ないし５のいずれかの項に記載の負
帰還可変利得増幅回路。 - 【請求項８】 前記帰還トランジスタは、電界効果トラ
ンジスタであり、前記制御端子はそのゲート端子、前記
第１主電流端子はそのソース端子、前記第２主電流端子
はそのドレイン端子であることを特徴とする請求項１な
いし７のいずれかの項に記載の負帰還可変利得増幅回
路。 - 【請求項９】 前記帰還トランジスタは、バイポーラト
ランジスタであり、前記制御端子はそのベース端子、前
記第１主電流端子はそのエミッタ端子、前記第２主電流
端子はそのコレクタ端子であることを特徴とする請求項
１ないし７のいずれかの項に記載の負帰還可変利得増幅
回路。 - 【請求項１０】 前記帰還トランジスタは、ヘテロ接合
バイポーラトランジスタであり、前記制御端子はそのベ
ース端子、前記第１主電流端子はそのエミッタ端子、前
記第２主電流端子はそのコレクタ端子であることを特徴
とする請求項１ないし７のいずれかの項に記載の負帰還
可変利得増幅回路。 - 【請求項１１】 入力信号を増幅する増幅器と、 一端が前記増幅器の出力端子に接続されたコンデンサ
と、 制御端子が前記コンデンサの他端に接続され、第１主電
流端子が前記増幅器の入力端子に接続され、かつ第２主
電流端子が交流的に接地された帰還トランジスタとを具
備することを特徴とする負帰還増幅回路。 - 【請求項１２】 前記第２主電流端子を、コンデンサを
介して接地したことを特徴とする請求項１１に記載の負
帰還増幅回路。 - 【請求項１３】 前記増幅器は、カスコード増幅器であ
ることを特徴とする請求項１１または１２に記載の負帰
還増幅回路。 - 【請求項１４】 前記増幅器は、多段増幅器であること
を特徴とする請求項１１または１２に記載の負帰還増幅
回路。 - 【請求項１５】 前記帰還トランジスタは、電界効果ト
ランジスタであり、前記制御端子はそのゲート端子、前
記第１主電流端子はそのソース端子、前記第２主電流端
子はそのドレイン端子であることを特徴とする請求項１
１ないし１４のいずれかの項に記載の負帰還増幅回路。 - 【請求項１６】 前記帰還トランジスタは、バイポーラ
トランジスタであり、前記制御端子はそのベース端子、
前記第１主電流端子はそのエミッタ端子、前記第２主電
流端子はそのコレクタ端子であることを特徴とする請求
項１１ないし１４のいずれかの項に記載の負帰還増幅回
路。 - 【請求項１７】 前記帰還トランジスタは、ヘテロ接合
バイポーラトランジスタであり、前記制御端子はそのベ
ース端子、前記第１主電流端子はそのエミッタ端子、前
記第２主電流端子はそのコレクタ端子であることを特徴
とする請求項１１ないし１４のいずれかの項に記載の負
帰還増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20587895A JP3371350B2 (ja) | 1994-08-15 | 1995-08-11 | 負帰還可変利得増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-191646 | 1994-08-15 | ||
| JP19164694 | 1994-08-15 | ||
| JP20587895A JP3371350B2 (ja) | 1994-08-15 | 1995-08-11 | 負帰還可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111614A true JPH08111614A (ja) | 1996-04-30 |
| JP3371350B2 JP3371350B2 (ja) | 2003-01-27 |
Family
ID=26506824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20587895A Expired - Fee Related JP3371350B2 (ja) | 1994-08-15 | 1995-08-11 | 負帰還可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371350B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505904A (ja) * | 1999-07-16 | 2003-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改善された線形性を有する可変利得増幅器 |
| US6873207B2 (en) | 2000-11-27 | 2005-03-29 | Sharp Kabushiki Kaisha | Power amplification circuit and communication device using the same |
| JP2007166101A (ja) * | 2005-12-12 | 2007-06-28 | Murata Mfg Co Ltd | 電力増幅器および無線機 |
| JP2009065511A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | 増幅回路及び通信機 |
| WO2009125555A1 (ja) * | 2008-04-08 | 2009-10-15 | 三菱電機株式会社 | 高周波増幅器 |
| JP2013236271A (ja) * | 2012-05-09 | 2013-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器、及び増幅回路 |
| JP2017085480A (ja) * | 2015-10-30 | 2017-05-18 | アンリツ株式会社 | 帰還増幅回路およびその周波数特性制御方法 |
-
1995
- 1995-08-11 JP JP20587895A patent/JP3371350B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505904A (ja) * | 1999-07-16 | 2003-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改善された線形性を有する可変利得増幅器 |
| JP4765036B2 (ja) * | 1999-07-16 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | 改善された線形性を有する可変利得増幅器 |
| US6873207B2 (en) | 2000-11-27 | 2005-03-29 | Sharp Kabushiki Kaisha | Power amplification circuit and communication device using the same |
| US7173487B2 (en) | 2000-11-27 | 2007-02-06 | Sharp Kabushiki Kaisha | Power amplification circuit and communication device using the same |
| JP2007166101A (ja) * | 2005-12-12 | 2007-06-28 | Murata Mfg Co Ltd | 電力増幅器および無線機 |
| JP4609300B2 (ja) * | 2005-12-12 | 2011-01-12 | 株式会社村田製作所 | 電力増幅器および無線機 |
| JP2009065511A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | 増幅回路及び通信機 |
| WO2009125555A1 (ja) * | 2008-04-08 | 2009-10-15 | 三菱電機株式会社 | 高周波増幅器 |
| JP2013236271A (ja) * | 2012-05-09 | 2013-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器、及び増幅回路 |
| JP2017085480A (ja) * | 2015-10-30 | 2017-05-18 | アンリツ株式会社 | 帰還増幅回路およびその周波数特性制御方法 |
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| Publication number | Publication date |
|---|---|
| JP3371350B2 (ja) | 2003-01-27 |
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