JPH01188007A - 負帰還増幅回路 - Google Patents
負帰還増幅回路Info
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- JPH01188007A JPH01188007A JP63011947A JP1194788A JPH01188007A JP H01188007 A JPH01188007 A JP H01188007A JP 63011947 A JP63011947 A JP 63011947A JP 1194788 A JP1194788 A JP 1194788A JP H01188007 A JPH01188007 A JP H01188007A
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は負帰還増幅回路に関する。
第４図は、従来の負帰還増幅回路を示す回路図である。
同図は電界効果トランジスタ（以下ＦＥＴと略称する〉
としてガリウムヒ素（以下Ｇ ａ ＡＳと略称する）Ｆ
ＥＴを用いたソース接地形−段の交流結合負帰還増幅回
路の構成を示したものである。
としてガリウムヒ素（以下Ｇ ａ ＡＳと略称する）Ｆ
ＥＴを用いたソース接地形−段の交流結合負帰還増幅回
路の構成を示したものである。
この例に関しては、１９７８年１０月発行のマイクロウ
エーブス（ＭＡＩＣＲＯＷＡＶＥＳ）の第１７巻第１０
号所載の論文［ユーズ・ネガティブ・フィードバック・
トウ・スラッシュ・ワイドバンド・ブイニスダブルアー
ルＪ （Ｕｓｅ ’Ｎｅｇａｔｉｖｅ Ｆｅｅｄ
ｂａｃｋ Ｔｏ Ｓｌ’ａｓｈ Ｗｉｄｅｂａｎ
ｄ ＶＳＷＲ，ＭＩＣＲＯＷＡＶＥＳ ＯＣＴ
１９７８．Ｖｏｌ１７ Ｎｏ、１０）に詳述されてい
る。
エーブス（ＭＡＩＣＲＯＷＡＶＥＳ）の第１７巻第１０
号所載の論文［ユーズ・ネガティブ・フィードバック・
トウ・スラッシュ・ワイドバンド・ブイニスダブルアー
ルＪ （Ｕｓｅ ’Ｎｅｇａｔｉｖｅ Ｆｅｅｄ
ｂａｃｋ Ｔｏ Ｓｌ’ａｓｈ Ｗｉｄｅｂａｎ
ｄ ＶＳＷＲ，ＭＩＣＲＯＷＡＶＥＳ ＯＣＴ
１９７８．Ｖｏｌ１７ Ｎｏ、１０）に詳述されてい
る。
この回路で使用されるＧａＡｓ−ＦＥＴは、シリコン・
バイポーラトランジスタに比べ最大発振周波数が非常に
高く、最大有能電力利得が大きくかつ低雑音である等の
特徴を有するから、広帯域な低雑音増幅器あるいはマイ
クロ波帯の発振回路等に広く用いられている。また、電
子の移動度か大きいため相互コンダクタンスｇｍも大き
くなり、直列抵抗が小さくかつ寄生容量が小さい等の理
由により、高速で動作しかつ消費電力が少ないという利
点が有る。第４図において、入力端１に入力された信号
はコンデンサ５１により直流成分が遮断され、ＦＥＴ３
のゲート電位は、抵抗５２及び抵抗５３によって構成さ
れるバイアス回路を介して直流電源ＶＧＧが端子５８か
ら加えられる。帰還 、抵抗５４が無い場合、ＦＥＴ３
に入力された信号は、ＦＥＴ３の相互コンダクタンスｇ
ｍと負荷抵抗５６の抵抗値との積によって決る電圧増幅
変分だけ増幅され、出力側に設けた直流遮断用コンデン
サ５７を介して出力端２から出力される。一般に、電源
変動に対する安定の向上、トランジスタのバラツキによ
る特性変動の吸収、非直線歪の改善、より一層の広帯域
化等を目的として増幅回路に負帰還を施すことが広く用
いられるが、その−例として第４図に示すようにＦＥＴ
３のドレインからゲートへの電圧帰還を行うための帰還
抵抗５１１を挿入して帰還路とする回路型式が公知であ
る。
バイポーラトランジスタに比べ最大発振周波数が非常に
高く、最大有能電力利得が大きくかつ低雑音である等の
特徴を有するから、広帯域な低雑音増幅器あるいはマイ
クロ波帯の発振回路等に広く用いられている。また、電
子の移動度か大きいため相互コンダクタンスｇｍも大き
くなり、直列抵抗が小さくかつ寄生容量が小さい等の理
由により、高速で動作しかつ消費電力が少ないという利
点が有る。第４図において、入力端１に入力された信号
はコンデンサ５１により直流成分が遮断され、ＦＥＴ３
のゲート電位は、抵抗５２及び抵抗５３によって構成さ
れるバイアス回路を介して直流電源ＶＧＧが端子５８か
ら加えられる。帰還 、抵抗５４が無い場合、ＦＥＴ３
に入力された信号は、ＦＥＴ３の相互コンダクタンスｇ
ｍと負荷抵抗５６の抵抗値との積によって決る電圧増幅
変分だけ増幅され、出力側に設けた直流遮断用コンデン
サ５７を介して出力端２から出力される。一般に、電源
変動に対する安定の向上、トランジスタのバラツキによ
る特性変動の吸収、非直線歪の改善、より一層の広帯域
化等を目的として増幅回路に負帰還を施すことが広く用
いられるが、その−例として第４図に示すようにＦＥＴ
３のドレインからゲートへの電圧帰還を行うための帰還
抵抗５１１を挿入して帰還路とする回路型式が公知であ
る。
コンデンサ５５は帰還路の直流成分を遮断するためのも
のである。帰還量は、抵抗５２と抵抗５３と入力信号源
の出力インピーダンスとを並列したインピーダンスの値
と、帰還抵抗５４の抵抗値との分圧比でほぼ定まる。
のである。帰還量は、抵抗５２と抵抗５３と入力信号源
の出力インピーダンスとを並列したインピーダンスの値
と、帰還抵抗５４の抵抗値との分圧比でほぼ定まる。
しかしながら上述した従来のこの種の帰還増幅回路にお
いては、電界効果トランジスタ自身の持つ容量等により
ある程度以上の広帯域化が難しく、さらには帰還路が入
力信号路に接続されているために、該帰還増幅回路の入
力インピーダンスと帰’１ＭＦｆｋとをそれぞれ独立に
設定することが不可能であるため回路設計に手間がかか
り、かつ入力インピーダンスと帰還量の設定し得る範囲
にかなりの制約を受けるという欠点がある。また、第４
図に示すような負帰還増幅回路を高速光受信回路のフロ
ントエンドアンプとして用いる場合、増幅回路の出力信
号の帯域特性は光検出器の容量と負荷抵抗による時定数
の影響で劣化した特性となっ−ている。従来はこの点を
改善するために、第４図に示す増幅回路に従属してＣと
Ｒから構成される等化回路を挿入し、更に増幅するとい
う手段をとっていた。しかし、この手段の場合、増幅回
路多段接続による特性劣化、増幅段数の増大といった欠
点を有している。また他の手段としては、第４図の増幅
回路の負荷抵抗５６と、電圧Ｖｒ）。の直流電源を供給
される端子５つとの間にインダクタンスを挿入し、イン
ダクタンスとの直列ピーキング回路を構成し帯域補償を
おこなうという手段がある。
いては、電界効果トランジスタ自身の持つ容量等により
ある程度以上の広帯域化が難しく、さらには帰還路が入
力信号路に接続されているために、該帰還増幅回路の入
力インピーダンスと帰’１ＭＦｆｋとをそれぞれ独立に
設定することが不可能であるため回路設計に手間がかか
り、かつ入力インピーダンスと帰還量の設定し得る範囲
にかなりの制約を受けるという欠点がある。また、第４
図に示すような負帰還増幅回路を高速光受信回路のフロ
ントエンドアンプとして用いる場合、増幅回路の出力信
号の帯域特性は光検出器の容量と負荷抵抗による時定数
の影響で劣化した特性となっ−ている。従来はこの点を
改善するために、第４図に示す増幅回路に従属してＣと
Ｒから構成される等化回路を挿入し、更に増幅するとい
う手段をとっていた。しかし、この手段の場合、増幅回
路多段接続による特性劣化、増幅段数の増大といった欠
点を有している。また他の手段としては、第４図の増幅
回路の負荷抵抗５６と、電圧Ｖｒ）。の直流電源を供給
される端子５つとの間にインダクタンスを挿入し、イン
ダクタンスとの直列ピーキング回路を構成し帯域補償を
おこなうという手段がある。
しかし、この手段でも良好な特性を確保するためにイン
ダクタンスの値を大きくする方向でもちいることにより
浮遊容量が増加し、ひいては自己共振周波数の低下を生
じ、良好な特性が得られないという欠点を有していた。
ダクタンスの値を大きくする方向でもちいることにより
浮遊容量が増加し、ひいては自己共振周波数の低下を生
じ、良好な特性が得られないという欠点を有していた。
また、Ｇ Ｂ ／ Ｓ帯（〜１０ＧＨ２）までの広帯域
増幅器の実現を考えた場合、トランジスタの〔５２１）
特性がおおむね６ＤＢ１０ＣＴで減少することから、た
んなるＣ−Ｒ結合増幅器では充分な帯域を確保すること
が不可能である。また、負帰還をほどこしたとしても、
帯域は広がるが利得は低下する。さらに、ピーキング回
路を用いたとしても、上限の帯域を持上げる程度の働き
しかしないなめ、大幅に帯域を高域側に伸ばすことは難
しいという多くの欠点がある。
増幅器の実現を考えた場合、トランジスタの〔５２１）
特性がおおむね６ＤＢ１０ＣＴで減少することから、た
んなるＣ−Ｒ結合増幅器では充分な帯域を確保すること
が不可能である。また、負帰還をほどこしたとしても、
帯域は広がるが利得は低下する。さらに、ピーキング回
路を用いたとしても、上限の帯域を持上げる程度の働き
しかしないなめ、大幅に帯域を高域側に伸ばすことは難
しいという多くの欠点がある。
第１の発明の目的は上述した欠点を除去し、入力インピ
ーダンスと帰還量とをそれぞれ独立に設定でき広帯域か
つ回路設計が容易な負帰還増幅回路を提供することにあ
る。また、２個の帯域補償回路、低域通過型マイクロ波
帯インピーダンス整合／変換回路を備え帯域補償特性を
分割化する事により高帯域に対する帯域補償を実現し、
周波数特性がより広帯域な負帰還増幅回路を提供するこ
とにある。
ーダンスと帰還量とをそれぞれ独立に設定でき広帯域か
つ回路設計が容易な負帰還増幅回路を提供することにあ
る。また、２個の帯域補償回路、低域通過型マイクロ波
帯インピーダンス整合／変換回路を備え帯域補償特性を
分割化する事により高帯域に対する帯域補償を実現し、
周波数特性がより広帯域な負帰還増幅回路を提供するこ
とにある。
また第２の本発明の目的は、上述した欠点を除去し、帰
還量を定める抵抗分圧比をかえることなく、帰還信号が
印加される電界効果トランジスタのゲート電圧を可変と
することにより広帯域でなおかつ利得を可変できる負帰
還増幅回路を提供することにある。
還量を定める抵抗分圧比をかえることなく、帰還信号が
印加される電界効果トランジスタのゲート電圧を可変と
することにより広帯域でなおかつ利得を可変できる負帰
還増幅回路を提供することにある。
更に第３の発明の目的は、上述した欠点を除去し、かつ
帰還路の一部を可変利得とすることにより広帯域でなお
かつ利得を可変できる負帰還増幅回路を提供することに
ある。
帰還路の一部を可変利得とすることにより広帯域でなお
かつ利得を可変できる負帰還増幅回路を提供することに
ある。
第１の本発明の負帰還増幅回路は、電界効果トランジス
タを増幅素子として用いた広帯域負帰還増幅回路におい
て、第１および第２の電界効果トランジスタを有し前記
第１の電界効果トランジスタのドレインと前記第２の電
界効果トランジスタのソースとが直列に接続され前記第
１の電界効果トランジスタのソースを抵抗Ｒと容ＭＣと
の並列接続によって構成される第一の帯域補償回路を介
して接地する増幅部と、前記増幅部のどちらか一方のト
ランジスタのゲートに接続され入力信号を受け分布定数
線路と抵抗とから構成される低域通過型マイクロ波帯イ
ンピーダンス整合／変換回路と、前記増幅部の他方の電
界効果トランジスタのゲートに接続され前記第２の電界
効果トランジス夕のドレイン出力信号の一部を帰還する
帰還回路と、前記第２の電界効果トランジスタのドレイ
ンに接続され出力信号に対応する信号を送出する出力回
路と、前記第２の電界効果トランジスタのドレインと直
流電源とのあいだに前記第１および第２の電界効果トラ
ンジスタの負荷インピーダンスとして設けるインダクタ
ンスＬと抵抗Ｒとの直列接続からなる第二の帯域補償回
路とを備えて構成される。
タを増幅素子として用いた広帯域負帰還増幅回路におい
て、第１および第２の電界効果トランジスタを有し前記
第１の電界効果トランジスタのドレインと前記第２の電
界効果トランジスタのソースとが直列に接続され前記第
１の電界効果トランジスタのソースを抵抗Ｒと容ＭＣと
の並列接続によって構成される第一の帯域補償回路を介
して接地する増幅部と、前記増幅部のどちらか一方のト
ランジスタのゲートに接続され入力信号を受け分布定数
線路と抵抗とから構成される低域通過型マイクロ波帯イ
ンピーダンス整合／変換回路と、前記増幅部の他方の電
界効果トランジスタのゲートに接続され前記第２の電界
効果トランジス夕のドレイン出力信号の一部を帰還する
帰還回路と、前記第２の電界効果トランジスタのドレイ
ンに接続され出力信号に対応する信号を送出する出力回
路と、前記第２の電界効果トランジスタのドレインと直
流電源とのあいだに前記第１および第２の電界効果トラ
ンジスタの負荷インピーダンスとして設けるインダクタ
ンスＬと抵抗Ｒとの直列接続からなる第二の帯域補償回
路とを備えて構成される。
また第２の１本発明の負帰還増幅回路は、電界効果トラ
ンジスタを増幅素子として用いた広帯域負帰還増幅回路
において、第１および第２の電界効果トランジスタを有
し前記第１の電界効果トランジスタのドレインと前記第
２の電界効果トランジスタのソースとが直列に接続され
前記第１の電界効果トランジスタのソースを抵抗Ｒと容
量Ｃとの並列接続によって構成される第一の帯域補償回
路を介して接地する増幅部と、前記増幅部のどちらか一
方のトランジスタのゲートに接続され入力信号を受け分
布定数線路と抵抗とから構成される低域通過型マイクロ
波帯インピーダンス整合／変換回路と、前記増幅部の他
方の電界効果トランジスタのゲートに接続され前記第２
の電界効果トランジスタのドレイン出力信号の一部を帰
還すると共に該ゲート電圧を可変できる直流電源を備え
た可変帰還回路と、前記第２の電界効果トランジスタの
ドレインに接続され出力信号に対応する信号を送出する
出力回路と、前記第２の電界効果トランジスタのドレイ
ンと直流電源とのあいだに前記第１、第２の電界効果ト
ランジスタの負荷インピーダンスとして設けるインダク
タンスＬと抵抗Ｒの直列接続からなる第二の帯域補償回
路とを備えて構成される。
ンジスタを増幅素子として用いた広帯域負帰還増幅回路
において、第１および第２の電界効果トランジスタを有
し前記第１の電界効果トランジスタのドレインと前記第
２の電界効果トランジスタのソースとが直列に接続され
前記第１の電界効果トランジスタのソースを抵抗Ｒと容
量Ｃとの並列接続によって構成される第一の帯域補償回
路を介して接地する増幅部と、前記増幅部のどちらか一
方のトランジスタのゲートに接続され入力信号を受け分
布定数線路と抵抗とから構成される低域通過型マイクロ
波帯インピーダンス整合／変換回路と、前記増幅部の他
方の電界効果トランジスタのゲートに接続され前記第２
の電界効果トランジスタのドレイン出力信号の一部を帰
還すると共に該ゲート電圧を可変できる直流電源を備え
た可変帰還回路と、前記第２の電界効果トランジスタの
ドレインに接続され出力信号に対応する信号を送出する
出力回路と、前記第２の電界効果トランジスタのドレイ
ンと直流電源とのあいだに前記第１、第２の電界効果ト
ランジスタの負荷インピーダンスとして設けるインダク
タンスＬと抵抗Ｒの直列接続からなる第二の帯域補償回
路とを備えて構成される。
さらに第３の本発明の負帰還回路は、電界効果トランジ
スタを増幅素子として用いた広帯域負帰還増幅回路にお
いて、第１および第２の電界効果トランジスタを有し前
記第１の電界効果トランジスタのドレインと前記第２の
電界効果トランジスタのソースとが直列に接続され前記
第１の帯域補償回路を介して接地する増幅部と、前記増
幅部のどちらか一方のトランジスタのゲートに接続され
前記第２の電界効果トランジスタのドレイン出力信号の
一部を帰還しそのドレイン出力信号の一部の帰還量が可
変抵抗の抵抗値で調整される可変帰還回路と、前記第２
の電界効果トランジスタのドレインに接続され出力信号
に対応する信号を送出する出力回路と、前記第２の電界
効果トランジスタのドレインと直流電源とのあいだに前
記第１゜第２の電界効果トランジスタの負荷インピーダ
ンスとして設けるインダクタンスＬと抵抗Ｒとの直列接
続からなる第二の帯域補償回路とを備えて構成される。
スタを増幅素子として用いた広帯域負帰還増幅回路にお
いて、第１および第２の電界効果トランジスタを有し前
記第１の電界効果トランジスタのドレインと前記第２の
電界効果トランジスタのソースとが直列に接続され前記
第１の帯域補償回路を介して接地する増幅部と、前記増
幅部のどちらか一方のトランジスタのゲートに接続され
前記第２の電界効果トランジスタのドレイン出力信号の
一部を帰還しそのドレイン出力信号の一部の帰還量が可
変抵抗の抵抗値で調整される可変帰還回路と、前記第２
の電界効果トランジスタのドレインに接続され出力信号
に対応する信号を送出する出力回路と、前記第２の電界
効果トランジスタのドレインと直流電源とのあいだに前
記第１゜第２の電界効果トランジスタの負荷インピーダ
ンスとして設けるインダクタンスＬと抵抗Ｒとの直列接
続からなる第二の帯域補償回路とを備えて構成される。
次に図面を参照しながらまず第１の発明の詳細な説明す
る。
る。
第１図は第１の発明の一実施例を示す回路図である。こ
の実施例は、第１のＦＥＴとしてのＦＥＴ３１のドレイ
ンと第２のＦＥＴとしてのＦＥＴ３２のソースとを直列
に接続し、ＦＥＴ３１のゲートにはコンデンサ５１．低
域通過型マイクロ波帯インピーダンス整合／変換回路５
０を介して入力信号を印加し、ＦＥＴ３２のゲートには
帰還回路１０を介して出力信号の一部を印加するように
し、またＦＥＴ３１のソースをコンデンサ１０１と抵抗
１０２との並列接続で構成される第１６帯域補償回路１
０００を介してグランドに接地するようにし、更にＦＥ
Ｔ３２のドレインと電圧ＶＤＤの直流電源に接続される
端子５９との間に、インダクタンス１０３と抵抗５６の
直列回路から成る第２の帯域補償回路１００１を設け、
ＦＥＴ３１とＦＥＴ３２の負荷として構成される。
の実施例は、第１のＦＥＴとしてのＦＥＴ３１のドレイ
ンと第２のＦＥＴとしてのＦＥＴ３２のソースとを直列
に接続し、ＦＥＴ３１のゲートにはコンデンサ５１．低
域通過型マイクロ波帯インピーダンス整合／変換回路５
０を介して入力信号を印加し、ＦＥＴ３２のゲートには
帰還回路１０を介して出力信号の一部を印加するように
し、またＦＥＴ３１のソースをコンデンサ１０１と抵抗
１０２との並列接続で構成される第１６帯域補償回路１
０００を介してグランドに接地するようにし、更にＦＥ
Ｔ３２のドレインと電圧ＶＤＤの直流電源に接続される
端子５９との間に、インダクタンス１０３と抵抗５６の
直列回路から成る第２の帯域補償回路１００１を設け、
ＦＥＴ３１とＦＥＴ３２の負荷として構成される。
第１図において、ＦＥＴ３１．３２の直流バイアスは抵
抗５６とインダクタンス１０３を介して端子５９から加
えらる。抵抗５６とインダクタンス１０３とは直列ピー
キング回路を構成している。
抗５６とインダクタンス１０３を介して端子５９から加
えらる。抵抗５６とインダクタンス１０３とは直列ピー
キング回路を構成している。
抵抗５６は、通常の抵抗の如く受動素子であっても、あ
るいはＦＥＴを含む能動素子であってもよい。コンデン
サ５１，５７．５５はいずれも直流遮断用のコンデンサ
である。同図においてはｄｆａ ａ回路１０の構成の一
例として交流結合による例を示した。入力端１に入力さ
れた入力信号は、コンデンサ５１により直流成分が遮断
されてＦＥＴ３１のゲートに入力される。低域通過型マ
イクロ波帯インピーダンス整合／変換回路５０における
低域通過型マイクロ波帯インピーダンス整合回路５１１
は無損失整合回路であり、帯域上限において信号源側を
見込んだインピーダンスはどの切断面においても複素共
役の関係にあり電力反射係数〔Ｓ）２がゼロになるよう
な条件に設定されている。
るいはＦＥＴを含む能動素子であってもよい。コンデン
サ５１，５７．５５はいずれも直流遮断用のコンデンサ
である。同図においてはｄｆａ ａ回路１０の構成の一
例として交流結合による例を示した。入力端１に入力さ
れた入力信号は、コンデンサ５１により直流成分が遮断
されてＦＥＴ３１のゲートに入力される。低域通過型マ
イクロ波帯インピーダンス整合／変換回路５０における
低域通過型マイクロ波帯インピーダンス整合回路５１１
は無損失整合回路であり、帯域上限において信号源側を
見込んだインピーダンスはどの切断面においても複素共
役の関係にあり電力反射係数〔Ｓ）２がゼロになるよう
な条件に設定されている。
抵抗５３は入力インピーダンスを決定するものであるが
、マイクロ波帯では低域通過型マイクロ波帯インピーダ
ンス変換回路５３１により高インピーダンスに変換され
主線路には殆ど影響を与えない。したかって、無損失回
路によるインピーダンス整合が充分におこなわれ帯域上
限においてＦＥＴ３１の最大有能電力利得がえられる。
、マイクロ波帯では低域通過型マイクロ波帯インピーダ
ンス変換回路５３１により高インピーダンスに変換され
主線路には殆ど影響を与えない。したかって、無損失回
路によるインピーダンス整合が充分におこなわれ帯域上
限においてＦＥＴ３１の最大有能電力利得がえられる。
ＦＥＴ３１の直流ゲート電位は、端子５８を介して電圧
ＶＧＧの直流電源に接続された抵抗５２で構成されるバ
イアス回路によって与えられる。ＦＥＴ３１によって増
幅されてドレインに出力される信号は、コンデンサ５７
によって直流成分が遮断され出力端２から出力される。
ＶＧＧの直流電源に接続された抵抗５２で構成されるバ
イアス回路によって与えられる。ＦＥＴ３１によって増
幅されてドレインに出力される信号は、コンデンサ５７
によって直流成分が遮断され出力端２から出力される。
この出力される信号の周波数特性は、帯域補償回路１０
０ｏのコンデンサ１０１と抵抗１０２および第２の帯域
補償回路１゜０１のインダクタンス１０３と抵抗５６と
で決るピーキング特性を有しており、これによって帯域
がより改善された広帯域特性となっている。インダクタ
ンス１０３、抵抗５６、コンデンサ１０１、抵抗１０２
の値は所望の特性にしたがって適切に選定するとか必要
である。一方、ＦＥＴ３２のゲートには帰還回路１０の
帰還抵抗５４を介して出力信号の一部が入力される。こ
の信号の位相は、入力端］の入力信号の位相を反転した
ものである。
０ｏのコンデンサ１０１と抵抗１０２および第２の帯域
補償回路１゜０１のインダクタンス１０３と抵抗５６と
で決るピーキング特性を有しており、これによって帯域
がより改善された広帯域特性となっている。インダクタ
ンス１０３、抵抗５６、コンデンサ１０１、抵抗１０２
の値は所望の特性にしたがって適切に選定するとか必要
である。一方、ＦＥＴ３２のゲートには帰還回路１０の
帰還抵抗５４を介して出力信号の一部が入力される。こ
の信号の位相は、入力端］の入力信号の位相を反転した
ものである。
ＦＥＴ３２のゲート電位は、帰還回路１ｏの抵抗１１と
抵抗１２とで構成されるバイアス回路を介して、端子５
８に接続される直流電源がら与えられる。ＦＥＴ３２に
帰還される信号の大きさは、抵抗１１と抵抗１２とを並
列にした抵抗値と帰還抵抗５４の抵抗値との比によって
ほぼ決る。なお、第１図に示す回路は、ＦＥＴ３１とＦ
ＥＴ３２とを並列に接続し、ＦＥＴ３１のゲートには入
力信号を、ＦＥＴ３２のゲートには帰還信号を各々入力
する構成をとっている。したがって、入力信号路と帰還
路とは分離することができ、入力インピータンスと帰還
量とをそれぞれ独立に所望の値に設定することが可能と
なり回路設計が容易である。
抵抗１２とで構成されるバイアス回路を介して、端子５
８に接続される直流電源がら与えられる。ＦＥＴ３２に
帰還される信号の大きさは、抵抗１１と抵抗１２とを並
列にした抵抗値と帰還抵抗５４の抵抗値との比によって
ほぼ決る。なお、第１図に示す回路は、ＦＥＴ３１とＦ
ＥＴ３２とを並列に接続し、ＦＥＴ３１のゲートには入
力信号を、ＦＥＴ３２のゲートには帰還信号を各々入力
する構成をとっている。したがって、入力信号路と帰還
路とは分離することができ、入力インピータンスと帰還
量とをそれぞれ独立に所望の値に設定することが可能と
なり回路設計が容易である。
この場合、入力インピーダンスの値は、通常ＦＥＴの入
力インピーダンスがきわめて高いので、はぼ抵抗５３に
よって決められる。
力インピーダンスがきわめて高いので、はぼ抵抗５３に
よって決められる。
また、第１図に示す回路は、帯域補償回路を２回路、イ
ンピーダンス整合回路を有しているなめ、それぞれの帯
域補償能力が軽減され、また補償範囲も変えて構成する
ことが可能であるため、補償帯域も高くとる事ができる
。
ンピーダンス整合回路を有しているなめ、それぞれの帯
域補償能力が軽減され、また補償範囲も変えて構成する
ことが可能であるため、補償帯域も高くとる事ができる
。
次に図面を参照して第２の発明について詳細に説明する
。
。
第２図は第２の発明の一実施例を示ず回路図で、第１の
ＦＥＴであるＦＥＴ３１のドレインと第２のＦＥＴであ
るＦＥＴ３２のソースとを並列に接続し、ＦＥＴ３１の
ゲートにはコンデンサ５１゜低域通過型マイクロ波帯イ
ンピーダンス整合／変換回路５０を介して入力信号を印
加し、ＦＥＴ３２のゲートには帰還抵抗１０を介して出
力信号の一部を印加するとともに、一方、ＦＥＴ３２の
ゲートバイアス直流電圧として電圧ＶＣＯＮＴの可変直
流電源１３を設け、更にＦＥＴ３１のソースをコンデン
サ１０１と抵抗１０２との並列接続で構成される帯域補
償回路１０００を介してグランドに接地するようにし、
更に並列接続したＦＥＴ３２のドレインと電圧ＶＤＤの
直流電源５つとの間に、インダクタンス１０３と抵抗５
６と直列回路から成る帯域補償回路１００１を設けこれ
をＦＥＴ３１とＦＥＴ３２の負荷とした構成である。
ＦＥＴであるＦＥＴ３１のドレインと第２のＦＥＴであ
るＦＥＴ３２のソースとを並列に接続し、ＦＥＴ３１の
ゲートにはコンデンサ５１゜低域通過型マイクロ波帯イ
ンピーダンス整合／変換回路５０を介して入力信号を印
加し、ＦＥＴ３２のゲートには帰還抵抗１０を介して出
力信号の一部を印加するとともに、一方、ＦＥＴ３２の
ゲートバイアス直流電圧として電圧ＶＣＯＮＴの可変直
流電源１３を設け、更にＦＥＴ３１のソースをコンデン
サ１０１と抵抗１０２との並列接続で構成される帯域補
償回路１０００を介してグランドに接地するようにし、
更に並列接続したＦＥＴ３２のドレインと電圧ＶＤＤの
直流電源５つとの間に、インダクタンス１０３と抵抗５
６と直列回路から成る帯域補償回路１００１を設けこれ
をＦＥＴ３１とＦＥＴ３２の負荷とした構成である。
入力端１に入力された信号は、ＦＥＴ３１によって増幅
されてコンデンサ５７によって直流成分が遮断されて出
力端２から出力される。出力される信号の周波数特性は
、第１および第２の帯域補償回！＠１０００．１００１
で決るピーキング特性、および低域通過型マイクロ波帯
インピーダンス整合／変換回路５０によって改善された
広帯域の特性か付与される。
されてコンデンサ５７によって直流成分が遮断されて出
力端２から出力される。出力される信号の周波数特性は
、第１および第２の帯域補償回！＠１０００．１００１
で決るピーキング特性、および低域通過型マイクロ波帯
インピーダンス整合／変換回路５０によって改善された
広帯域の特性か付与される。
ＦＥＴ３２のゲートには、帰ｊフ抵抗５４を介してＦＥ
Ｔ３１の出力信号の一部が入力される。ＦＥＴ３２の直
流ゲートバイアス電圧は、電圧ＶＣＯＮＴの可変直流電
圧源１３の出力電圧を、抵抗１１と抵抗１２とで分圧し
た値となる。いま、可変直流電圧１３の出力電圧を変化
させると、抵抗１１と抵抗１２の分圧比によって決るＦ
ＥＴ３２の直流ゲートバイアス電圧が変化する。これに
よってＦＥＴ３２の直流動作点か変化し、そのためＦＥ
Ｔ３２の相互コンダクタンスが変る。したがって負帰還
回路の電圧伝達関数、訂い換えれば帰還量を変化させる
ことができる。すなわち、可変直流電源１３を用いるこ
とにより、負帰還増幅回路の利得を可変とすることがで
きる。この可変利得櫓幅向路は、寄生インピーダンスを
生じやすい可変抵抗素子を用いていないので、利得量を
大きく変えても利得の周波数特性を劣化することなく利
得可変とすることができるという特徴がある。この実施
例によれば入力信号レベルの変動に対応して利得を変化
させて常に一定出力信号レベルを得る、いわゆるＡＧＣ
回路を構成することかでき、また入力インピーダンスと
帰還量とをそれぞれ独立に設定が可情なより広帯域な負
帰還増幅回路が得られる。更に回路設計が容易であると
いう特徴かあ・る。
Ｔ３１の出力信号の一部が入力される。ＦＥＴ３２の直
流ゲートバイアス電圧は、電圧ＶＣＯＮＴの可変直流電
圧源１３の出力電圧を、抵抗１１と抵抗１２とで分圧し
た値となる。いま、可変直流電圧１３の出力電圧を変化
させると、抵抗１１と抵抗１２の分圧比によって決るＦ
ＥＴ３２の直流ゲートバイアス電圧が変化する。これに
よってＦＥＴ３２の直流動作点か変化し、そのためＦＥ
Ｔ３２の相互コンダクタンスが変る。したがって負帰還
回路の電圧伝達関数、訂い換えれば帰還量を変化させる
ことができる。すなわち、可変直流電源１３を用いるこ
とにより、負帰還増幅回路の利得を可変とすることがで
きる。この可変利得櫓幅向路は、寄生インピーダンスを
生じやすい可変抵抗素子を用いていないので、利得量を
大きく変えても利得の周波数特性を劣化することなく利
得可変とすることができるという特徴がある。この実施
例によれば入力信号レベルの変動に対応して利得を変化
させて常に一定出力信号レベルを得る、いわゆるＡＧＣ
回路を構成することかでき、また入力インピーダンスと
帰還量とをそれぞれ独立に設定が可情なより広帯域な負
帰還増幅回路が得られる。更に回路設計が容易であると
いう特徴かあ・る。
次に図面を参照して第３の発明について説明を行う。
第３図は第３の発明の一実施例を示す回路図で、第１の
ＦＥＴであろＦＥＴ３１のドレインと第２のＦＥＴであ
るＦＥＴ３２のソースを直列接続し、ＦＥＴ３１のゲー
トにはコンデンサ５１．低域通過型マイクロ波帯インピ
ーダンス整合／変換回路５０を介して入力信号を印加し
、Ｆ Ｅ Ｔ ３２のゲートには出力信号の一部を可変
帰還回路３０を介して印加するようにし、更に第１の帯
域補償回路１０００ 、および第２の帯域Ｆ＋！ｉ憤回
路１００〕を備えて構成される。
ＦＥＴであろＦＥＴ３１のドレインと第２のＦＥＴであ
るＦＥＴ３２のソースを直列接続し、ＦＥＴ３１のゲー
トにはコンデンサ５１．低域通過型マイクロ波帯インピ
ーダンス整合／変換回路５０を介して入力信号を印加し
、Ｆ Ｅ Ｔ ３２のゲートには出力信号の一部を可変
帰還回路３０を介して印加するようにし、更に第１の帯
域補償回路１０００ 、および第２の帯域Ｆ＋！ｉ憤回
路１００〕を備えて構成される。
第３図の構成は、第１図の回路における帰還抵抗５４の
かわりに可変抵抗５４１を用いたものである。ＦＥＴ３
２への帰還信号は、可変帰還回路３０の可変抵抗５４１
を介して印加される。この時の帰還量は、可変帰還回路
３０の可変抵抗５４１を介して印加される。この時の帰
還量は、可変抵抗５４１の抵抗値と抵抗１１．抵抗１２
の並列接続値との比によってきまる。
かわりに可変抵抗５４１を用いたものである。ＦＥＴ３
２への帰還信号は、可変帰還回路３０の可変抵抗５４１
を介して印加される。この時の帰還量は、可変帰還回路
３０の可変抵抗５４１を介して印加される。この時の帰
還量は、可変抵抗５４１の抵抗値と抵抗１１．抵抗１２
の並列接続値との比によってきまる。
したがって、可変抵抗５４１を変化させることにより掃
ｊフ辰が変化し、増幅回路の利得を可変とすることがで
きる。ＦＥＴ３２の直流ゲート電位は抵抗１１、抵抗１
２によって制定されるため、可変抵抗５４１を変化させ
てもＦＥＴ３２の直流ゲート電位は一定に保たれる。第
３図の回路においても、第１図の回路と同様に第１およ
び第２の帯域補償回路１０００，１００１．低域通過型
マイクロ波帯インピーダンス整合／変換回路５０によっ
て周波数特性のより広帯域化が得られる。また、入力信
号路と帰還路とは分離することができ、入力インピーダ
ンスと帰還量とを独立に設定することが可能な広帯域負
帰還増幅回路が得られる。
ｊフ辰が変化し、増幅回路の利得を可変とすることがで
きる。ＦＥＴ３２の直流ゲート電位は抵抗１１、抵抗１
２によって制定されるため、可変抵抗５４１を変化させ
てもＦＥＴ３２の直流ゲート電位は一定に保たれる。第
３図の回路においても、第１図の回路と同様に第１およ
び第２の帯域補償回路１０００，１００１．低域通過型
マイクロ波帯インピーダンス整合／変換回路５０によっ
て周波数特性のより広帯域化が得られる。また、入力信
号路と帰還路とは分離することができ、入力インピーダ
ンスと帰還量とを独立に設定することが可能な広帯域負
帰還増幅回路が得られる。
また、第３図の回路を用いることにより入力レベルの変
動に対応して利得を変化させて常に一定出力信号レベル
を得る、いわゆるＡＧＣ回路を構成することができる。
動に対応して利得を変化させて常に一定出力信号レベル
を得る、いわゆるＡＧＣ回路を構成することができる。
なお以上の説明では広帯域増幅回路を構成するのに適し
たＦＥＴとしてＧａＡｓ−ＦＥＴを用いる場合について
述べたが、本発明の範囲はこれに限定されるものではな
く、シリコンのＦＥＴを用いる場合にも全く同様に適用
されることはいうまでもない。
たＦＥＴとしてＧａＡｓ−ＦＥＴを用いる場合について
述べたが、本発明の範囲はこれに限定されるものではな
く、シリコンのＦＥＴを用いる場合にも全く同様に適用
されることはいうまでもない。
以上説明したように、第１の発明によれば、ＦＥＴを用
いた広帯域増幅回路として第１のＦ Ｆ： Ｔのドレイ
ンと第２のＦＥＴのソースを直列接続し、一方のＦＥＴ
のゲートには低域通過型マイクロ波帯インピーダンス整
合／変換回路を介して入力信号を印加し、他方のＦＥＴ
のゲートには帰還信号を印加するようにし、更に入力信
号を印加したＦＥＴのソースとグランド間に抵抗と容量
から成る第１の帯１４ 補償回路を接続して用いること
により、入力インピーダンスと帰還量とを各々独立に設
定することかでき、広帯域に対する帯域補償特性を実現
し、かつ広帯域特性を有し、なおかつ安定度の良い負帰
還増幅回路が得られるという効果がある。
いた広帯域増幅回路として第１のＦ Ｆ： Ｔのドレイ
ンと第２のＦＥＴのソースを直列接続し、一方のＦＥＴ
のゲートには低域通過型マイクロ波帯インピーダンス整
合／変換回路を介して入力信号を印加し、他方のＦＥＴ
のゲートには帰還信号を印加するようにし、更に入力信
号を印加したＦＥＴのソースとグランド間に抵抗と容量
から成る第１の帯１４ 補償回路を接続して用いること
により、入力インピーダンスと帰還量とを各々独立に設
定することかでき、広帯域に対する帯域補償特性を実現
し、かつ広帯域特性を有し、なおかつ安定度の良い負帰
還増幅回路が得られるという効果がある。
また第２の発明によれば第１の発明の回路における帰還
信号を印加するＦＥＴの直流ゲートバイアス電圧を可変
直流電圧源を用いて変化させることにより、利得が可変
で入力インピーダンスと帰還量とを独立に設定でき、か
つ周波数特性の著しく優れた負帰還増幅回路かえられる
という効果が、ｂる。
信号を印加するＦＥＴの直流ゲートバイアス電圧を可変
直流電圧源を用いて変化させることにより、利得が可変
で入力インピーダンスと帰還量とを独立に設定でき、か
つ周波数特性の著しく優れた負帰還増幅回路かえられる
という効果が、ｂる。
尤に第３の発明によれば、第１の発明における広帯域負
螺還増幅回路のｌＩ？ｉ！還路内の帰還抵抗として可変
抵抗を用いることにより、利得が可変で入力インピーダ
ンスと帰還量とを独立に設定でき安定性のよい周波数特
性のすぐれた負帰還増幅回路か得られるという効果があ
る。
螺還増幅回路のｌＩ？ｉ！還路内の帰還抵抗として可変
抵抗を用いることにより、利得が可変で入力インピーダ
ンスと帰還量とを独立に設定でき安定性のよい周波数特
性のすぐれた負帰還増幅回路か得られるという効果があ
る。
第１図は第１の発明の一実施例を示す回路図、第２図は
第２の発明の一実施例を示す回路図、第３図は第３の発
明の一実施例を示す図、第４図は従来の負帰還増幅回路
を示す回路図である。 １・・・入力端、２・・・出力端、１１，１２，５２゜
５３．５６，１０２・・・抵抗、１３・・・可変直流電
源、３１・・・（第１の）ＦＥＴ、３２・・・（第２の
）ＦＥＴ、５０・・・低域通過型マイクロ波帯インピー
ダンス整合／変換回路、５１，５５，５７，１０１・・
・コンダンサ、１−０３・・・インダクタンス、５１１
・・・低域通過型マイクロ波帯インピーダンス整合回路
、５３１・・・低域通過型マイクロ波帯インピーダンス
変換回路、１０００・・・（第１の）帯域補償回路、１
００１・・・（第２の）帯域補償回路。 代理人 弁理士 内 原 音 ＶＤＤ置滝電＾ 早１ 図 直流！涼ｖＤＤ 第２凹 Ｖｃｒｃｒ 蓮違電ネ 第４図
第２の発明の一実施例を示す回路図、第３図は第３の発
明の一実施例を示す図、第４図は従来の負帰還増幅回路
を示す回路図である。 １・・・入力端、２・・・出力端、１１，１２，５２゜
５３．５６，１０２・・・抵抗、１３・・・可変直流電
源、３１・・・（第１の）ＦＥＴ、３２・・・（第２の
）ＦＥＴ、５０・・・低域通過型マイクロ波帯インピー
ダンス整合／変換回路、５１，５５，５７，１０１・・
・コンダンサ、１−０３・・・インダクタンス、５１１
・・・低域通過型マイクロ波帯インピーダンス整合回路
、５３１・・・低域通過型マイクロ波帯インピーダンス
変換回路、１０００・・・（第１の）帯域補償回路、１
００１・・・（第２の）帯域補償回路。 代理人 弁理士 内 原 音 ＶＤＤ置滝電＾ 早１ 図 直流！涼ｖＤＤ 第２凹 Ｖｃｒｃｒ 蓮違電ネ 第４図
Claims (3)
- （１）電界効果トランジスタを増幅素子として用いた広
帯域負帰還増幅回路において、第１および第２の電界効
果トランジスタを有し前記第１の電界効果トランジスタ
のドレインと前記第２の電界効果トランジスタのソース
とが直列に接続され前記第１の電界効果トランジスタの
ソースを抵抗Ｒと容量Ｃとの並列接続によって構成され
る第１の帯域補償回路を介して接地する増幅部と、前記
増幅部のどちらか一方のトランジスタのゲートに接続さ
れ入力信号を受け分布定数線路と抵抗とから構成される
低域通過型マイクロ波帯インピーダンス整合／変換回路
と、前記増幅部の他方の電界効果トランジスタのゲート
に接続され前記第２の電界効果トランジスタのドレイン
出力信号の一部を帰還する帰還回路と、前記第２の電界
効果トランジスタのドレインに接続され出力信号に対応
する信号を送出する出力回路と、前記第２の電界効果ト
ランジスタのドレインと直流電源とのあいだに前記第１
および第２の電界効果トランジスタの負荷インピーダン
スとして設けるインダクタンスＬと抵抗Ｒとを直列接続
からなる第２の帯域補償回路を備えてなることを特徴と
する負帰還増幅回路。 - （２）電界効果トランジスタを増幅素子として用いた広
帯域負帰還増幅回路において、第１および第２の電界効
果トランジスタを有し前記第１の電界効果トランジスタ
のドレインと前記第２の電界効果トランジスタのソース
とが直列に接続され前記第１の電界効果トランジスタの
ソースを抵抗Ｒと容量Ｃとの並列接続によって構成され
る第１の帯域補償回路を介して接地する増幅部と、前記
増幅部のどちらか一方のトランジスタのゲートに接続さ
れ入力信号を受け分布定数線路と抵抗とから構成される
低域通過型マイクロ波帯インピーダンス整合／変換回路
と、前記増幅部の他方の電界効果トランジスタのゲート
に接続され前記第２の電界効果トランジスタのドレイン
出力信号の一部を帰還すると共に該ゲート電圧を可変で
きる直流電源を備えた可変帰還回路と、前記第２の電界
効果トランジスタのドレインに接続され出力信号に対応
する信号を送出する出力回路と、前記第２の電界効果ト
ランジスタのドレインと直流電源とのあいだに前記第１
および第２の電界効果トランジスタの負荷インピーダン
スとして設けるインダクタンスＬと抵抗Ｒとの直列接続
からなる第２の帯域補償回路とを備えて成ることを特徴
とする負帰還増幅器。 - （３）電界効果トランジスタを増幅素子として用いた広
帯域負帰還増幅回路において、第１および第２の電界効
果トランジスアを有し前記第１の電界効果トランジスタ
のドレインと前記第２の電界効果トランジスタのソース
とが直列に接続され前記第１の電界効果トランジスタの
ソースを抵抗Ｒと容量Ｃとの並列接続によって構成され
る第１の帯域補償回路を介して接地する増幅部と、前記
増幅部のどちらか一方のトランジスタのゲートに接続さ
れ入力信号を受け分布定数線路と抵抗とから構成される
低域通過型マイクロ波帯インピーダンス整合／変換回路
と、前記増幅部の他方の電界効果トランジスタのゲート
に接続され前記第２の電界効果トランジスタのドレイン
出力信号の一部を帰還しそのドレイン出力信号の一部の
帰還量が可変抵抗の抵抗値で調整される可変帰還回路と
、前記第２の電界効果トランジスタのドレインに接続さ
れ出力信号に対応する信号を送出する出力回路と、前記
第２の電界効果トランジスタのドレインと直流電源との
あいだに前記第１および第２の電界効果トランジスタの
負荷インピーダンスとするインダクタンスＬと抵抗Ｒと
の直列接続からなる第２の帯域補償回路とを備えてなる
ことを特徴とする負帰還増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011947A JPH0738540B2 (ja) | 1988-01-21 | 1988-01-21 | 負帰還増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011947A JPH0738540B2 (ja) | 1988-01-21 | 1988-01-21 | 負帰還増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188007A true JPH01188007A (ja) | 1989-07-27 |
| JPH0738540B2 JPH0738540B2 (ja) | 1995-04-26 |
Family
ID=11791833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011947A Expired - Lifetime JPH0738540B2 (ja) | 1988-01-21 | 1988-01-21 | 負帰還増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738540B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505904A (ja) * | 1999-07-16 | 2003-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改善された線形性を有する可変利得増幅器 |
| DE102005013385A1 (de) * | 2005-03-23 | 2006-10-05 | Atmel Germany Gmbh | Verstärkerschaltung |
| JP2009065511A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | 増幅回路及び通信機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104303A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 広帯域負帰還増幅回路 |
| JPS62216507A (ja) * | 1986-03-18 | 1987-09-24 | Nec Corp | 広帯域負帰還増幅回路 |
-
1988
- 1988-01-21 JP JP63011947A patent/JPH0738540B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104303A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 広帯域負帰還増幅回路 |
| JPS62216507A (ja) * | 1986-03-18 | 1987-09-24 | Nec Corp | 広帯域負帰還増幅回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505904A (ja) * | 1999-07-16 | 2003-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改善された線形性を有する可変利得増幅器 |
| JP4765036B2 (ja) * | 1999-07-16 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | 改善された線形性を有する可変利得増幅器 |
| DE102005013385A1 (de) * | 2005-03-23 | 2006-10-05 | Atmel Germany Gmbh | Verstärkerschaltung |
| JP2009065511A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | 増幅回路及び通信機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738540B2 (ja) | 1995-04-26 |
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