JPH08110919A - ソフトウェアおよびハードウェアのシミュレータの統合によるシステム・レベル・シミュレーションを行う方法と装置 - Google Patents
ソフトウェアおよびハードウェアのシミュレータの統合によるシステム・レベル・シミュレーションを行う方法と装置Info
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- JPH08110919A JPH08110919A JP7137457A JP13745795A JPH08110919A JP H08110919 A JPH08110919 A JP H08110919A JP 7137457 A JP7137457 A JP 7137457A JP 13745795 A JP13745795 A JP 13745795A JP H08110919 A JPH08110919 A JP H08110919A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Abstract
(57)【要約】
【目的】 試験のためのより正確でより高速なシステム
・レベル・シミュレーションができるように、論理レベ
ル・シミュレーションと命令レベル・シミュレーション
を統合する方法および装置を提供する。 【構成】 ホスト・システムまたはプロセッサ（ＣＰ
Ｕ）は、命令レベル・シミュレータによってシミュレー
トされ、入出力サブシステムのシミュレーションは、論
理レベル・シミュレータによってモデル化される。２つ
のシミュレーションは並行的に動作し、プロセス間通信
（ＩＰＣ）装置を介して通信し、共に、読取り／書込み
アクセスを実行する。
・レベル・シミュレーションができるように、論理レベ
ル・シミュレーションと命令レベル・シミュレーション
を統合する方法および装置を提供する。 【構成】 ホスト・システムまたはプロセッサ（ＣＰ
Ｕ）は、命令レベル・シミュレータによってシミュレー
トされ、入出力サブシステムのシミュレーションは、論
理レベル・シミュレータによってモデル化される。２つ
のシミュレーションは並行的に動作し、プロセス間通信
（ＩＰＣ）装置を介して通信し、共に、読取り／書込み
アクセスを実行する。
Description
【０００１】
【産業上の利用分野】本発明は、システム・レベル・シ
ミュレーションの分野に関する。詳細には、本発明は、
論理レベル・シミュレータと命令レベル・シミュレータ
の統合によるシステム・レベル・シミュレーション用の
方法と装置に関する。
ミュレーションの分野に関する。詳細には、本発明は、
論理レベル・シミュレータと命令レベル・シミュレータ
の統合によるシステム・レベル・シミュレーション用の
方法と装置に関する。
【０００２】
【従来の技術】従来、システム全体、すなわち、プロセ
ッサを含め、マザーボードの構成要素のシミュレーショ
ンは、ワイヤ・ラッピングおよびその他のブレッド・ボ
ーディング技法を使用してハードウェア・プロトタイプ
を構成することによって行われている。ソフトウェアの
試験は、そのようなプロトタイプを使用して行われてい
る。残念なことに、ワイヤ・ラッピングおよびその他の
ブレッド・ボーディング技法を使用するプロトタイプ作
製は通常、高性能システム・シミュレーションの速度お
よび密度を取り扱ううえで助けとはならない。プリント
回路ボードが最初のプロトタイプとして与えられている
場合、組み立てられた回路ボードをデバッグするには新
しいボードを構成することが必要になることが多く、し
たがって、このようなデバッグは時間がかかる。
ッサを含め、マザーボードの構成要素のシミュレーショ
ンは、ワイヤ・ラッピングおよびその他のブレッド・ボ
ーディング技法を使用してハードウェア・プロトタイプ
を構成することによって行われている。ソフトウェアの
試験は、そのようなプロトタイプを使用して行われてい
る。残念なことに、ワイヤ・ラッピングおよびその他の
ブレッド・ボーディング技法を使用するプロトタイプ作
製は通常、高性能システム・シミュレーションの速度お
よび密度を取り扱ううえで助けとはならない。プリント
回路ボードが最初のプロトタイプとして与えられている
場合、組み立てられた回路ボードをデバッグするには新
しいボードを構成することが必要になることが多く、し
たがって、このようなデバッグは時間がかかる。
【０００３】システム・レベル・シミュレーションに関
するプロトタイプ作製実務の改良には、実際のソフトウ
ェアがシミュレートされたハードウェアと相互作用でき
る環境でのハードウェア・シミュレーションが含まれ
る。このハードウェア・シミュレーション環境では、混
合レベル論理シミュレータを使用して、レジスタ転送レ
ベル（ＲＴＬ）／ゲート・レベルでのプロセッサ、シス
テム、および入出力装置がモデル化される。残念なこと
に、ＣＰＵのシミュレーションでは、シミュレーション
・サイクルを増加させる必要がある。また、システム・
レベル・シミュレーション用の実際のソフトウェアと組
み合わされた論理レベル・シミュレータを使用する、
「Ａｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｅｎｖｉｒｏｎｍｅ
ｎｔ ｆｏｒＨａｒｄｗａｒｅ／Ｓｏｆｔｗａｒｅ Ｃ
ｏ−ｓｉｍｕｌａｔｉｏｎ」と題する論文（デビッド・
ベッカー（Ｄａｖｉｄ Ｂｅｃｋｅｒ）著、２９ｔｈ
ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏ
ｎ Ｃｏｎｆｅｒｅｎｃｅ）に記載された従来技術は、
シミュレートされるハードウェア装置がスレーブ装置で
あることを仮定している。さらに、そのような従来技術
では直接メモリ・アクセス（ＤＭＡ）はサポートされな
い。
するプロトタイプ作製実務の改良には、実際のソフトウ
ェアがシミュレートされたハードウェアと相互作用でき
る環境でのハードウェア・シミュレーションが含まれ
る。このハードウェア・シミュレーション環境では、混
合レベル論理シミュレータを使用して、レジスタ転送レ
ベル（ＲＴＬ）／ゲート・レベルでのプロセッサ、シス
テム、および入出力装置がモデル化される。残念なこと
に、ＣＰＵのシミュレーションでは、シミュレーション
・サイクルを増加させる必要がある。また、システム・
レベル・シミュレーション用の実際のソフトウェアと組
み合わされた論理レベル・シミュレータを使用する、
「Ａｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｅｎｖｉｒｏｎｍｅ
ｎｔ ｆｏｒＨａｒｄｗａｒｅ／Ｓｏｆｔｗａｒｅ Ｃ
ｏ−ｓｉｍｕｌａｔｉｏｎ」と題する論文（デビッド・
ベッカー（Ｄａｖｉｄ Ｂｅｃｋｅｒ）著、２９ｔｈ
ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏ
ｎ Ｃｏｎｆｅｒｅｎｃｅ）に記載された従来技術は、
シミュレートされるハードウェア装置がスレーブ装置で
あることを仮定している。さらに、そのような従来技術
では直接メモリ・アクセス（ＤＭＡ）はサポートされな
い。
【０００４】装置ドライバや診断プログラムなどシステ
ム・ソフトウェアのシミュレーションは、プロセッサお
よびシステムをシミュレートするシステム・シミュレー
タによって行われる。従来技術のシステム・レベル・シ
ミュレーション方法は、上級プログラマのシステムに対
する視点をモデル化する命令レベル・シミュレータを使
用している。命令レベル・シミュレータは、論理レベル
・シミュレータよりも高速に動作するが、入出力装置を
正確にモデル化することはできない。
ム・ソフトウェアのシミュレーションは、プロセッサお
よびシステムをシミュレートするシステム・シミュレー
タによって行われる。従来技術のシステム・レベル・シ
ミュレーション方法は、上級プログラマのシステムに対
する視点をモデル化する命令レベル・シミュレータを使
用している。命令レベル・シミュレータは、論理レベル
・シミュレータよりも高速に動作するが、入出力装置を
正確にモデル化することはできない。
【０００５】要するに、命令レベル・シミュレータは、
入出力装置を正確にモデル化することができず、論理レ
ベル・シミュレータは、プロセッサおよびシステムのシ
ミュレーションによって発生するオーバヘッドのために
低速すぎる。また、システム・レベル・シミュレーショ
ン用のプロトタイプ作製は時間がかかり、かつ難しいプ
ロセスである。したがって、論理レベル・シミュレータ
の精度と命令レベル・シミュレータの高性能さとを利用
し、それによって、システム・レベル・シミュレーショ
ンに関するシミュレーションの精度と速度を共に増加さ
せる、命令レベル・シミュレータと論理レベル・シミュ
レータを統合する装置と方法が必要である。さらに、統
合シミュレータは、システム・レベル・シミュレーショ
ンおよび試験用のプロトタイプをデバッグし、あるいは
再構成する必要を低減させ、したがって、概念から市場
までのターンアラウンド時間を短縮する。
入出力装置を正確にモデル化することができず、論理レ
ベル・シミュレータは、プロセッサおよびシステムのシ
ミュレーションによって発生するオーバヘッドのために
低速すぎる。また、システム・レベル・シミュレーショ
ン用のプロトタイプ作製は時間がかかり、かつ難しいプ
ロセスである。したがって、論理レベル・シミュレータ
の精度と命令レベル・シミュレータの高性能さとを利用
し、それによって、システム・レベル・シミュレーショ
ンに関するシミュレーションの精度と速度を共に増加さ
せる、命令レベル・シミュレータと論理レベル・シミュ
レータを統合する装置と方法が必要である。さらに、統
合シミュレータは、システム・レベル・シミュレーショ
ンおよび試験用のプロトタイプをデバッグし、あるいは
再構成する必要を低減させ、したがって、概念から市場
までのターンアラウンド時間を短縮する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、より
正確で高速なシステム・レベル・シミュレーションを行
えるように論理レベル・シミュレーションと命令レベル
・シミュレーションを統合する方法および装置を提供す
ることである。
正確で高速なシステム・レベル・シミュレーションを行
えるように論理レベル・シミュレーションと命令レベル
・シミュレーションを統合する方法および装置を提供す
ることである。
【０００７】
【課題を解決するための手段】装置ドライバや診断プロ
グラムなどシステム・ソフトウェアをシミュレートする
命令レベル・シミュレータは通常、命令アキュレート・
シミュレータである。命令レベル・シミュレータは、論
理レベル・シミュレータよりも高速に動作するが（最大
１００００倍）、入出力装置を正確にはモデル化しな
い。論理レベル・シミュレータは通常、ＲＴＬ／ゲート
・レベルでのプロセッサ、システム、および入出力装置
をモデル化するために使用され、非常に正確であるが、
通常、システム中のプロセッサをシミュレートするシミ
ュレーション・サイクルを増加させるオーバヘッドのた
めに低速である。
グラムなどシステム・ソフトウェアをシミュレートする
命令レベル・シミュレータは通常、命令アキュレート・
シミュレータである。命令レベル・シミュレータは、論
理レベル・シミュレータよりも高速に動作するが（最大
１００００倍）、入出力装置を正確にはモデル化しな
い。論理レベル・シミュレータは通常、ＲＴＬ／ゲート
・レベルでのプロセッサ、システム、および入出力装置
をモデル化するために使用され、非常に正確であるが、
通常、システム中のプロセッサをシミュレートするシミ
ュレーション・サイクルを増加させるオーバヘッドのた
めに低速である。
【０００８】命令レベル・シミュレータによって提供さ
れる速度と、論理レベル・シミュレータによって提供さ
れる精度を利用するには、２種類のシミュレーションを
統合して、より高速で正確なシステム・レベル・シミュ
レーションを行う。
れる速度と、論理レベル・シミュレータによって提供さ
れる精度を利用するには、２種類のシミュレーションを
統合して、より高速で正確なシステム・レベル・シミュ
レーションを行う。
【０００９】好ましい実施例では、プロセッサの論理レ
ベル・シミュレーションを、命令レベル・シミュレータ
のＭＰＳＡＳ（登録商標）によってシミュレートされた
ホスト・システムのシミュレーションで置き換える。さ
らに、入出力サブシステムのシミュレーションを、論理
レベル・シミュレータのＶｅｒｉｌｏｇ ＸＬ（登録商
標）によってモデル化する。２つのシミュレーション
は、並行的に動作し、プロセス間通信（ＩＰＣ）装置を
介して通信する。シミュレーション間でのメッセージの
送受信に責任を負う専用モジュールを両方のシミュレー
ションに用意する。命令レベル・シミュレータ側では、
ホスト・システムが、シミュレートされた入出力サブシ
ステムとの間でメッセージの送受信を行う。同様に、論
理レベル・シミュレーション側では、入出力サブシステ
ムが、試験中のＡＳＩＣまたはカスタム集積回路とホス
ト・システムの間の送受信に責任を負う。入出力サブシ
ステムは、アービタ、マスタ、およびスレーブの機能を
サポートし、２つのシミュレーションの間のデッドロッ
ク状況を解決する。
ベル・シミュレーションを、命令レベル・シミュレータ
のＭＰＳＡＳ（登録商標）によってシミュレートされた
ホスト・システムのシミュレーションで置き換える。さ
らに、入出力サブシステムのシミュレーションを、論理
レベル・シミュレータのＶｅｒｉｌｏｇ ＸＬ（登録商
標）によってモデル化する。２つのシミュレーション
は、並行的に動作し、プロセス間通信（ＩＰＣ）装置を
介して通信する。シミュレーション間でのメッセージの
送受信に責任を負う専用モジュールを両方のシミュレー
ションに用意する。命令レベル・シミュレータ側では、
ホスト・システムが、シミュレートされた入出力サブシ
ステムとの間でメッセージの送受信を行う。同様に、論
理レベル・シミュレーション側では、入出力サブシステ
ムが、試験中のＡＳＩＣまたはカスタム集積回路とホス
ト・システムの間の送受信に責任を負う。入出力サブシ
ステムは、アービタ、マスタ、およびスレーブの機能を
サポートし、２つのシミュレーションの間のデッドロッ
ク状況を解決する。
【００１０】本発明の統合シミュレータは、スレーブ・
アクセスと直接メモリ・アクセス（ＤＭＡ）を共にサポ
ートする。論理レベル・シミュレーションと命令レベル
・シミュレーションは共に、任意の所与の時点でマスタ
・アクセスおよびスレーブ・アクセスを行うことができ
る。そのため、ＤＭＡアクセスとスレーブ・アクセスが
同時に行われ、両方のシミュレータが同時に相互にデー
タおよび肯定応答を待つデッドロック状況が発生する恐
れがある。入出力サブシステムは、論理レベル・シミュ
レーション側で非ＤＭＡトランザクションを遅延させる
ことによって、このデッドロック状況を解決する。命令
レベル・シミュレータは、事象依存であるに過ぎず、論
理レベル・シミュレータは時間依存である。これら２種
類のシミュレータの同期が解決され、２つのシミュレー
タは、非同期対等サブシステムとして動作することがで
きる。
アクセスと直接メモリ・アクセス（ＤＭＡ）を共にサポ
ートする。論理レベル・シミュレーションと命令レベル
・シミュレーションは共に、任意の所与の時点でマスタ
・アクセスおよびスレーブ・アクセスを行うことができ
る。そのため、ＤＭＡアクセスとスレーブ・アクセスが
同時に行われ、両方のシミュレータが同時に相互にデー
タおよび肯定応答を待つデッドロック状況が発生する恐
れがある。入出力サブシステムは、論理レベル・シミュ
レーション側で非ＤＭＡトランザクションを遅延させる
ことによって、このデッドロック状況を解決する。命令
レベル・シミュレータは、事象依存であるに過ぎず、論
理レベル・シミュレータは時間依存である。これら２種
類のシミュレータの同期が解決され、２つのシミュレー
タは、非同期対等サブシステムとして動作することがで
きる。
【００１１】
【作用・効果】要するに、命令レベル・シミュレータと
論理レベル・シミュレータを統合することにより、論理
レベル・シミュレータを使用して入出力サブシステムを
モデル化し、命令レベル・シミュレータを使用してホス
ト・システムまたはプロセッサ（ＣＰＵ）をシミュレー
トすることによって、入出力装置を正確にシミュレート
することができる。そのような統合によって、全体的に
高速でより正確なシステム・レベル・シミュレーション
がもたらされ、プロトタイプをデバッグするのにかかる
時間が短縮され、それによって、概念から最初の作業プ
ロトタイプまでのより高速なターンアラウンドが可能に
なる。
論理レベル・シミュレータを統合することにより、論理
レベル・シミュレータを使用して入出力サブシステムを
モデル化し、命令レベル・シミュレータを使用してホス
ト・システムまたはプロセッサ（ＣＰＵ）をシミュレー
トすることによって、入出力装置を正確にシミュレート
することができる。そのような統合によって、全体的に
高速でより正確なシステム・レベル・シミュレーション
がもたらされ、プロトタイプをデバッグするのにかかる
時間が短縮され、それによって、概念から最初の作業プ
ロトタイプまでのより高速なターンアラウンドが可能に
なる。
【００１２】
【実施例】命令レベル・シミュレータと論理レベル・シ
ミュレータの統合を使用するシステム・レベル・シミュ
レーションおよび試験用の装置および方法を開示する。
以下の説明では、説明のために、本発明を完全に理解し
てもらうために特定のモジュールなどを記載する。しか
し、当業者には、このような特定の詳細なしで本発明を
実施できることが明らかになろう。他の例では、本発明
を不必要にあいまいにしないように周知の回路および装
置をブロック図形式で示す。
ミュレータの統合を使用するシステム・レベル・シミュ
レーションおよび試験用の装置および方法を開示する。
以下の説明では、説明のために、本発明を完全に理解し
てもらうために特定のモジュールなどを記載する。しか
し、当業者には、このような特定の詳細なしで本発明を
実施できることが明らかになろう。他の例では、本発明
を不必要にあいまいにしないように周知の回路および装
置をブロック図形式で示す。
【００１３】図１は、システムをシミュレートし、試験
するために使用される本発明の典型的なコシミュレーシ
ョン（co-simulation ）環境を示す。コシミュレーショ
ン環境は、共にＵＮＩＸ（登録商標）１３上で動作す
る、命令レベル・シミュレータ・プログラムのＭＰＳＡ
Ｓ（登録商標）１０と、論理レベル・シミュレータ・プ
ログラムのＶｅｒｉｌｏｇ ＸＬ １１とから成る。Ｕ
ＮＩＸ（登録商標）１３上で動作するＶｅｒｉｌｏｇ
ＸＬ（登録商標）１１は、コシミュレーションを開始す
るために、ＵＮＩＸ（登録商標）１３上でソケット（ア
ドレス）をオープンするコマンドを実行し、ＭＰＳＡＳ
（登録商標）１０とリンクされるのを待つ。続いて、Ｍ
ＰＳＡＳ（登録商標）１０が、ネットワーク１４を介し
て開始され、ＵＮＩＸ（登録商標）１３上で動作し始め
る。ＭＰＳＡＳ（登録商標）１０は次いで、ＵＮＩＸ
（登録商標）１３上でオープンされたソケットを介して
Ｖｅｒｉｌｏｇ ＸＬ（登録商標）１１にリンクされ
る。ＭＰＳＡＳ（登録商標）１０とＶｅｒｉｌｏｇ Ｘ
Ｌ（登録商標）１１は、ネットワーク１４を介してリン
クされた後、試験用のコシミュレーションを使用して、
ユーザの要求に応じてシステムのシミュレーションを開
始する。ＭＰＳＡＳ（登録商標）によってシミュレート
された部分とＶｅｒｉｌｏｇ ＸＬ（登録商標）によっ
てシミュレートされた部分の間で送信されるメッセージ
・パケットは、ＵＮＩＸ（登録商標）ＩＰＣ（プロセス
間通信）１７を介してソケット・モジュール１５および
１６によって送信される。
するために使用される本発明の典型的なコシミュレーシ
ョン（co-simulation ）環境を示す。コシミュレーショ
ン環境は、共にＵＮＩＸ（登録商標）１３上で動作す
る、命令レベル・シミュレータ・プログラムのＭＰＳＡ
Ｓ（登録商標）１０と、論理レベル・シミュレータ・プ
ログラムのＶｅｒｉｌｏｇ ＸＬ １１とから成る。Ｕ
ＮＩＸ（登録商標）１３上で動作するＶｅｒｉｌｏｇ
ＸＬ（登録商標）１１は、コシミュレーションを開始す
るために、ＵＮＩＸ（登録商標）１３上でソケット（ア
ドレス）をオープンするコマンドを実行し、ＭＰＳＡＳ
（登録商標）１０とリンクされるのを待つ。続いて、Ｍ
ＰＳＡＳ（登録商標）１０が、ネットワーク１４を介し
て開始され、ＵＮＩＸ（登録商標）１３上で動作し始め
る。ＭＰＳＡＳ（登録商標）１０は次いで、ＵＮＩＸ
（登録商標）１３上でオープンされたソケットを介して
Ｖｅｒｉｌｏｇ ＸＬ（登録商標）１１にリンクされ
る。ＭＰＳＡＳ（登録商標）１０とＶｅｒｉｌｏｇ Ｘ
Ｌ（登録商標）１１は、ネットワーク１４を介してリン
クされた後、試験用のコシミュレーションを使用して、
ユーザの要求に応じてシステムのシミュレーションを開
始する。ＭＰＳＡＳ（登録商標）によってシミュレート
された部分とＶｅｒｉｌｏｇ ＸＬ（登録商標）によっ
てシミュレートされた部分の間で送信されるメッセージ
・パケットは、ＵＮＩＸ（登録商標）ＩＰＣ（プロセス
間通信）１７を介してソケット・モジュール１５および
１６によって送信される。
【００１４】図２は、本発明の典型的な統合システム・
レベル・シミュレーションのブロック図である。統合シ
ステム・レベル・シミュレーションは、ＭＰＳＡＳ（登
録商標）によってシミュレートされた並行的に活動状況
になるホスト・システムと、シミュレートされた入出力
サブシステムを試験するために使用されるＶｅｒｉｌｏ
ｇ ＸＬ（登録商標）によってシミュレーションされた
入出力サブシステムとから成る。
レベル・シミュレーションのブロック図である。統合シ
ステム・レベル・シミュレーションは、ＭＰＳＡＳ（登
録商標）によってシミュレートされた並行的に活動状況
になるホスト・システムと、シミュレートされた入出力
サブシステムを試験するために使用されるＶｅｒｉｌｏ
ｇ ＸＬ（登録商標）によってシミュレーションされた
入出力サブシステムとから成る。
【００１５】部分１００は、ＭＰＳＡＳ（登録商標）に
よってシミュレートされたホスト・システムである。こ
のホスト・システム１００は、プロセッサ１１０と、こ
のプロセッサ１１０とメイン・メモリ１３０およびＭＢ
ｕｓ／ＳＢｕｓインタフェース１４０とを相互接続する
ＭＢｕｓモジュール１２０と、要求待ち行列１６０の読
取りアクセスを優先させるホスト・システムＳＢｕｓモ
ジュール１５０と、どのプロセスが読取りアクセス優先
順位を有するかを示すスロット１７０と、ソケット・モ
ジュール１８０と、割込み制御装置モジュール１８５と
を備える。部分２００は、Ｖｅｒｉｌｏｇ ＸＬ（登録
商標）によってシミュレートされた入出力サブシステム
であり、入出力サブシステム・モジュール２２０と入出
力ＳＢｕｓモジュール２１０とから成る。
よってシミュレートされたホスト・システムである。こ
のホスト・システム１００は、プロセッサ１１０と、こ
のプロセッサ１１０とメイン・メモリ１３０およびＭＢ
ｕｓ／ＳＢｕｓインタフェース１４０とを相互接続する
ＭＢｕｓモジュール１２０と、要求待ち行列１６０の読
取りアクセスを優先させるホスト・システムＳＢｕｓモ
ジュール１５０と、どのプロセスが読取りアクセス優先
順位を有するかを示すスロット１７０と、ソケット・モ
ジュール１８０と、割込み制御装置モジュール１８５と
を備える。部分２００は、Ｖｅｒｉｌｏｇ ＸＬ（登録
商標）によってシミュレートされた入出力サブシステム
であり、入出力サブシステム・モジュール２２０と入出
力ＳＢｕｓモジュール２１０とから成る。
【００１６】両方のシミュレーション上のソケット・モ
ジュールは、それぞれのシミュレーションの間のメッセ
ージの送受信に責任を負う。ソケット・モジュール１８
０は、シミュレートされたホスト・システム１００とシ
ミュレートされた入出力サブシステム２００の間でメッ
セージを送受信する。入出力サブシステム２００側で
は、ソケット・インタフェース２１５と、ＰＬＩタスク
２１３と、ＳＢｕｓインタフェース２１８とを備える入
出力サブシステムＳＢｕｓモジュール２１０が、試験中
のＡＳＩＣとホスト・システム１００の間でメッセージ
を送受信する。
ジュールは、それぞれのシミュレーションの間のメッセ
ージの送受信に責任を負う。ソケット・モジュール１８
０は、シミュレートされたホスト・システム１００とシ
ミュレートされた入出力サブシステム２００の間でメッ
セージを送受信する。入出力サブシステム２００側で
は、ソケット・インタフェース２１５と、ＰＬＩタスク
２１３と、ＳＢｕｓインタフェース２１８とを備える入
出力サブシステムＳＢｕｓモジュール２１０が、試験中
のＡＳＩＣとホスト・システム１００の間でメッセージ
を送受信する。
【００１７】バス・トランザクションは、当技術分野で
周知のようにメッセージによって表すことができる。マ
スタ／スレーブ動作および割込み動作を表すには、２種
類のメッセージが必要である。２つのメッセージ・タイ
プ、すなわち、マスタ／スレーブ動作と割込み動作は共
に、各メッセージに関連する２種類のパケットを有す
る。各メッセージは、通信チャネル（図２ではプロセス
間通信（ＩＰＣ）１９０によって示す）を介して送信さ
れるデータのフォーマットを指定するヘッダ・パケット
（本明細書では「ｓｏｃｋｅｔ＿ｐｋｔ」と呼ぶ）で始
まる。メッセージは次いで、特定のトランザクション・
パケットで終わる。このトランザクション・パケット
は、マスタ／スレーブ動作の場合、読取り／書込み動作
を定義するデータおよびその他の情報を含むｇｅｎ＿ｂ
ｕｓ＿ｐｋｔである。割込み動作用のトランザクション
・パケットは、信号レベル対応割込みを発信するために
使用されるｇｅｎ＿ｉｎｔ＿ｐｋｔから成る。
周知のようにメッセージによって表すことができる。マ
スタ／スレーブ動作および割込み動作を表すには、２種
類のメッセージが必要である。２つのメッセージ・タイ
プ、すなわち、マスタ／スレーブ動作と割込み動作は共
に、各メッセージに関連する２種類のパケットを有す
る。各メッセージは、通信チャネル（図２ではプロセス
間通信（ＩＰＣ）１９０によって示す）を介して送信さ
れるデータのフォーマットを指定するヘッダ・パケット
（本明細書では「ｓｏｃｋｅｔ＿ｐｋｔ」と呼ぶ）で始
まる。メッセージは次いで、特定のトランザクション・
パケットで終わる。このトランザクション・パケット
は、マスタ／スレーブ動作の場合、読取り／書込み動作
を定義するデータおよびその他の情報を含むｇｅｎ＿ｂ
ｕｓ＿ｐｋｔである。割込み動作用のトランザクション
・パケットは、信号レベル対応割込みを発信するために
使用されるｇｅｎ＿ｉｎｔ＿ｐｋｔから成る。
【００１８】代替実施例で、論理レベル・シミュレータ
のＶｅｒｉｌｏｇ ＸＬ（登録商標）は、入出力サブシ
ステム・モジュール２２０および入出力ＳＢｕｓモジュ
ール２１０をシミュレートするだけでなく、ＭＢｕｓ／
ＳＢｕｓインタフェース１４０によって示されたメモリ
・プロセッサ・バスと、その右側の部分とをシミュレー
トする。さらに、命令レベル・シミュレータのＭＰＳＡ
Ｓ（登録商標）は、プロセッサしかシミュレートしな
い。
のＶｅｒｉｌｏｇ ＸＬ（登録商標）は、入出力サブシ
ステム・モジュール２２０および入出力ＳＢｕｓモジュ
ール２１０をシミュレートするだけでなく、ＭＢｕｓ／
ＳＢｕｓインタフェース１４０によって示されたメモリ
・プロセッサ・バスと、その右側の部分とをシミュレー
トする。さらに、命令レベル・シミュレータのＭＰＳＡ
Ｓ（登録商標）は、プロセッサしかシミュレートしな
い。
【００１９】図３は、本発明のコシミュレーション環境
を使用するプロセッサ入出力読取り動作のフローチャー
トである。このフローチャートを図１のブロック図の構
成要素に関して説明する。論理ブロック５００で、プロ
セッサ１１０は、読み取るべきメモリ・アドレスと、実
行すべきトランザクションのサイズと、ＭＢｕｓモジュ
ール１２０への読取りモード情報とを含むｇｅｎ＿ｂｕ
ｓ＿ｐｋｔを送信することによって、読取りサイクル・
トランザクションを開始する。ＭＢｕｓモジュール１２
０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受信し、要求をＭＢｕ
ｓ／ＳＢｕｓインタフェース１４０に転送する。インタ
フェース１４０は次いで、ｇｅｎ＿ｂｕｓ＿ｐｋｔをホ
スト・システムＳＢｕｓモジュール１５０に転送する。
論理ブロック５０１で、ホスト・システムＳＢｕｓモジ
ュール１５０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受けた後、
プロセッサ１１０がスロット１７０中の装置にアクセス
する読取り要求を行ったことを示すように要求待ち行列
１６０にマーク付けする。ホスト・システムＳＢｕｓモ
ジュール１５０は次いで、ｇｅｎ＿ｂｕｓ＿ｐｋｔをソ
ケット・モジュール１８０に転送する。
を使用するプロセッサ入出力読取り動作のフローチャー
トである。このフローチャートを図１のブロック図の構
成要素に関して説明する。論理ブロック５００で、プロ
セッサ１１０は、読み取るべきメモリ・アドレスと、実
行すべきトランザクションのサイズと、ＭＢｕｓモジュ
ール１２０への読取りモード情報とを含むｇｅｎ＿ｂｕ
ｓ＿ｐｋｔを送信することによって、読取りサイクル・
トランザクションを開始する。ＭＢｕｓモジュール１２
０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受信し、要求をＭＢｕ
ｓ／ＳＢｕｓインタフェース１４０に転送する。インタ
フェース１４０は次いで、ｇｅｎ＿ｂｕｓ＿ｐｋｔをホ
スト・システムＳＢｕｓモジュール１５０に転送する。
論理ブロック５０１で、ホスト・システムＳＢｕｓモジ
ュール１５０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受けた後、
プロセッサ１１０がスロット１７０中の装置にアクセス
する読取り要求を行ったことを示すように要求待ち行列
１６０にマーク付けする。ホスト・システムＳＢｕｓモ
ジュール１５０は次いで、ｇｅｎ＿ｂｕｓ＿ｐｋｔをソ
ケット・モジュール１８０に転送する。
【００２０】論理ブロック５０２で、ソケット・モジュ
ール１８０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受けた後、メ
ッセージのｇｅｎ＿ｂｕｓ＿ｐｋｔにｓｏｃｋｅｔ＿ｐ
ｋｔを加えてマスタ／スレーブ・メッセージを作成す
る。ｓｏｃｋｅｔ＿ｐｋｔは、パケット発信識別子（こ
の場合は、ＭＢｕｓモジュール１２０）、ｓｏｃｋｅｔ
＿ｐｋｔに続くトランザクション・パケットのタイプ
（この場合はｇｅｎ＿ｂｕｓ＿ｐｋｔ）、トランザクシ
ョン・パケットのサイズなどの情報を運ぶ。論理ブロッ
ク５０３で、ソケット・モジュール１８０は、プロセス
間通信（ＩＰＣ）１９０を介して入出力サブシステム２
００にメッセージ（ｓｏｃｋｅｔ＿ｐｋｔとｇｅｎ＿ｂ
ｕｓ＿ｐｋｔ）を送信する。プロセッサ１１０は次い
で、遊休状態に入り、入出力サブシステム２００からの
肯定応答を待つ。入出力サブシステムＳＢｕｓモジュー
ル２１０は、ソケット・インタフェース２１５を介して
このメッセージを受け、デッドロックに関して検査する
入出力サブシステムＳＢｕｓモジュール２１０のＰＬＩ
タスク２１３にこのメッセージを送信する（デッドロッ
ク状況およびデッドロック状況の解消については、ＤＭ
Ａ／マスタ・スレーブ動作に関する次の説明でさらに詳
しく説明する）。
ール１８０は、ｇｅｎ＿ｂｕｓ＿ｐｋｔを受けた後、メ
ッセージのｇｅｎ＿ｂｕｓ＿ｐｋｔにｓｏｃｋｅｔ＿ｐ
ｋｔを加えてマスタ／スレーブ・メッセージを作成す
る。ｓｏｃｋｅｔ＿ｐｋｔは、パケット発信識別子（こ
の場合は、ＭＢｕｓモジュール１２０）、ｓｏｃｋｅｔ
＿ｐｋｔに続くトランザクション・パケットのタイプ
（この場合はｇｅｎ＿ｂｕｓ＿ｐｋｔ）、トランザクシ
ョン・パケットのサイズなどの情報を運ぶ。論理ブロッ
ク５０３で、ソケット・モジュール１８０は、プロセス
間通信（ＩＰＣ）１９０を介して入出力サブシステム２
００にメッセージ（ｓｏｃｋｅｔ＿ｐｋｔとｇｅｎ＿ｂ
ｕｓ＿ｐｋｔ）を送信する。プロセッサ１１０は次い
で、遊休状態に入り、入出力サブシステム２００からの
肯定応答を待つ。入出力サブシステムＳＢｕｓモジュー
ル２１０は、ソケット・インタフェース２１５を介して
このメッセージを受け、デッドロックに関して検査する
入出力サブシステムＳＢｕｓモジュール２１０のＰＬＩ
タスク２１３にこのメッセージを送信する（デッドロッ
ク状況およびデッドロック状況の解消については、ＤＭ
Ａ／マスタ・スレーブ動作に関する次の説明でさらに詳
しく説明する）。
【００２１】論理ブロック５０４で、入出力サブシステ
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、入出力サブシステムＳＢｕｓドライバ・ル
ーチンを開始する。次いで、読取りアクセス・メッセー
ジが入出力サブシステム・モジュール２２０にドライブ
され、モジュール２２０は続いて、この要求に応答して
データおよび肯定応答を返す。入出力サブシステムＳＢ
ｕｓモジュール２１０中のＳＢｕｓインタフェース２１
８は、入出力サブシステム・モジュール２２０によって
返されたデータをラッチし、入出力サブシステムＳＢｕ
ｓモジュール２１０内のＰＬＩタスク２１３にデータを
渡す。ＰＬＩタスク２１３は、着信ヘッダ・パケットに
データを追加し、ヘッダ・パケット中のデータを含むメ
ッセージ中の肯定応答フラグをセットする。入出力サブ
システム・モジュールは次いで、このメッセージをホス
ト・システム１００に送信する。
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、入出力サブシステムＳＢｕｓドライバ・ル
ーチンを開始する。次いで、読取りアクセス・メッセー
ジが入出力サブシステム・モジュール２２０にドライブ
され、モジュール２２０は続いて、この要求に応答して
データおよび肯定応答を返す。入出力サブシステムＳＢ
ｕｓモジュール２１０中のＳＢｕｓインタフェース２１
８は、入出力サブシステム・モジュール２２０によって
返されたデータをラッチし、入出力サブシステムＳＢｕ
ｓモジュール２１０内のＰＬＩタスク２１３にデータを
渡す。ＰＬＩタスク２１３は、着信ヘッダ・パケットに
データを追加し、ヘッダ・パケット中のデータを含むメ
ッセージ中の肯定応答フラグをセットする。入出力サブ
システム・モジュールは次いで、このメッセージをホス
ト・システム１００に送信する。
【００２２】論理ブロック５０５で、ソケット・モジュ
ール１８０は前記メッセージを受けて、ホスト・システ
ムＳＢｕｓモジュール１５０に転送する。ホスト・シス
テムＳＢｕｓモジュール１５０は、前記メッセージを受
けた後、要求待ち行列１６０からプロセッサ要求を削除
して、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に前記
メッセージを転送する。論理ブロック５０６で、ＭＢｕ
ｓ／ＳＢｕｓインタフェース１４０は、ＭＢｕｓモジュ
ール１２０に前記メッセージを転送し、モジュール１２
０は続いて、プロセッサ１１０に前記メッセージを転送
し、プロセッサ読取りアクセスが完了する。プロセッサ
１１０による書込みサイクル要求は、前述の読取りサイ
クル要求と同時に実行され、プロセッサ１１０による書
込みサイクル要求が完了した後、プロセッサ１１０は、
肯定応答フラグに対するリターン・メッセージを受信す
る。
ール１８０は前記メッセージを受けて、ホスト・システ
ムＳＢｕｓモジュール１５０に転送する。ホスト・シス
テムＳＢｕｓモジュール１５０は、前記メッセージを受
けた後、要求待ち行列１６０からプロセッサ要求を削除
して、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に前記
メッセージを転送する。論理ブロック５０６で、ＭＢｕ
ｓ／ＳＢｕｓインタフェース１４０は、ＭＢｕｓモジュ
ール１２０に前記メッセージを転送し、モジュール１２
０は続いて、プロセッサ１１０に前記メッセージを転送
し、プロセッサ読取りアクセスが完了する。プロセッサ
１１０による書込みサイクル要求は、前述の読取りサイ
クル要求と同時に実行され、プロセッサ１１０による書
込みサイクル要求が完了した後、プロセッサ１１０は、
肯定応答フラグに対するリターン・メッセージを受信す
る。
【００２３】図４のタイミング図は、前記のマスタ・ス
レーブ動作の入出力読取り事象を示す。図４は、事象ド
リブン命令レベル・シミュレータと時間ドリブン論理レ
ベル・シミュレータをどのように同期するかも示す。時
間線３２５および３５０は、図の時点で発生する事象の
シーケンスを示す。ホスト・システム１００の時間線３
２５と入出力サブシステム２００の時間線３５０は共
に、それぞれ、時間Ａ、ＤおよびＢ、Ｃがマークされ、
時間Ａ、Ｂ、Ｃ、Ｄで発生する事象を示すように図３の
フローチャートの論理ブロック５００ないし５０６が示
されている。入出力サブシステム２００の時間線３５０
は、入出力サブシステムＳＢｕｓクロック３００のクロ
ック・パルスによって示されている。
レーブ動作の入出力読取り事象を示す。図４は、事象ド
リブン命令レベル・シミュレータと時間ドリブン論理レ
ベル・シミュレータをどのように同期するかも示す。時
間線３２５および３５０は、図の時点で発生する事象の
シーケンスを示す。ホスト・システム１００の時間線３
２５と入出力サブシステム２００の時間線３５０は共
に、それぞれ、時間Ａ、ＤおよびＢ、Ｃがマークされ、
時間Ａ、Ｂ、Ｃ、Ｄで発生する事象を示すように図３の
フローチャートの論理ブロック５００ないし５０６が示
されている。入出力サブシステム２００の時間線３５０
は、入出力サブシステムＳＢｕｓクロック３００のクロ
ック・パルスによって示されている。
【００２４】時間Ａで、ホスト・システム１００のソケ
ット・モジュール１８０は、前述の読取りアクセス・メ
ッセージを入出力サブシステム２００に送信し、ホスト
・システム１００は、入出力サブシステム２００からの
リターン・メッセージを待つ間、待機状態に入る。点Ｂ
で、入出力サブシステムＳＢｕｓモジュール２１０のソ
ケット・インタフェース２１５は、読取りメッセージを
受け、デッドロックに関して検査し、情報を処理し、読
取りが完了すると、読み取ったデータを前記メッセージ
に追加し、肯定応答フラグを前記メッセージにセット
し、前記メッセージをホスト・システム１００に送り返
す。点Ｃで、入出力サブシステム２００は、遊休状態に
入り、点Ｄで、ホスト・システム１００のソケット・モ
ジュール１８０は、ホスト・システムＳＢｕｓモジュー
ル１５０に前記メッセージを転送し、その後、前記メッ
セージは最終的に、プロセッサ１１０に転送される。
ット・モジュール１８０は、前述の読取りアクセス・メ
ッセージを入出力サブシステム２００に送信し、ホスト
・システム１００は、入出力サブシステム２００からの
リターン・メッセージを待つ間、待機状態に入る。点Ｂ
で、入出力サブシステムＳＢｕｓモジュール２１０のソ
ケット・インタフェース２１５は、読取りメッセージを
受け、デッドロックに関して検査し、情報を処理し、読
取りが完了すると、読み取ったデータを前記メッセージ
に追加し、肯定応答フラグを前記メッセージにセット
し、前記メッセージをホスト・システム１００に送り返
す。点Ｃで、入出力サブシステム２００は、遊休状態に
入り、点Ｄで、ホスト・システム１００のソケット・モ
ジュール１８０は、ホスト・システムＳＢｕｓモジュー
ル１５０に前記メッセージを転送し、その後、前記メッ
セージは最終的に、プロセッサ１１０に転送される。
【００２５】図５は、入出力サブシステム２００によっ
て開始されたＤＭＡ読取り動作のフローチャートであ
る。論理ブロック６００で、入出力サブシステム・モジ
ュール２２０は、入出力サブシステムＳＢｕｓモジュー
ル２１０で要求線をアサートすることによって、ＤＭＡ
読取りトランザクションを開始する。論理レベル・シミ
ュレータＳＢｕｓモジュール２１０の入出力サブシステ
ムＳＢｕｓ制御インタフェースは、バスの調停を行い、
入出力サブシステム・モジュール２２０にバスを与え
る。入出力サブシステムＳＢｕｓインタフェース２１８
は次いで、マスタの要求に応答し、入出力サブシステム
ＳＢｕｓモジュール２１０のＰＬＩタスク２１３は、ト
ランザクション情報をソケット・インタフェース２１５
に渡す。論理ブロック６０１で、入出力サブシステムＳ
Ｂｕｓモジュール２１０のＰＬＩタスク２１３は、情報
をトランザクション・メッセージｇｅｎ＿ｂｕｓ＿ｐｋ
ｔとしてパックし、ＤＭＡ読取りサイクル要求に必要な
すべての情報を運ぶｓｏｃｋｅｔ＿ｐｋｔを作成する。
このメッセージは次いで、ＩＰＣ１９０を介してホスト
・システム１００に送信される。入出力サブシステムＳ
Ｂｕｓクロックは、入出力サブシステムＳＢｕｓインタ
フェース２１８が、要求されたデータを待つ間、動作し
続ける。
て開始されたＤＭＡ読取り動作のフローチャートであ
る。論理ブロック６００で、入出力サブシステム・モジ
ュール２２０は、入出力サブシステムＳＢｕｓモジュー
ル２１０で要求線をアサートすることによって、ＤＭＡ
読取りトランザクションを開始する。論理レベル・シミ
ュレータＳＢｕｓモジュール２１０の入出力サブシステ
ムＳＢｕｓ制御インタフェースは、バスの調停を行い、
入出力サブシステム・モジュール２２０にバスを与え
る。入出力サブシステムＳＢｕｓインタフェース２１８
は次いで、マスタの要求に応答し、入出力サブシステム
ＳＢｕｓモジュール２１０のＰＬＩタスク２１３は、ト
ランザクション情報をソケット・インタフェース２１５
に渡す。論理ブロック６０１で、入出力サブシステムＳ
Ｂｕｓモジュール２１０のＰＬＩタスク２１３は、情報
をトランザクション・メッセージｇｅｎ＿ｂｕｓ＿ｐｋ
ｔとしてパックし、ＤＭＡ読取りサイクル要求に必要な
すべての情報を運ぶｓｏｃｋｅｔ＿ｐｋｔを作成する。
このメッセージは次いで、ＩＰＣ１９０を介してホスト
・システム１００に送信される。入出力サブシステムＳ
Ｂｕｓクロックは、入出力サブシステムＳＢｕｓインタ
フェース２１８が、要求されたデータを待つ間、動作し
続ける。
【００２６】論理ブロック６０２で、ソケット・モジュ
ール１８０は、ホスト・システムＳＢｕｓモジュール１
５０に読取りメッセージを転送し、モジュール１５０は
続いて、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に読
取りメッセージを転送し、入出力サブシステム・モジュ
ール２２０がスロット１７０を所有していることを示す
ように要求待ち行列１６０にマーク付けし、入出力サブ
システム・モジュール２２０読取りトランザクションが
完了するまでスロット１７０にアクセスすることはでき
なくなる。ＭＢｕｓ／ＳＢｕｓインタフェース１４０
は、ＭＢｕｓモジュール１２０に読取りメッセージを送
信し、モジュール１２０は続いて、読取りメッセージを
メイン・メモリ１３０に転送する。
ール１８０は、ホスト・システムＳＢｕｓモジュール１
５０に読取りメッセージを転送し、モジュール１５０は
続いて、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に読
取りメッセージを転送し、入出力サブシステム・モジュ
ール２２０がスロット１７０を所有していることを示す
ように要求待ち行列１６０にマーク付けし、入出力サブ
システム・モジュール２２０読取りトランザクションが
完了するまでスロット１７０にアクセスすることはでき
なくなる。ＭＢｕｓ／ＳＢｕｓインタフェース１４０
は、ＭＢｕｓモジュール１２０に読取りメッセージを送
信し、モジュール１２０は続いて、読取りメッセージを
メイン・メモリ１３０に転送する。
【００２７】論理ブロック６０３で、メイン・メモリ１
３０は、読取りメッセージのｇｅｎ＿ｂｕｓ＿ｐｋｔに
含まれる情報で示されたメイン・メモリ１３０中のアド
レスのデータを読み取る。メイン・メモリ１３０は、読
み取られたデータを読取りメッセージに追加し、このメ
ッセージ中の肯定応答フラグをセットし、ＭＢｕｓモジ
ュール１２０にメッセージを転送する。論理ブロック６
０４で、ＭＢｕｓモジュール１２０は、ＭＢｕｓ／ＳＢ
ｕｓインタフェース１４０に読取りメッセージを転送
し、インタフェース１４０は続いて、ホスト・システム
ＳＢｕｓモジュール１５０にこのメッセージを転送す
る。最後に、ホスト・システムＳＢｕｓモジュール１５
０は、この読取りメッセージをソケット・モジュール１
８０に転送し、入出力サブシステム・モジュール２２０
読取り要求を要求待ち行列１６０から削除する。
３０は、読取りメッセージのｇｅｎ＿ｂｕｓ＿ｐｋｔに
含まれる情報で示されたメイン・メモリ１３０中のアド
レスのデータを読み取る。メイン・メモリ１３０は、読
み取られたデータを読取りメッセージに追加し、このメ
ッセージ中の肯定応答フラグをセットし、ＭＢｕｓモジ
ュール１２０にメッセージを転送する。論理ブロック６
０４で、ＭＢｕｓモジュール１２０は、ＭＢｕｓ／ＳＢ
ｕｓインタフェース１４０に読取りメッセージを転送
し、インタフェース１４０は続いて、ホスト・システム
ＳＢｕｓモジュール１５０にこのメッセージを転送す
る。最後に、ホスト・システムＳＢｕｓモジュール１５
０は、この読取りメッセージをソケット・モジュール１
８０に転送し、入出力サブシステム・モジュール２２０
読取り要求を要求待ち行列１６０から削除する。
【００２８】論理ブロック６０５で、ソケット・モジュ
ール１８０は、読取りメッセージを受けた後、ｇｅｎ＿
ｂｕｓ＿ｐｋｔにｓｏｃｋｅｔ＿ｐｋｔを追加してマス
タ／スレーブ・メッセージを作成し、入出力サブシステ
ム２００にこのメッセージを転送する。論理ブロック６
０６で、入出力サブシステムＳＢｕｓモジュール２１０
のＳＢｕｓインタフェース２１８は、このメッセージを
受信し、データおよび肯定応答を入出力サブシステム・
モジュール２２０にドライブすることによって、ＤＭＡ
読取りサイクルを完了する。
ール１８０は、読取りメッセージを受けた後、ｇｅｎ＿
ｂｕｓ＿ｐｋｔにｓｏｃｋｅｔ＿ｐｋｔを追加してマス
タ／スレーブ・メッセージを作成し、入出力サブシステ
ム２００にこのメッセージを転送する。論理ブロック６
０６で、入出力サブシステムＳＢｕｓモジュール２１０
のＳＢｕｓインタフェース２１８は、このメッセージを
受信し、データおよび肯定応答を入出力サブシステム・
モジュール２２０にドライブすることによって、ＤＭＡ
読取りサイクルを完了する。
【００２９】図６は、前述のＤＭＡ読取り事象を示すタ
イミング図である。時間Ａの間、入出力サブシステム２
００の入出力サブシステム２２０は、ＤＭＡ読取りトラ
ンザクションを開始し、入出力サブシステムＳＢｕｓモ
ジュール２１０のソケット・インタフェース２１５は、
読取りメッセージをホスト・システム１００に送信す
る。時間Ｂで、ホスト・システム１００のソケット・モ
ジュール１８０は、読取りメッセージを受けて、ホスト
・システムＳＢｕｓモジュール１５０に転送し、ソケッ
ト・モジュール１８０は最終的に、読取りメッセージを
返す。点Ｃで、入出力サブシステムＳＢｕｓモジュール
２１０のソケット・インタフェース２１５は、ホスト・
システム１００から返された読取りメッセージを受け
る。
イミング図である。時間Ａの間、入出力サブシステム２
００の入出力サブシステム２２０は、ＤＭＡ読取りトラ
ンザクションを開始し、入出力サブシステムＳＢｕｓモ
ジュール２１０のソケット・インタフェース２１５は、
読取りメッセージをホスト・システム１００に送信す
る。時間Ｂで、ホスト・システム１００のソケット・モ
ジュール１８０は、読取りメッセージを受けて、ホスト
・システムＳＢｕｓモジュール１５０に転送し、ソケッ
ト・モジュール１８０は最終的に、読取りメッセージを
返す。点Ｃで、入出力サブシステムＳＢｕｓモジュール
２１０のソケット・インタフェース２１５は、ホスト・
システム１００から返された読取りメッセージを受け
る。
【００３０】入出力サブシステム２００によって開始さ
れた割込み動作では、入出力サブシステムＳＢｕｓモジ
ュール２１０は、割込み線がアサートされたことを検出
し、割込みメッセージをホスト・システム１００に送信
する。割込みメッセージは、ｓｏｃｋｅｔ＿ｐｋｔとｇ
ｅｎ＿ｉｎｔ＿ｐｋｔとから成る。ソケット・モジュー
ル１８０は次いで、割込み制御装置１８５にｇｅｎ＿ｉ
ｎｔ＿ｐｋｔを転送し、指定された割込みレベルがアサ
ートされたことを割込み制御装置モジュール１８５に通
知する。割込み線がクリアされたことを入出力サブシス
テムＳＢｕｓモジュール２１０が検出すると、割込みメ
ッセージが送信され、割込み制御装置モジュール１８５
で割込み線がクリアされる。
れた割込み動作では、入出力サブシステムＳＢｕｓモジ
ュール２１０は、割込み線がアサートされたことを検出
し、割込みメッセージをホスト・システム１００に送信
する。割込みメッセージは、ｓｏｃｋｅｔ＿ｐｋｔとｇ
ｅｎ＿ｉｎｔ＿ｐｋｔとから成る。ソケット・モジュー
ル１８０は次いで、割込み制御装置１８５にｇｅｎ＿ｉ
ｎｔ＿ｐｋｔを転送し、指定された割込みレベルがアサ
ートされたことを割込み制御装置モジュール１８５に通
知する。割込み線がクリアされたことを入出力サブシス
テムＳＢｕｓモジュール２１０が検出すると、割込みメ
ッセージが送信され、割込み制御装置モジュール１８５
で割込み線がクリアされる。
【００３１】図７は、マスタ／スレーブ読取り要求とＤ
ＭＡ読取り要求が共に、並行的に行われる状況のフロー
チャートである。論理ブロック７００で、プロセッサ１
１０は、プロセッサ読取り要求メッセージをＭＢｕｓモ
ジュール１２０に送信し、ＭＢｕｓモジュール１２０は
続いて、プロセッサ読取り要求メッセージをＭＢｕｓ／
ＳＢｕｓインタフェース１４０に転送する。論理ブロッ
ク７０１で、ＭＢｕｓ／ＳＢｕｓインタフェース１４０
は、プロセッサ読取り要求メッセージを受けてホスト・
システムＳＢｕｓモジュール１５０に転送する。これと
並行的に、入出力サブシステム・モジュール２２０は、
読取り入出力サブシステムＳＢｕｓ信号をアサートする
ことによって、ＤＭＡ読取りトランザクションを開始し
てＤＭＡ要求を生成する。入出力サブシステムＳＢｕｓ
モジュール２１０中のＳＢｕｓインタフェース２１８、
ＰＬＩタスク２１３、およびソケット・インタフェース
２１５は、ＤＭＡ要求を処理し、ＤＭＡ読み要求メッセ
ージをホスト・システム１００に送信する。
ＭＡ読取り要求が共に、並行的に行われる状況のフロー
チャートである。論理ブロック７００で、プロセッサ１
１０は、プロセッサ読取り要求メッセージをＭＢｕｓモ
ジュール１２０に送信し、ＭＢｕｓモジュール１２０は
続いて、プロセッサ読取り要求メッセージをＭＢｕｓ／
ＳＢｕｓインタフェース１４０に転送する。論理ブロッ
ク７０１で、ＭＢｕｓ／ＳＢｕｓインタフェース１４０
は、プロセッサ読取り要求メッセージを受けてホスト・
システムＳＢｕｓモジュール１５０に転送する。これと
並行的に、入出力サブシステム・モジュール２２０は、
読取り入出力サブシステムＳＢｕｓ信号をアサートする
ことによって、ＤＭＡ読取りトランザクションを開始し
てＤＭＡ要求を生成する。入出力サブシステムＳＢｕｓ
モジュール２１０中のＳＢｕｓインタフェース２１８、
ＰＬＩタスク２１３、およびソケット・インタフェース
２１５は、ＤＭＡ要求を処理し、ＤＭＡ読み要求メッセ
ージをホスト・システム１００に送信する。
【００３２】論理ブロック７０２で、ソケット・モジュ
ール１８０はＤＭＡ読取り要求メッセージを受信する。
論理ブロック７０３で、入出力サブシステム２００は次
いで、ホスト・システム１００からのＤＭＡリターン・
メッセージを待つ間、待機状態に入る。この間に論理ブ
ロック７０３で、ホスト・システムＳＢｕｓモジュール
１５０は、プロセッサ１１０によって送信されたプロセ
ッサ読取り要求メッセージを受信し、ホスト・システム
ＳＢｕｓモジュール１５０は、プロセッサ読取り要求が
スロット１７０中の装置にアクセスしていることを示す
ように要求待ち行列１６０にマーク付けする。
ール１８０はＤＭＡ読取り要求メッセージを受信する。
論理ブロック７０３で、入出力サブシステム２００は次
いで、ホスト・システム１００からのＤＭＡリターン・
メッセージを待つ間、待機状態に入る。この間に論理ブ
ロック７０３で、ホスト・システムＳＢｕｓモジュール
１５０は、プロセッサ１１０によって送信されたプロセ
ッサ読取り要求メッセージを受信し、ホスト・システム
ＳＢｕｓモジュール１５０は、プロセッサ読取り要求が
スロット１７０中の装置にアクセスしていることを示す
ように要求待ち行列１６０にマーク付けする。
【００３３】論理ブロック７０４で、ホスト・システム
ＳＢｕｓモジュール１５０は、プロセッサ読取り要求メ
ッセージをソケット・モジュール１８０に転送し、ソケ
ット・モジュール１８０は、ＤＭＡ読取り要求メッセー
ジをホスト・システムＳＢｕｓモジュール１５０に転送
する。論理ブロック７０５で、ホスト・システムＳＢｕ
ｓモジュール１５０は、ＤＭＡ読取り要求メッセージを
受けた後、スロット１７０がすでにプロセッサ１１０に
よって所有されているので、ＤＭＡ読み要求メッセージ
を要求待ち行列１６０の終りへプッシュする。
ＳＢｕｓモジュール１５０は、プロセッサ読取り要求メ
ッセージをソケット・モジュール１８０に転送し、ソケ
ット・モジュール１８０は、ＤＭＡ読取り要求メッセー
ジをホスト・システムＳＢｕｓモジュール１５０に転送
する。論理ブロック７０５で、ホスト・システムＳＢｕ
ｓモジュール１５０は、ＤＭＡ読取り要求メッセージを
受けた後、スロット１７０がすでにプロセッサ１１０に
よって所有されているので、ＤＭＡ読み要求メッセージ
を要求待ち行列１６０の終りへプッシュする。
【００３４】この間に論理ブロック７０６で、入出力サ
ブシステムＳＢｕｓモジュール２１０のソケット・イン
タフェース２１５は、プロセッサ読取り要求メッセージ
をホスト・システム１００から受信し、デッドロックを
検出する。論理ブロック７０７で、入出力サブシステム
ＳＢｕｓモジュール２１０のソケット・インタフェース
２１５は、プロセッサ読取り要求メッセージ中のビジー
・フラグをセットし、プロセッサ読取り要求メッセージ
をホスト・システム１００に送り返す。
ブシステムＳＢｕｓモジュール２１０のソケット・イン
タフェース２１５は、プロセッサ読取り要求メッセージ
をホスト・システム１００から受信し、デッドロックを
検出する。論理ブロック７０７で、入出力サブシステム
ＳＢｕｓモジュール２１０のソケット・インタフェース
２１５は、プロセッサ読取り要求メッセージ中のビジー
・フラグをセットし、プロセッサ読取り要求メッセージ
をホスト・システム１００に送り返す。
【００３５】論理ブロック７０８で、ホスト・システム
１００のソケット・モジュール１８０は、プロセッサ読
取り要求メッセージを入出力サブシステム２００から受
けてホスト・システムＳＢｕｓモジュール１５０に転送
する。ホスト・システムＳＢｕｓモジュール１５０は、
プロセッサ読取り要求メッセージを受けた後、プロセッ
サ読取り要求メッセージ中のビジー・フラグを検出し、
プロセッサ読取り要求を要求待ち行列１６０の終りへプ
ッシュし、プロセッサ１１０によって所有されているス
ロット１７０のマーク付けを解除する。ホスト・システ
ムＳＢｕｓモジュール１５０は次いで、ＤＭＡ読取り要
求を処理し、入出力サブシステム・モジュール２２０が
スロット１７０を所有していることを示すように要求待
ち行列１６０にマーク付けし、ＤＭＡ読取り要求メッセ
ージをＭＢｕｓ／ＳＢｕｓインタフェース１４０に転送
する。
１００のソケット・モジュール１８０は、プロセッサ読
取り要求メッセージを入出力サブシステム２００から受
けてホスト・システムＳＢｕｓモジュール１５０に転送
する。ホスト・システムＳＢｕｓモジュール１５０は、
プロセッサ読取り要求メッセージを受けた後、プロセッ
サ読取り要求メッセージ中のビジー・フラグを検出し、
プロセッサ読取り要求を要求待ち行列１６０の終りへプ
ッシュし、プロセッサ１１０によって所有されているス
ロット１７０のマーク付けを解除する。ホスト・システ
ムＳＢｕｓモジュール１５０は次いで、ＤＭＡ読取り要
求を処理し、入出力サブシステム・モジュール２２０が
スロット１７０を所有していることを示すように要求待
ち行列１６０にマーク付けし、ＤＭＡ読取り要求メッセ
ージをＭＢｕｓ／ＳＢｕｓインタフェース１４０に転送
する。
【００３６】ＭＢｕｓ／ＳＢｕｓインタフェース１４０
は、ＤＭＡ読取り要求メッセージをＭＢｕｓモジュール
１２０に送信し、ＭＢｕｓモジュール１２０は続いて、
ＤＭＡ読み要求メッセージをメイン・メモリ１３０に転
送する。論理ブロック７０９で、メイン・メモリ１３０
は、ＤＭＡ読取り要求メッセージで示されたメイン・メ
モリ１３０のアドレス位置にあるデータを読み取り、Ｄ
ＭＡ読取り要求メッセージにそのデータを追加し、この
メッセージ中の肯定応答フラグをセットする。メイン・
メモリ１３０は次いで、処理されたＤＭＡ読取り要求メ
ッセージをＭＢｕｓモジュール１２０に返し、モジュー
ル１２０は、ＤＭＡ読取り要求メッセージをＭＢｕｓ／
ＳＢｕｓインタフェース１４０に転送する。インタフェ
ース１４０は続いて、ＤＭＡ読取りメッセージをホスト
・システムＳＢｕｓモジュール１５０に転送する。ホス
ト・システムＳＢｕｓモジュール１５０は、リターンＤ
ＭＡ読取りメッセージを受けた後、リターンＤＭＡ読取
りメッセージをソケット・モジュール１８０に転送し、
入出力サブシステム・モジュール２２０のＤＭＡ読取り
要求を要求待ち行列１６０から削除する。
は、ＤＭＡ読取り要求メッセージをＭＢｕｓモジュール
１２０に送信し、ＭＢｕｓモジュール１２０は続いて、
ＤＭＡ読み要求メッセージをメイン・メモリ１３０に転
送する。論理ブロック７０９で、メイン・メモリ１３０
は、ＤＭＡ読取り要求メッセージで示されたメイン・メ
モリ１３０のアドレス位置にあるデータを読み取り、Ｄ
ＭＡ読取り要求メッセージにそのデータを追加し、この
メッセージ中の肯定応答フラグをセットする。メイン・
メモリ１３０は次いで、処理されたＤＭＡ読取り要求メ
ッセージをＭＢｕｓモジュール１２０に返し、モジュー
ル１２０は、ＤＭＡ読取り要求メッセージをＭＢｕｓ／
ＳＢｕｓインタフェース１４０に転送する。インタフェ
ース１４０は続いて、ＤＭＡ読取りメッセージをホスト
・システムＳＢｕｓモジュール１５０に転送する。ホス
ト・システムＳＢｕｓモジュール１５０は、リターンＤ
ＭＡ読取りメッセージを受けた後、リターンＤＭＡ読取
りメッセージをソケット・モジュール１８０に転送し、
入出力サブシステム・モジュール２２０のＤＭＡ読取り
要求を要求待ち行列１６０から削除する。
【００３７】論理ブロック７１０で、ソケット・モジュ
ール１８０は、リターンＤＭＡ読取り要求メッセージを
受けて入出力サブシステム２００に送信する。この時点
で、入出力サブシステムＳＢｕｓモジュール２１０のソ
ケット・インタフェース２１５は、リターンＤＭＡ読取
り要求メッセージをホスト・システム１００から受け、
リターンＤＭＡ要求メッセージに含まれるデータをシミ
ュレーションに渡す。この間に論理ブロック７１１で、
ホスト・システムＳＢｕｓモジュール１５０は、未処理
のプロセッサ読取り要求メッセージを処理し、要求待ち
行列１６０は、プロセッサ読取り要求がスロット１７０
中の装置にアクセスしていることを示すようにマーク付
けされ、ホスト・システムＳＢｕｓモジュール１５０
は、プロセッサ読取り要求メッセージをソケット・モジ
ュール１８０に転送する。ソケット・モジュール１８０
は、プロセッサ読取り要求メッセージを受けた後、プロ
セッサ読取り要求メッセージを入出力サブシステム２０
０に送信する。入出力サブシステムＳＢｕｓモジュール
２１０のソケット・インタフェース２１５は、プロセッ
サ読取り要求メッセージを受信し、デッドロックに関し
て検査する。
ール１８０は、リターンＤＭＡ読取り要求メッセージを
受けて入出力サブシステム２００に送信する。この時点
で、入出力サブシステムＳＢｕｓモジュール２１０のソ
ケット・インタフェース２１５は、リターンＤＭＡ読取
り要求メッセージをホスト・システム１００から受け、
リターンＤＭＡ要求メッセージに含まれるデータをシミ
ュレーションに渡す。この間に論理ブロック７１１で、
ホスト・システムＳＢｕｓモジュール１５０は、未処理
のプロセッサ読取り要求メッセージを処理し、要求待ち
行列１６０は、プロセッサ読取り要求がスロット１７０
中の装置にアクセスしていることを示すようにマーク付
けされ、ホスト・システムＳＢｕｓモジュール１５０
は、プロセッサ読取り要求メッセージをソケット・モジ
ュール１８０に転送する。ソケット・モジュール１８０
は、プロセッサ読取り要求メッセージを受けた後、プロ
セッサ読取り要求メッセージを入出力サブシステム２０
０に送信する。入出力サブシステムＳＢｕｓモジュール
２１０のソケット・インタフェース２１５は、プロセッ
サ読取り要求メッセージを受信し、デッドロックに関し
て検査する。
【００３８】論理ブロック７１２で、ソケット・インタ
フェース２１５は、デッドロックがないことを検出した
後、プロセッサ読取り要求メッセージを入出力サブシス
テム・モジュール２２０に送信し、読取りが完了する。
論理ブロック７１３で、ソケット・インタフェース２１
５は、入出力サブシステム・モジュール２２０から読み
取られたデータをプロセッサ読取り要求メッセージに追
加し、プロセッサ読取り要求メッセージ中の肯定応答フ
ラグをセットする。ソケット・インタフェース２１５は
次いで、リターン・プロセッサ読取り要求メッセージを
ホスト・システム１００に送り返す。
フェース２１５は、デッドロックがないことを検出した
後、プロセッサ読取り要求メッセージを入出力サブシス
テム・モジュール２２０に送信し、読取りが完了する。
論理ブロック７１３で、ソケット・インタフェース２１
５は、入出力サブシステム・モジュール２２０から読み
取られたデータをプロセッサ読取り要求メッセージに追
加し、プロセッサ読取り要求メッセージ中の肯定応答フ
ラグをセットする。ソケット・インタフェース２１５は
次いで、リターン・プロセッサ読取り要求メッセージを
ホスト・システム１００に送り返す。
【００３９】論理ブロック７１４で、ソケット・モジュ
ール１８０は、リターン・プロセッサ要求メッセージを
入出力サブシステム２００から受けてホスト・システム
ＳＢｕｓモジュール１５０に送信する。モジュール１５
０は、プロセッサ読取り要求を要求待ち１６０から削除
し、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に前記メ
ッセージを転送する。ＭＢｕｓ／ＳＢｕｓインタフェー
ス１４０は続いて、ＭＢｕｓモジュール１２０にメッセ
ージを転送する。最後に、ＭＢｕｓモジュール１２０
は、リターン・プロセッサ読取り要求メッセージをプロ
セッサ１１０に転送し、プロセッサ読取りアクセスが完
了する。並行的なマスタ／スレーブ書込み要求およびＤ
ＭＡ書込み要求が前述の読取り要求と同時に実行され、
リターン・プロセッサ書込み要求メッセージおよびリタ
ーンＤＭＡ書込み要求メッセージが肯定応答フラグと共
に返される。
ール１８０は、リターン・プロセッサ要求メッセージを
入出力サブシステム２００から受けてホスト・システム
ＳＢｕｓモジュール１５０に送信する。モジュール１５
０は、プロセッサ読取り要求を要求待ち１６０から削除
し、ＭＢｕｓ／ＳＢｕｓインタフェース１４０に前記メ
ッセージを転送する。ＭＢｕｓ／ＳＢｕｓインタフェー
ス１４０は続いて、ＭＢｕｓモジュール１２０にメッセ
ージを転送する。最後に、ＭＢｕｓモジュール１２０
は、リターン・プロセッサ読取り要求メッセージをプロ
セッサ１１０に転送し、プロセッサ読取りアクセスが完
了する。並行的なマスタ／スレーブ書込み要求およびＤ
ＭＡ書込み要求が前述の読取り要求と同時に実行され、
リターン・プロセッサ書込み要求メッセージおよびリタ
ーンＤＭＡ書込み要求メッセージが肯定応答フラグと共
に返される。
【００４０】図８は、同時タイム・フレーム内で発生す
るプロセッサ読取り事象とＤＭＡ読取り事象を示すタイ
ミング図である。入出力サブシステム２００は時間Ｂま
で遊休状態のままである。この間に時間Ａで、ホスト・
システム１００のプロセッサ１１０は、プロセッサ読取
り要求メッセージをＭＢｕｓモジュール１２０に転送
し、モジュール１２０はＭＢｕｓ／ＳＢｕｓインタフェ
ース１４０にこのメッセージを転送する。ＭＢｕｓ／Ｓ
Ｂｕｓインタフェース・モジュール１４０は、ホスト・
システムＳＢｕｓモジュール１５０にこのメッセージを
転送する。この間に時間Ｂで、入出力サブシステム２０
０の入出力サブシステム・モジュール２２０は、ＤＭＡ
読取りトランザクションを開始し、ＤＭＡ読取り要求メ
ッセージがホスト・システム１００に送信される。この
点で、入出力サブシステム２００は待機状態に入り、ホ
スト・システム１００からのリターン・メッセージを待
つ。
るプロセッサ読取り事象とＤＭＡ読取り事象を示すタイ
ミング図である。入出力サブシステム２００は時間Ｂま
で遊休状態のままである。この間に時間Ａで、ホスト・
システム１００のプロセッサ１１０は、プロセッサ読取
り要求メッセージをＭＢｕｓモジュール１２０に転送
し、モジュール１２０はＭＢｕｓ／ＳＢｕｓインタフェ
ース１４０にこのメッセージを転送する。ＭＢｕｓ／Ｓ
Ｂｕｓインタフェース・モジュール１４０は、ホスト・
システムＳＢｕｓモジュール１５０にこのメッセージを
転送する。この間に時間Ｂで、入出力サブシステム２０
０の入出力サブシステム・モジュール２２０は、ＤＭＡ
読取りトランザクションを開始し、ＤＭＡ読取り要求メ
ッセージがホスト・システム１００に送信される。この
点で、入出力サブシステム２００は待機状態に入り、ホ
スト・システム１００からのリターン・メッセージを待
つ。
【００４１】再び時間Ａで、ホスト・システム１００の
ソケット・モジュール１８０は、ＤＭＡ読取り要求メッ
セージを受ける。この間に、ホスト・システムＳＢｕｓ
モジュール１５０は、プロセッサ読取り要求メッセージ
を受信し、プロセッサ読取り要求がスロット１７０中の
装置にアクセスしていることを示すように要求待ち行列
１６０にマーク付けする。プロセッサ読取り要求メッセ
ージは次いで、ソケット・モジュール１８０に転送さ
れ、モジュール１８０は続いて、ＤＭＡ読取り要求メッ
セージをホスト・システムＳＢｕｓモジュール１５０に
転送する。時間Ｃで、ホスト・システムＳＢｕｓモジュ
ール１５０は、ＤＭＡ読取り要求メッセージを受信し、
スロット１７０がプロセッサ１１０によって所有されて
いることを検出して、ＤＭＡ読取り要求を要求待ち行列
１６０の終りに置く。ソケット・モジュール１８０は次
いで、プロセッサ読取り要求メッセージを入出力サブシ
ステム２００に転送する。時間Ｄで、入出力サブシステ
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、プロセッサ読取り要求メッセージを受け、
デッドロックを検出し、プロセッサ読取り要求メッセー
ジ中のビジー・フラグをセットし、プロセッサ読取り要
求メッセージをホスト・システム１００に送り返す。入
出力サブシステム２００は次いで、それが送信したＤＭ
Ａ読取り要求メッセージに関するリターン・メッセージ
を待つ際、待機状態に入る。
ソケット・モジュール１８０は、ＤＭＡ読取り要求メッ
セージを受ける。この間に、ホスト・システムＳＢｕｓ
モジュール１５０は、プロセッサ読取り要求メッセージ
を受信し、プロセッサ読取り要求がスロット１７０中の
装置にアクセスしていることを示すように要求待ち行列
１６０にマーク付けする。プロセッサ読取り要求メッセ
ージは次いで、ソケット・モジュール１８０に転送さ
れ、モジュール１８０は続いて、ＤＭＡ読取り要求メッ
セージをホスト・システムＳＢｕｓモジュール１５０に
転送する。時間Ｃで、ホスト・システムＳＢｕｓモジュ
ール１５０は、ＤＭＡ読取り要求メッセージを受信し、
スロット１７０がプロセッサ１１０によって所有されて
いることを検出して、ＤＭＡ読取り要求を要求待ち行列
１６０の終りに置く。ソケット・モジュール１８０は次
いで、プロセッサ読取り要求メッセージを入出力サブシ
ステム２００に転送する。時間Ｄで、入出力サブシステ
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、プロセッサ読取り要求メッセージを受け、
デッドロックを検出し、プロセッサ読取り要求メッセー
ジ中のビジー・フラグをセットし、プロセッサ読取り要
求メッセージをホスト・システム１００に送り返す。入
出力サブシステム２００は次いで、それが送信したＤＭ
Ａ読取り要求メッセージに関するリターン・メッセージ
を待つ際、待機状態に入る。
【００４２】時間Ｅで、ホスト・システム１００のソケ
ット・モジュール１８０は、プロセッサ読取り要求メッ
セージを入出力サブシステム２００から受け、ホスト・
システムＳＢｕｓモジュール１５０にそのメッセージを
転送する。ホスト・システムＳＢｕｓモジュール１５０
は、プロセッサ読取り要求メッセージ中のビジー・フラ
グを検出し、プロセッサ読取り要求を要求待ち行列１６
０の終りへプッシュし、プロセッサ１１０によって所有
されているスロット１７０のマーク付けを解除する。ホ
スト・システムＳＢｕｓモジュール１５０は、次いで、
ＤＭＡ読取り要求を処理し、入出力サブシステム・モジ
ュール２２０がスロット１７０中の装置を所有している
ことを示すように要求待ち行列１６０にマーク付けす
る。次いで、ＤＭＡ読取りメッセージがＭＢｕｓ／ＳＢ
ｕｓインタフェース１４０およびＭＢｕｓモジュール１
２０を介してメイン・メモリ１３０に転送される。メイ
ン・メモリ１３０は、要求されたデータを読み取ってＤ
ＭＡ読取り要求メッセージに追加し、ＤＭＡ読取り要求
メッセージ中の肯定応答フラグをセットし、ＤＭＡ読取
り要求メッセージをＭＢｕｓモジュール１２０およびＭ
Ｂｕｓ／ＳＢｕｓインタフェース・モジュール１４０を
介してホスト・システムＳＢｕｓモジュール１５０に返
す。ホスト・システムＳＢｕｓモジュール１５０は、リ
ターンＤＭＡ読取り要求メッセージを受けた後、入出力
サブシステム・モジュール２２０のＤＭＡ要求を要求待
ち行列１６０から削除する。入出力サブシステムＳＢｕ
ｓモジュール２２０のソケット・インタフェース２１５
は、ホスト・システム１００から返されたリターンＤＭ
Ａ読取り要求メッセージを受信し、入出力サブシステム
・モジュール２２０にそのデータを渡す。依然として時
間Ｅで、ホスト・システムＳＢｕｓモジュール１５０
は、未処理のプロセッサ読取り要求メッセージを処理
し、要求待ち行列１６０は、プロセッサ読取り要求がス
ロット１７０中の装置にアクセスしていることを示すよ
うにマーク付けされ、ホスト・システムＳＢｕｓモジュ
ール１５０は、プロセッサ読取りメッセージをソケット
・モジュール１５０に転送する。モジュール１８０は続
いて、プロセッサ読取りメッセージを入出力サブシステ
ム２００に転送し、その時点で、ホスト・システム１０
０は待機状態に入り、プロセッサ読取り要求に関する入
出力サブシステム２００からのリターン読取りメッセー
ジを待つ。
ット・モジュール１８０は、プロセッサ読取り要求メッ
セージを入出力サブシステム２００から受け、ホスト・
システムＳＢｕｓモジュール１５０にそのメッセージを
転送する。ホスト・システムＳＢｕｓモジュール１５０
は、プロセッサ読取り要求メッセージ中のビジー・フラ
グを検出し、プロセッサ読取り要求を要求待ち行列１６
０の終りへプッシュし、プロセッサ１１０によって所有
されているスロット１７０のマーク付けを解除する。ホ
スト・システムＳＢｕｓモジュール１５０は、次いで、
ＤＭＡ読取り要求を処理し、入出力サブシステム・モジ
ュール２２０がスロット１７０中の装置を所有している
ことを示すように要求待ち行列１６０にマーク付けす
る。次いで、ＤＭＡ読取りメッセージがＭＢｕｓ／ＳＢ
ｕｓインタフェース１４０およびＭＢｕｓモジュール１
２０を介してメイン・メモリ１３０に転送される。メイ
ン・メモリ１３０は、要求されたデータを読み取ってＤ
ＭＡ読取り要求メッセージに追加し、ＤＭＡ読取り要求
メッセージ中の肯定応答フラグをセットし、ＤＭＡ読取
り要求メッセージをＭＢｕｓモジュール１２０およびＭ
Ｂｕｓ／ＳＢｕｓインタフェース・モジュール１４０を
介してホスト・システムＳＢｕｓモジュール１５０に返
す。ホスト・システムＳＢｕｓモジュール１５０は、リ
ターンＤＭＡ読取り要求メッセージを受けた後、入出力
サブシステム・モジュール２２０のＤＭＡ要求を要求待
ち行列１６０から削除する。入出力サブシステムＳＢｕ
ｓモジュール２２０のソケット・インタフェース２１５
は、ホスト・システム１００から返されたリターンＤＭ
Ａ読取り要求メッセージを受信し、入出力サブシステム
・モジュール２２０にそのデータを渡す。依然として時
間Ｅで、ホスト・システムＳＢｕｓモジュール１５０
は、未処理のプロセッサ読取り要求メッセージを処理
し、要求待ち行列１６０は、プロセッサ読取り要求がス
ロット１７０中の装置にアクセスしていることを示すよ
うにマーク付けされ、ホスト・システムＳＢｕｓモジュ
ール１５０は、プロセッサ読取りメッセージをソケット
・モジュール１５０に転送する。モジュール１８０は続
いて、プロセッサ読取りメッセージを入出力サブシステ
ム２００に転送し、その時点で、ホスト・システム１０
０は待機状態に入り、プロセッサ読取り要求に関する入
出力サブシステム２００からのリターン読取りメッセー
ジを待つ。
【００４３】時間ＦおよびＧで、入出力サブシステムＳ
Ｂｕｓモジュール２２０のソケット・インタフェース２
１５は、プロセッサ読取り要求メッセージをホスト・シ
ステム１００から受信し、デッドロック状況に関して検
査する。デッドロックが見つからなかったとき、入出力
サブシステムＳＢｕｓモジュールは、プロセッサ読取り
要求メッセージを入出力サブシステム・モジュール２２
０に転送する。読取りが完了すると、入出力サブシステ
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、読み取ったデータをプロセッサ読取り要求
メッセージに追加し、プロセッサ読取り要求メッセージ
中の肯定応答フラグをセットし、リターン・プロセッサ
読取り要求メッセージをホスト・システム１００に送り
返す。この点で、入出力サブシステム２００は遊休状態
に戻る。
Ｂｕｓモジュール２２０のソケット・インタフェース２
１５は、プロセッサ読取り要求メッセージをホスト・シ
ステム１００から受信し、デッドロック状況に関して検
査する。デッドロックが見つからなかったとき、入出力
サブシステムＳＢｕｓモジュールは、プロセッサ読取り
要求メッセージを入出力サブシステム・モジュール２２
０に転送する。読取りが完了すると、入出力サブシステ
ムＳＢｕｓモジュール２１０のソケット・インタフェー
ス２１５は、読み取ったデータをプロセッサ読取り要求
メッセージに追加し、プロセッサ読取り要求メッセージ
中の肯定応答フラグをセットし、リターン・プロセッサ
読取り要求メッセージをホスト・システム１００に送り
返す。この点で、入出力サブシステム２００は遊休状態
に戻る。
【００４４】最後に、ＤＭＡ読取り要求とプロセッサ読
取り要求はともに、時間Ｈで完了する。ソケット・モジ
ュール１８０は、リターン・プロセッサ読取り要求メッ
セージを入出力サブシステム２００から再び受けてホス
ト・システムＳＢｕｓモジュール１５０に転送する。モ
ジュール１５０は、プロセッサ読取り要求を要求待ち行
列１６０から削除し、ＭＢｕｓ／ＳＢｕｓインタフェー
ス・モジュール１４０およびＭＢｕｓモジュール１２０
を介してプロセッサ１１０にメッセージを送り返す。
取り要求はともに、時間Ｈで完了する。ソケット・モジ
ュール１８０は、リターン・プロセッサ読取り要求メッ
セージを入出力サブシステム２００から再び受けてホス
ト・システムＳＢｕｓモジュール１５０に転送する。モ
ジュール１５０は、プロセッサ読取り要求を要求待ち行
列１６０から削除し、ＭＢｕｓ／ＳＢｕｓインタフェー
ス・モジュール１４０およびＭＢｕｓモジュール１２０
を介してプロセッサ１１０にメッセージを送り返す。
【００４５】本発明を使用して、Ｖｅｒｕｌｏｇ ＸＬ
（登録商標）によってシミュレートされた入出力サブシ
ステムを試験し、ＭＰＳＡＳ（登録商標）によってシミ
ュレートされたホスト・システム上で動作する診断プロ
グラムを試験することができる。試験できる入出力サブ
システムの一例は、クワッド・イーサネット制御装置
（ＱＥＣ）と、イーサネット・パケットを送受信する送
受信装置と、着信イーサネット・パケットおよび発信イ
ーサネット・パケット用のバッファとから成る。シミュ
レートされたこの入出力サブシステムは、シミュレート
されたホスト・システム上で動作するループ・バック試
験によって試験することができる。図２の構成要素を参
照して、ループ・バック試験について説明する。
（登録商標）によってシミュレートされた入出力サブシ
ステムを試験し、ＭＰＳＡＳ（登録商標）によってシミ
ュレートされたホスト・システム上で動作する診断プロ
グラムを試験することができる。試験できる入出力サブ
システムの一例は、クワッド・イーサネット制御装置
（ＱＥＣ）と、イーサネット・パケットを送受信する送
受信装置と、着信イーサネット・パケットおよび発信イ
ーサネット・パケット用のバッファとから成る。シミュ
レートされたこの入出力サブシステムは、シミュレート
されたホスト・システム上で動作するループ・バック試
験によって試験することができる。図２の構成要素を参
照して、ループ・バック試験について説明する。
【００４６】ループ・バック試験では、ＱＥＣは、イー
サネット・パケット（書込み要求メッセージ）の形のメ
イン・メモリ１３０中の送信バッファの内容を入出力サ
ブシステムの受信バッファに移動する。このプロセス
は、前述のスレーブ・アクセスを介して実行される。Ｑ
ＥＣは次いで、イーサネット・パケットをメイン・メモ
リ１３０に送信するよう送受信装置に通知する。このプ
ロセスは、前述のＤＭＡアクセスを介して実行される。
ループ・バック試験が完了すると、メイン・メモリ１３
０の送信バッファの内容と受信バッファの内容が比較さ
れる。送信バッファの内容と受信バッファの内容が同じ
である場合、シミュレートされた入出力サブシステムは
ループ・バック試験に合格する。そうでない場合、ルー
プ・バック試験は、シミュレートされたホスト・システ
ム上で動作している入出力サブシステムまたは診断プロ
グラム、あるいはその両方に問題があることを示す。
サネット・パケット（書込み要求メッセージ）の形のメ
イン・メモリ１３０中の送信バッファの内容を入出力サ
ブシステムの受信バッファに移動する。このプロセス
は、前述のスレーブ・アクセスを介して実行される。Ｑ
ＥＣは次いで、イーサネット・パケットをメイン・メモ
リ１３０に送信するよう送受信装置に通知する。このプ
ロセスは、前述のＤＭＡアクセスを介して実行される。
ループ・バック試験が完了すると、メイン・メモリ１３
０の送信バッファの内容と受信バッファの内容が比較さ
れる。送信バッファの内容と受信バッファの内容が同じ
である場合、シミュレートされた入出力サブシステムは
ループ・バック試験に合格する。そうでない場合、ルー
プ・バック試験は、シミュレートされたホスト・システ
ム上で動作している入出力サブシステムまたは診断プロ
グラム、あるいはその両方に問題があることを示す。
【００４７】試験のための統合システム・レベル・シミ
ュレーションができるように命令レベル・シミュレーシ
ョンと論理レベル・シミュレーションを統合することに
ついて説明した。統合システム・レベル・シミュレーシ
ョンは、潜在的なデッドロック状況と、命令レベル・シ
ミュレーションと論理レベル・シミュレーションの間の
同期問題も解決する。
ュレーションができるように命令レベル・シミュレーシ
ョンと論理レベル・シミュレーションを統合することに
ついて説明した。統合システム・レベル・シミュレーシ
ョンは、潜在的なデッドロック状況と、命令レベル・シ
ミュレーションと論理レベル・シミュレーションの間の
同期問題も解決する。
【００４８】ある典型的な実施例を詳細に説明し、添付
の図面で図示したが、当業者には他の様々な修正が思い
つくであろうから、そのような実施例が広範囲な本発明
を例示するものに過ぎず、それを制限するものではな
く、本発明が、図示し説明した特定の構成および構造に
限らないことを理解されたい。
の図面で図示したが、当業者には他の様々な修正が思い
つくであろうから、そのような実施例が広範囲な本発明
を例示するものに過ぎず、それを制限するものではな
く、本発明が、図示し説明した特定の構成および構造に
限らないことを理解されたい。
【図１】 本発明の典型的なコシミュレーション環境を
示す図である。
示す図である。
【図２】 図１のコシミュレーション環境におけるＭＰ
ＳＡＳ（登録商標）によってシミュレートされたホスト
・システムとＶｅｒｉｌｏｇ ＸＬ（登録商標）によっ
てシミュレートされた入出力サブシステムの典型的なシ
ミュレーションを示す図である。
ＳＡＳ（登録商標）によってシミュレートされたホスト
・システムとＶｅｒｉｌｏｇ ＸＬ（登録商標）によっ
てシミュレートされた入出力サブシステムの典型的なシ
ミュレーションを示す図である。
【図３】 図２のシミュレーションに関するプロセッサ
入出力読取り事象のフローチャートである。
入出力読取り事象のフローチャートである。
【図４】 図２のシミュレーションに関するプロセッサ
入出力読取り事象を示すタイミング図である。
入出力読取り事象を示すタイミング図である。
【図５】 図２のシミュレーションのＤＭＡ読取り事象
のフローチャートである。
のフローチャートである。
【図６】 図２のシミュレーションに関するＤＭＡ読取
り事象を示すタイミング図である。
り事象を示すタイミング図である。
【図７】 図２のシミュレーションに関する、プロセッ
サ入出力事象およびＤＭＡ読取り事象と、それらの事象
の相互作用とのフローチャートである。
サ入出力事象およびＤＭＡ読取り事象と、それらの事象
の相互作用とのフローチャートである。
【図８】 図２のシミュレーションに関する、プロセッ
サ入出力事象およびＤＭＡ読取り事象と、それらの事象
の相互作用とを示すタイミング図である。
サ入出力事象およびＤＭＡ読取り事象と、それらの事象
の相互作用とを示すタイミング図である。
１０ ＭＰＳＡＳ １１ Ｖｅｒｉｌｏｇ ＸＬ １３ ＵＮＩＸ １４ ネットワーク １５ ソケット・モジュール １７ ＵＮＩＸ ＩＰＣ １００ ホスト・システム １１０ プロセッサ １２０ ＭＢｕｓモジュール １３０ メイン・メモリ １４０ ＭＢｕｓ／ＳＢｕｓインタフェース １５０ ホスト・システムＳＢｕｓモジュール １６０ 要求待ち行列 １７０ スロット １８５ 割込み制御装置モジュール ２００ 入出力サブシステム ２１０ 入出力サブシステムＳＢｕｓモジュール ２１８ ＳＢｕｓインタフェース ２２０ 入出力サブシステム・モジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン・ボール アメリカ合衆国 95008 カリフォルニア 州・キャンベル・トウイラ レイン・4036 (72)発明者 ラジュ・ジョシ アメリカ合衆国 94087 カリフォルニア 州・サニーヴェイル・コネマラ ウェイ・ 125
Claims (5)
- 【請求項１】 入出力サブシステムとプロセッサとを有
するシステムのシステム・レベル・シミュレーションを
行う方法において、 論理レベル・シミュレータを使用して入出力サブシステ
ムをシミュレートするステップと、 これと並行的に、前記入出力サブシステムと前記ホスト
・システムの間で送信される信号と共に、命令レベル・
シミュレータを使用してホスト・システムをシミュレー
トするステップを含むことを特徴とする方法。 - 【請求項２】 さらに、直接メモリ・アクセスを介して
前記入出力サブシステムと前記ホスト・システムの間の
読取り／書込みデータ事象をシミュレートするステップ
を含むことを特徴とする請求項１に記載の方法。 - 【請求項３】 さらに、プロセッサ読取り／書込みアク
セスを介して前記入出力サブシステムと前記ホスト・シ
ステムの間の読取り／書込みデータ事象をシミュレート
するステップを含むことを特徴とする請求項１に記載の
方法。 - 【請求項４】 システム・レベル・シミュレーションを
行う装置において、 入出力サブシステムをシミュレートする論理レベル・シ
ミュレータと、 これと並行的にホスト・システムをシミュレートし、前
記入出力サブシステムと前記ホスト・システムがプロセ
ス間通信を介して相互に通信する命令レベル・シミュレ
ータとを備えたことを特徴とする装置。 - 【請求項５】 さらに、ＣＰＵとメモリとを備えること
を特徴とする請求項４に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US245201 | 1994-05-16 | ||
| US08/245,201 US5493672A (en) | 1994-05-16 | 1994-05-16 | Concurrent simulation of host system at instruction level and input/output system at logic level with two-way communication deadlock resolution |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110919A true JPH08110919A (ja) | 1996-04-30 |
Family
ID=22925714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7137457A Withdrawn JPH08110919A (ja) | 1994-05-16 | 1995-05-12 | ソフトウェアおよびハードウェアのシミュレータの統合によるシステム・レベル・シミュレーションを行う方法と装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5493672A (ja) |
| EP (1) | EP0683463B1 (ja) |
| JP (1) | JPH08110919A (ja) |
| DE (1) | DE69519892T2 (ja) |
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| US8250545B2 (en) | 2002-06-25 | 2012-08-21 | Fujitsu Semiconductor Limited | Associated apparatus and method for supporting development of semiconductor device |
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- 1994-05-16 US US08/245,201 patent/US5493672A/en not_active Expired - Fee Related
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1995
- 1995-05-12 JP JP7137457A patent/JPH08110919A/ja not_active Withdrawn
- 1995-05-15 EP EP95401120A patent/EP0683463B1/en not_active Expired - Lifetime
- 1995-05-15 DE DE69519892T patent/DE69519892T2/de not_active Expired - Fee Related
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|---|---|
| EP0683463A3 (en) | 1997-03-12 |
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| EP0683463B1 (en) | 2001-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
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