JPH08110918A - 電子回路最適設計支援装置及びその方法 - Google Patents

Abstract

(57)【要約】 【目的】 熟練者によって定量的評価を下すことなく、
性能向上，低コスト，品質向上および短期製品開発がで
きること。 【構成】 設計評価手段７０が、製品データ管理システ
ム部２０に格納された電子回路製品に係るリレーショナ
ベルデータベース２１に基づき、優先順位をきめて、総
配線長を短縮化させることができると共に、配線分布を
平準化させることができ、しかも素子面積の最小化を図
ることができる結果、回路遅延を極力抑えた最小層数の
プリント回路基板化やＬＳＩ化を実現することができ
る。従って、性能向上，低コスト，品質向上および短期
製品開発を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路の設計効率向
上のために、計算機援用設計システム（ＣＯｍｐｕｔｅ
ｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ：以後Ｃ
ＡＤシステムと称する）を用いて作成した設計情報をも
とに、その電子回路基板の早期製品化を図るため方式設
計又は論理回路設計段階で、ＬＳＩ設計と基板設計とを
同時処理が行なえ、生産実績のある類似製品のノウハウ
を生かして電子回路設計を行なう電子回路最適設計支援
システムに関する。

【０００２】

【従来の技術】回路基板が作り易い構造であるか否かを
評価する従来の第１の手法としては、設計時にデザイン
・レビューと称して設計や製作等の熟練者が経験に基づ
いて作り易さを判定して、要改良部を指摘する一般的な
手法が知られている。

【０００３】従来の第２の手法としては、図２に設計と
製造し易さの評価と設計改良の流れを示すように、設計
図をもとに工程計画を行ない推定組立費や時間を算出し
て、この値と設計や製作等熟練者の経験とを加味して構
造の良し悪しを判定する方法がある。

【０００４】また従来の第３の手法としては、特開昭６
１−５９９００号公報に記載されているように、プリン
ト板パッケージ電子部品実装の組立自動化率を、自動評
価するプリント板パッケージ組立評価方法がある。この
方法では、プリント板パッケージの組立において部品を
挿入する際の自動化のし易さを評価するため、人手によ
る標準形挿入半導体集積回路の標準取付時間を１００と
して、被評価部品の部品挿入のし易さの難易度を減点指
数で表わし、これより人手による部品挿入の部品の積算
減点を求めたうえ、全自動の場合を１００として１００
から人手による積算減点値を差し引き、この値の評点を
組立自動化の指標とするようにしている。

【０００５】さらに、従来、電子回路製品の方式設計の
機能ブロック図による初期設計の段階では、まだ機能ブ
ロック内の論理接続情報が確定していないため、機能ブ
ロック内の領域見積り及びＬＳＩ、プリント基板への実
現可能性の判定はほとんど行なわれておらず、行なうに
も設計者が机上で検討を行なう程度であった。

【０００６】

【発明が解決しようとする課題】上記した従来の第１の
方法では定性的で、評価対象品の構造がどの程度に良い
か悪いかや改良した場合にどれ位の効果があるかを、客
観的・定量的に表現することが難しいうえ、設計や生産
技術に十分な経験のある者しか実施することができない
という問題があった。

【０００７】従来の第２の方法では、基板全体や部品毎
あるいは部品の一部の組立費が推定できたとしても、そ
の値からだけでは設計構造が良いのか悪いのかや改良が
必要なのか否かが判定しにくく、また評価するのに経験
や知識とかなりの計算時間とが必要で容易には行なえな
いうえ、さらに設計が完了しなければ評価することが難
しいため、設計改良が必要と分ったとしても、図２に示
すように、一旦設計が完了すると設計変更には多大の時
間を要することから、設計変更を行なうことなく生産に
移され、生産性向上やコスト低減が実現しないことが多
いという問題があった。

【０００８】従来の第３の方法では、経験があまりなく
ても評価が可能であるが、評価指標が回路基板に部品を
挿入する際の組立自動化し易さのみを評点で表わす方法
である。すなわち、通常の回路基板の組立は、回路基板
の装着，挿入部品の挿入，基板反転，チップ部品装着，
乾燥，基板反転，異形部品挿入，手挿入，はんだ付，洗
浄，後付，検査などの多岐にわたる工程を経て回路基板
が製作されるものであるから、部品挿入での工数比は基
板製作全体の１０〜３０％程度の比率であって、部品挿
入の自動化し易いだけでは、組立易さの良否が正確かつ
総合的に判定できないという問題があった。

【０００９】さらに、従来の設計方式では表現しようと
する機能ブロックによる設計対象が現実に形状の定まっ
ている又は制約のあるＬＳＩ又はプリント基板の上に収
容可能かどうかがあいまいであり、その実現可能性の判
定は非常に困難であった。また、設計がさらに進み、そ
の実現可能性が明確になるレイアウト設計後又は実装設
計試行段階での領域見積りによって初めて収容不可能と
判定された場合には、一部の実現機能を省略し、別のＬ
ＳＩ、又はプリント基板に変更させて実現しなければな
らない状態に陥るが、この段階では、別のＬＳＩ、又は
プリント基板も進行しており、この段階で上記のような
設計の変更を行うとすると、複数のＬＳＩ、プリント基
板で大幅な設計の後戻りが必要となり、影響が非常に大
きくなるという問題があった。

【００１０】以上の問題点を総合すると、（１）評価が
定性的であって、定量的評価でない、（２）経験豊富な
者でなければ評価できない、或は、ある程度の評価手法
の知識を必要とし、（３）コストだけで評価すると、性
能や品質を総合的に評価ができない、（４）評価に手間
もしくはある程度の時間がかかる、（５）設計が終了す
る、もしくは終りに近づかなければ評価ができず、判定
後の設計改良が行ないにくい、（６）部品ごとに設計の
良し悪しが分かり易くなっていないので、製品改良が行
ないにくい、ということになる。

【００１１】本発明の解決すべき技術的課題は、上記し
た従来技術のもつ問題点を解決することにある。即ち、
本発明の目的とするところは、（１）定量的評価であっ
て、（２）経験を必要とせず、かつ、（３）コスト評価
だけでなく、性能向上，品質向上および短期製品開発と
いう相反する評価項目を統一的に評価でき、（４）評価
が容易に、かつ、（５）設計開発の早い段階で評価が行
なえ、（６）部品設計段階で評価でき、（７）性能，品
質，納期の評価指標を持ち、かつこの指標がコストと関
連づけることができ、（８）設計中のＣＡＤ情報から直
接評価が行なえ、（９）設計中に即時に統合的コストの
最適化を目指した設計評価が行なえ、（10）機能ブロッ
クによる方式設計時に、ＬＳＩ又はプリント回路基板の
実現可能性を判断できる設計評価方式を得ることができ
る電子回路最適設計支援装置を提供することにある。

【００１２】また他の目的は、プリント回路基板を選定
したとき、該プリント回路基板の設計工数を求めること
ができる電子回路最適設計支援方法を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明は上記した目的を
達成するために、まず性能向上，低コスト，品質向上お
よび短期製品開発という相反する評価項目を、同時に評
価するための製品データ管理システム部と、コンパクシ
ョン部（配線サイズ縮小化）を有するＣＡＤシステム部
を結合した設計評価手段を設けたものである。即ち、本
願発明では、電子回路製品の設計時、該電子回路製品を
構成する各部品のプリント回路基板設計とＬＳＩ設計と
の何れか一方の設計の最適性を評価する電子回路最適設
計支援装置において、製品データベースに格納された電
子回路製品に係るリレーショナベルデータベースに基づ
き、予め定めた優先順位順で処理し、かつプリント回路
基板設計化とＬＳＩ設計化との何れか一方を選定する設
計評価手段を備え、かつ該設計評価手段は、第１優先で
あって、総ピン数を削減する手段及び等分割された領域
内の配線長と平均配線長との差分の積分値を最小化する
配線長差分積分値最小化手段を夫々有するコンパクショ
ン手段と、第２優先であって、要素部品の組合せからな
る回路機能をブロックとして表現し、その機能ブロック
間の接続関係を規定したサブ回路ブロックを割り付け、
上記機能ブロック図の各ブロックサイズの割付面積を見
積り、基板またはＬＳＩの信号配線層を最小層数化する
手段とからなることを特徴とするものである。また、本
発明装置では、設計評価手段がさらに、上記回路ブロッ
ク内の素子遅延量及び配線遅延量を見積ると共に、素子
内の消費電力量を見積もる手段とを有している。

【００１４】また、本発明方法では、電子回路製品名を
入力したとき、製品データ管理システム部に格納された
リレーショナベルデータベースに基づき、該当する電子
回路製品を構成する部品表に論理／回路図を読み込んで
表示し、次いで、該読み込まれた論理／回路部に基づい
て該論理／回路部に必要な部品数，基板面積を求め、そ
の後、予め求られかつ基板上における信号配線層の信号
層数，チャネル数に基づいてチャネル要求率を求め、求
めたチャネル要求率をしきい値と比較して、電子回路製
品の設計工数を算出することを特徴とするものである。

【００１５】

【作用】本発明装置では、上述の如く、製品データベー
スに格納された電子回路製品に係るリレーショナベルデ
ータベースに基づき、予め定めた優先順位順で処理し、
かつプリント回路基板設計化とＬＳＩ設計化との何れか
一方を選定する設計評価手段を備え、かつ該設計評価手
段は、第１優先であって、総ピン数を削減する手段及び
等分割された領域内の配線長と平均配線長との差分の積
分値を最小化する配線長差分積分値最小化手段を夫々有
するコンパクション手段と、第２優先であって、要素部
品の組合せからなる回路機能をブロックとして表現し、
その機能ブロック間の接続関係を規定したサブ回路ブロ
ックを割り付け、上記機能ブロック図の各ブロックサイ
ズの割付面積を見積り、基板またはＬＳＩの信号配線層
を最小層数化する手段とから構成されているので、総配
線長を短縮化させることができると共に、配線分布を平
準化させることができ、しかも素子面積の最小化を図る
ことができる結果、回路遅延を極力抑えた最小層数のプ
リント回路基板化やＬＳＩ化を実現することができる。
従って、性能向上，低コスト，品質向上および短期製品
開発という総合的判断に基づいた最適設計支援を行うこ
とができる。

【００１６】また本発明方法では、電子回路製品名を入
力したとき、製品データ管理システム部に格納されたリ
レーショナベルデータベースに基づき、該当する電子回
路製品を構成する部品表に論理／回路図を読み込んで表
示し、次いで、該読み込まれた論理／回路部に基づいて
該論理／回路部に必要な部品数，基板面積を求め、その
後、予め求られかつ基板上における信号配線層の信号層
数，チャネル数に基づいてチャネル要求率を求め、求め
たチャネル要求率をしきい値と比較して、電子回路製品
の設計工数を算出するので、設計者が方式・回路設計段
階で、実装設計時の配線の判別が可能となり、従って、
容易かつ正確な配線判別を行うことができるばかりでな
く、求めた設計工数の大きさに基づいて自動化への対処
もできる。

【００１７】

【実施例】以下、本発明の実施例を図１〜図２７によっ
て説明する。図１は、本発明が適用される電子回路最適
設計支援装置の構成の概要を示す図である。図１に示す
電子回路最適設計支援装置１１０は、対象製品に係るリ
レショナルデータベースを有する製品データ管理システ
ム部２０と、製品開発管理者が基板設計及びＬＳＩ設計
における製品目標仕様に対してこれらの設計事前評価結
果が目標未達成の場合、これらの改良のために総配線長
の短縮化を図るためのＬＳＩ設計ＣＡＤにおいて、ゲー
トアレイ化またはＭＣＭ化またはＢＧＡ（ボールグリッ
トアレイ）化を選定するＬＳＩ化手段３０と、論理／回
路設計やレイアウト設計を行う基板設計ＣＡＤ１０にお
いて配線分布の平準化を図るように平均配線長を超える
配線長差分積分値最小化手段を有するコンパクション手
段２５と、論理／回路図１１，部品表１２，部品ライブ
ラリ１３，実装図１２，基板ライブラリ１５，上記ＬＳ
Ｉ設計ＣＡＤからの異機種間の情報の接続用標準フォー
マットを有するインタフェース５０と、各担当設計者が
新規電子回路製品の設計の事前評価のための評価用設定
情報入力部６０と、製品データ管理システム２０からの
情報を格納する評価用設定情報データベース４０と、該
データベース４０に基づいて各種設計を評価する各種設
計評価手段７０を有する自動設計評価システム部６９と
を備えているものである。

【００１８】前記製品データ管理システム部２０は、図
１８に示すように、電子回路製品に係るリレーショナベ
ルデータベース２１を格納しており、リレーショナルデ
ータベース２１には消費電力計算機能２２，後述する実
装実績データベース９５，図９に示す標準回路知識ベー
ス９６等が格納されている。消費電力計算機能２２では
各ＩＣの（電源電圧×消費電流）の総和、ＣＰＵの最大
動作周波数時の（電源電圧×消費電流）の総和等によ
り、消費電力量が計算される。

【００１９】そして、まず、製品データ管理システム部
２０に格納されたリレーショナベルデータベース２１に
基づき、基板化するための基板設計１０を行うか、ＬＳ
Ｉ化するためのＬＳＩ設計３０を行うかを選定する。そ
の場合、何れを選定するかに際しては、近年の電子回路
の高性能化に伴い、高性能化の目的を達成する必要があ
るため、素子面積を最小化すること，総配線長を最小化
することが主体である。このように目的とする評価基準
が２つあると、配置問題が複雑になり、最適解が求めら
れなくおそれがある。そこで、本発明では、素子面積の
最小化と総配線長最小化との二つの目標に重み付けを持
たせることにより電子回路製品の最適設計を行うことを
提供するものである。即ち、総配線長最小化の手段を第
１優先にし、次に、素子面積の最小化を第２優先するこ
とにより、最適化を図るものである。これは電子回路の
高性能化に伴い、一般に配線の伝播遅延は配線長に比例
するが、素子における回路遅延に比べて、配線遅延の方
が数倍大きくなり、特にＬＳＩの配線幅に対するデザイ
ンルールの微細化傾向とともにさらに大きくなることは
明らかである。

【００２０】そして、前記総配線長、即ちチャネル要求
長Ｌ_T′を最小化するために、次式の数１に示すよう
に、そのもとになる平均配線長Ｌppと総ピンピン数Ｎpp
を最小化するようにしている。

【００２１】

【数１】

【００２２】通常、電子回路の高性能化をする手段とし
て、電子部品点数の削減するために、ＬＳＩ化すること
を考えるが、その前に、次式に部品配置数Ｂと平均配線
長Ｌppとの関係を示す。

【００２３】

【数２】

【００２４】但し、Ａ：配線領域の面積 Ｂ：部品配置数 上記数２の式による部品配置数Ｂと平均配線長Ｌppとの
関係は、図２５に示すように、電子部品点数Ｂを削減す
ることは、即ちＬＳＩ化することは、平均配線長Ｌppの
増大の傾向を示すことになり、不具合がある。

【００２５】ここで、図３に示すように電子回路設計の
流れを示す。同図において、一重枠は電子回路設計にお
ける一般的設計の流れであり、本発明による実施例の特
徴とする設計を二重枠で示している。一般に、設計にお
いては、図３に示すように、設計構想３０１の結果に基
づいて電子回路構想設計３０２を行う。そして、ＬＳＩ
設計３０においてゲートアレイ設計３１，ＭＣＭ設計３
２，ＢＧＡ設計３３等を行なう。一方、基板設計１０に
おいて、方式設計３０３，論理／回路設計３０４の後、
レイアウト設計３４を行なう。該レイアウト設計３４で
は、フロアプラン設計３５において部品配置３６，概略
配線３７及び詳細配線３８等からなる配線設計を行った
後、後述のコンパクション手段２５を行なう。なお、論
理／回路設計３０４の後には、レイアウト設計３４の
他、テスト設計３０５をした後、製造・検査工程を行う
こととなる。

【００２６】図４にはＬＳＩレイアウト２９のフロアプ
ラン設計時の内容を示す。即ち、ＬＳＩの機能毎にブロ
ックの分割を行い、ブロック仕様を決定し、チップレイ
アウトの全体構成を決定するまでを表している。図４に
おいて、ＬＳＩ機能ブロック２９の中で、ａ，ｂ，ｃ，
ｄ，ｅはセルを夫々表し、またネット上の数字は信号ピ
ンの数を表し、これにより、機能ブロック間の接続信号
線の数と、ＩＣの数との計数化を図ることが通常のやり
方である。図５は上述のしたＬＳＩ機能ブロック毎の平
面三角グラフを示している。このグラフにより、ＬＳＩ
設計者は各機能ブロックとブロック間の接続関係を明確
化し、不必要な接続を省くことにより、最小ピンの数の
パッケージに納めることができる。

【００２７】そして、各機能毎のＬＳＩブロックのレイ
アウトを図６に示すようにとることとなる。図６はＬＳ
Ｉレイアウト設計３４と基板設計１０との関係を示す説
明図であり、図中のＬＳＩレイアウト２８において、セ
ルｄは正方形であるが、セルａ，ｂ，ｃ，ｅは矩形であ
る。実装図１４において、ＣＰＵとこれに接続されてい
る素子Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄及び上記ＬＳＩレイアウト２
８によって設計されたＬＳＩの配置されている状態を示
している。ここで設計担当者が基板を設計するにあた
り、部品配置を均等化し、かつ該部品の配線も局所的に
密集しないで均等にできるようにするため、図のように
メッシュで分割し、配線の密集具合を評価する。

【００２８】一般に、接続すべきブロック端子（ブロッ
クの中心点）の組をネットと呼ぶが、配線処理における
各ネットは、図６に示すように、水平，垂直の線分だけ
で結んだときの線分の長さの和をマンハッタン長とする
と、ＣＰＵと素子Ｄ３との間では、Ｘ方向とＹ方向との
互いに直交する仮想配線長がマンハッタン長Ｄ＝Δｘ＋
Δｙとなる。

【００２９】図７は配線遅延見積手段８０の内容を示す
説明図である。同図ではＬＳＩにおける配線遅延を示し
ており、ＬＳＩが微細化すると、それに伴って発生し得
る信号遅延の支配的な要因は、セル内部（素子内部）の
遅延ｄｉではなく、セル間（素子間）の配線遅延ｘｉと
なる。ＬＳＩのゲートの配線幅の微細化により、微細化
プロセスが異なる場合、例えば、配線幅０．５μｍのデ
ザインルールでは、配線遅延が全遅延の６０％以上を占
めている。即ち、ｘ１＋ｘ２＋…＋ｘｉ／（ｘ１＋ｘ２
＋…＋ｘｉ）＋（ｄ１＋ｄ２＋…＋ｄｉ）≧０．６とな
ることから、総配線長の最小化が最優先であることが分
かる。従って、総配線長の最小化の手段を最優先とし、
素子面積の最小化を第２優先として重み付けを持たせる
ことにする。

【００３０】ここで、図７においてタイミング制約条件
として、出力側の要求到達時刻をｒとし、入力側の実到
着時刻をａｉとすると、〔数３〕のようになる。

【００３１】

【数３】

【００３２】一般に、ＬＳＩプロセスを微細化すると、
素子自体のスピードは上がる。しかながら、配線幅が細
くなると、配線抵抗が上がり、配線による遅延時間が大
きくなる。このように、素子自体の遅延時間に比して、
配線抵抗による遅延時間の方が大きくなり、上記数式３
から、配線抵抗の遅延時間を考慮することにより、配線
設計の精度向上を図ることができる。

【００３３】図８は標準回路図１１の例を示す説明図で
ある。通常、回路図は７０％は実装の実績がある既存の
標準回路を使用し、それ以外は新規設計による回路図を
使用している。従って、このような標準回路図１１を製
品データ管理システム部２０に格納することにより、流
用設計が可能になる。デジタル回路の設計の場合、現在
ではソフトウエアで機能を制御できるマイクロコンピュ
ータを利用した回路の設計が主流になってきている。

【００３４】まず、このとき回路図のシード素子となる
マイクロコンピュータのＣＰＵを中心に、バッファ素子
群とクロックジェネレータ素子群とメモリ素子群とバス
名とに夫々機能別に格納しておくと再利用が可能となる
ことから、図９に示すようにデータベースに機能別に格
納する。

【００３５】図９は図８に示したような各素子群の機能
の親密度、即ち互いに近い距離に置かれている素子同士
の重みの尺度による回路分割のための部品配置用知識ベ
ース構成９６を示す説明図である。マンハッタン長を
Ｄ、ネットの素子に対する重みをＣＶ_D、被接続素子ピ
ン数をＮｐ、ＣＰＵとの接続ピン数をＮｃ、シード素子
とこれに接続する素子との間の親密度をＸj は数４の式
ようになる。

【００３６】

【数４】

【００３７】このようにすることにより、Ｎｐ，Ｎｃは
ＣＡＤのネットリストにより与えられ、Ｄは実装図から
配線長より求められるので、Ｘｊを自動演算することが
できる。回路設計者が過去の実績のある実装設計の部品
配置結果を回路図と共に、実装設計のＣＡＤ終了後に、
ＣＡＤの図示しない切り出し機能を利用して、図形入力
すると共に、Ｘｊ，後述のＸ_Dなどの属性を取込み、標
準回路図として製品データ管理システム部２０に格納し
ておく。

【００３８】一方、シード素子上の各ピンに対する親密
度の重みＸ_Dは、数５のようになる。

【００３９】

【数５】

【００４０】ＣＶＤはＣＰＵに対し、情報が双方向の方
が一方向より重みを高くし、距離が近い方が遠い方より
重みを高くしており、設計者が該重みを対話方式で入力
できるようにしている。これにより、回路図のネット情
報だけでなく、部品配置の属性情報も付加することがで
きる。

【００４１】設計者が製品データ管理システム２０の中
に、上記数５の親密度の重みＸDの最大値で全ての値を
割ることで、図９に示したように、正規化した値をライ
ブラリとしてファイルに格納することで標準回路１１の
部品の配置位置を知識ベース９６として利用することが
できる。今後、回路設計とくにデジタル系回路設計がマ
イクロコンピュータのシステム設計がますます中心にな
っていくに従い、ＣＰＵをシード素子とする部品配置の
属性情報を付加した標準回路の知識ベース９６が必要で
ある。

【００４２】次に、基板設計１０において、配線密度均
等化を考慮したコンパクション手段の一部２５’を図１
０により説明する。このコンパクション手段２５′は、
まず図６に示した実装図１４において基板をメッシュに
分割してメッシュ内配線長を１iとし、このときの配線
密度の均等化を図るため、メッシュ内配線長１iが数２
から求めた平均配線長Ｌppを超える配線長の差分積分値
を次の数６のように求める。

【００４３】

【数６】

【００４４】このようにコンパクショクン手段２５がそ
の一部２５′としての配線密度均等化を考慮することに
より、配線密度の過密部分を最小化することで、総配線
長を短縮化することができる。

【００４５】次に、図１１を用いてＭＣＭ（マルチチッ
プモジュール）の設計３２について説明する。図１１に
示すように、論理図／回路図を選定すると（１１１）、
それに基づいて設計者がＭＣＭ実装コンセプトプランニ
ングを行なう（１１２）。このときのプランニングとし
ては、ＭＣＭ基板サイズ（１１３），配線条件（１１
４），バイヤホール（１１５）等を選定するが、これら
１１３〜１１５の他にコストを推定することにより（１
１６）、ＭＣＭの仕様，基板サイズ，層数等の概要を推
定することができる（１１７）。このようなＭＣＭの設
計３２は、通常では、ベアチップ２を直接に多層基板２
の上に実装することができ、チップとリード間の内部配
線がないため、配線長を容易に短縮化できる。なお、コ
スト推定１１６の詳細については次の図１２において説
明する。

【００４６】一方、ゲートアレイの設計３１について図
１２により説明する。ゲートアレイ設計３１では、まず
ゲートアレイ化候補の回路の抽出を行ない（１２１）、
次いで、ゲートアレイのプロセスを選択することによ
り、デバイス構造上からのＩＣの分類でのＣ−ＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ），Ｂｉ−ＣＭＯＳ（Ｂ
ｉｐｏｌａｒ−ＣＭＯＳ），ＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）の何れかのプロセスで製
作するかどうかを選定する（１２２）。ここで、Ｃ−Ｍ
ＯＳは消費電力が小さくかつ中速であり、Ｂｉ−ＣＭＯ
ＳはＣ−ＭＯＳより速くかつ消費電力が小さい。一方、
ＥＣＬは高速であるが、消費電力が大となる特徴があ
る。

【００４７】そして、対象回路のゲート数換算を行ない
（１２３）、必要ゲート数の計算を行う（１２４）。こ
の際、積み上げたゲート数は安全を見て、１．１〜１．
２倍したものを必要ゲート数とする必要があり、これを
考慮することにより、市販ゲートアレイのゲート数から
市販品の品種の選択を行なう（１２５）。また、市販メ
ーカのゲートアレイの価格を見積もる必要があるが、１
ゲート当たりの単価と総ゲート数からの価格と開発費を
生産総個数で割った開発費をゲートアレイ価格として試
算する（１２６）。以上のことから、有利品種とメーカ
との選択を行なう（１２７）。その後、ゲートアレイの
メリットを評価するに当たり、上記のようにＬＳＩ化す
る方が良いか、または基板で設計する方が良いか否かを
選択するため、両者を比較する（１２８）。ここでは、
ＬＳＩ化または基板化の選択を、選択手段７２により設
計者が対話方式でチェックし（１２９）、その結果、メ
リットの多い方を設計者を介し選択手段７２によって選
定することとなる。そのメリットの比較内容としては、
選択手段７２は、現状回路のコストから減少コスト分と
増加コスト分を合算するものである。減少コスト分とし
ては、（１）削減可能部品の単価合計，（２）基板の面
積減少分のコスト，（３）組立工数減少分のコスト，
（４）部品数減少分の管理費，（５）その他等がある。
増加コスト分としては、（１）ゲートアレイの単価，
（２）ゲートアレイの開発費，（３）実装・組立のため
に導入した設備費，（４）その他等がある。従って、選
択手段７２が上記減少コスト分の（１）〜（５）及び増
加コスト分の（１）〜（４）を比較し、基板化よりメリ
ットが多くなった場合に、ゲートアレイ設計３１を決定
する。このような夫々のコストは図１１で前述したＭＣ
Ｍの設計に際しても利用されるものである。

【００４８】次ぎに、方式設計・回路設計における実装
設計評価の仕方について図１３により説明する。図１３
において、方式設計・回路設計段階の配線評価手段７５
は、製品データ管理システム部２０に格納されたリレー
ショナルデータベースに基づき、基板関係の情報，ＶＩ
Ａホール関係の情報が入力されることにより、配線を評
価することとなる。その場合、ＶＩＡホール関係ではそ
の一部の診断パッドが設計者により対話形式で入力され
るが、それ以外は自動で入力される。また、ピン当たり
の使用不可チャネル数の入力については図示していない
が、ライブラリのテーブルを参照して自動入力により行
なう。そして、必要情報が全て入力されると、配線評価
手段７５は、入力情報に基づいて処理し、その処理結果
を出力画面７６上に図１３図に示すように、表面実装化
率，部品総数，デジタルＩＣ化率，総ピン数，総ピン−
ピン数，部品ピン密度，部品密度，部品投影面積率等を
表示する。

【００４９】ここで、基板関係で矩形化率τは、基板の
Ｘ方向（長辺側）の寸法をｘ、基板のＹ方向（短辺側）
の寸法をｙとすると、次式から求めることができる。

【００５０】

【数７】

【００５１】上記数７の式において、基板寸法ｘ，ｙに
より、基板の矩形化によって配線のしにくさが影響を受
ける。これは図６に示したＬＳＩの矩形化の場合も同じ
である。図１４には方式設計・回路設計段階における実
装設計評価の矩形化率見積り手段の検証結果を示してい
る。この場合、チャネル要求率ηは、有効チャネル容量
Ｌｃに対するチャネル要求長Ｌ_T′の比率で、数８の式
に示すように表わされる。

【００５２】

【数８】

【００５３】このような矩形化率τを考慮したときの検
証結果は、実装総配線長と計算によるチャネル要求長Ｌ
_T′の誤差で比較すると、＋１．７〜＋７．４％の精度
であった。この程度の誤差は実用化できるに十分な精度
である。従って、矩形化率τを考慮すれば、実装総配線
長と計算によるチャネル要求長との誤差を無視し得る程
度のものとなるので、チャネル要求率を求めると、その
求めたチャネル要求率に基づいて図１５に示すように、
設計工数を演算により求めることができる。図１５は電
子回路の設計工数の見積結果を示しており、同図から、
設計工数がチャネル要求率と基板面積との積で求められ
ることが分かる。

【００５４】次に、ＬＳＩ設計または回路基板設計にお
ける設計評価手段について図１６により説明する。本実
施例では図示しないが、グラフィックディスプレイをも
ち、キーボードやマウス等の入力手段により、そのディ
スプレイを見ながら各種データを入力することの可能な
ワークステーション上に実現されている場合を想定して
いる。設計評価手段７０は、ＬＳＩ、プリント基板の初
期段階の方式設計または回路設計において、回路機能の
ブロックとして表現して、その機能ブロック間の接続関
係を設定したサブ回路ブロック図を割り付けるサブ回路
割付手段７４と、上記機能ブロック図の各ブロックサイ
ズを見積もる割付面積見積手段７４と、後述の三次元的
な干渉をチェックする高さオーバ部品抽出手段１００と
上記ブロックの機能からその矩形化率τを見積もる矩形
化率見積手段７３と、上記ブロックの図ＬＳＩまたはプ
リント基板上におけるＬＳＩ化または基板化を図１２の
ようなＬＳＩ化または基板化選択手段７２と、図１３に
て前述した配線評価手段７５と、品質機能である、図７
に示したＬＳＩまたはプリント基板の配線評価を行う配
線遅延見積手段８０と、さらに後述の消費電力を見積も
る消費電力見積手段８１と、プリント基板の短期製品開
発のための図１３に示したような設計工数を見積もる設
計工数見積手段９０とを有して構成されている。これら
７１〜７５，８０，８１，９０，１００によって設計評
価手段７０を構成すると、基板化するときとＬＳＩ化す
るときとを総合的に評価できるので、基板化するかとＬ
ＳＩ化するかとを評価段階で選定することができ、従っ
て、ブロック図による初期段階でＬＳＩまたはプリント
基板の実現可能性を判断できるという効率がある。

【００５５】図１７には前記コンパクション手段２５を
示している。同図におけるコンパクション手段２５は、
図１に示したように評価用設定情報ベース４０に基づい
て総配線長の短縮化２５ａ及び配線分布の平準化２５ｂ
を果たすものである。この場合、総配線長の短縮化２５
ａとしては、総ピン数の削減（１７０）が有効であり、
そのため、設計者が図１２に示したゲートアレイ化３
１，図１１に示したＭＣＭ（ＢＧＡを含む）化の手段３
２，図９に示した機能の親密度による回路分割の手段９
６を選択することによって達成することができる。ま
た、配線分布の平準化２５ａとしては、図１０に示した
ように、平均配線長を超える配線長差分積分値を最小化
する手段２５’によって実現することができる。

【００５６】図１９は基板のサブ回路割付手段７１を示
す説明図である。回路設計段階で、設計者は回路図を図
１９のように、サブ回路に回路分割して設計しておき、
各ブロックを分割して評価し、結果を図１６のように評
価することにより、各部の配線量を比較し、また図１２
に示すコストメリットによりゲートアレイ化または基板
化の選択を総合的検地から確実に行なうことができる。
さらに１枚の回路図中の任意の機能ブロックのサブ回路
を切り出し、基板面積等を仮定して、もし基板面積が想
定した面積に搭載できない場合に、回路のゲートアレイ
化等の検討についても支援することもできる。

【００５７】これにより、上記の機能ブロックの各ブロ
ックサイズの割付面積を見積り、図１３により、チャネ
ル要求率即ち配線のしにくさと設計工数との兼ね合いか
ら、最小層数の基板化または最小層数のＬＳＩ化する手
段を提供することができる。一般に、回路基板は実装設
計まで移行してしまうと再度回路設計まで手戻りして設
計変更することになると開発期間が遅くなるが、本発明
によれば、方式設計・回路設計段階でブロック回路毎に
設計評価ができるため、開発期間の短縮化ができる効果
がある。本発明によれば回路基板の方式設計・回路設計
段階で実装密度推定を行うとともに、図１３に示すよう
に設計工数の短縮化を可能にできるという特徴がある。
図２０には基板の接続実装構造を示し、スルーホールに
より、層間の接続を行っている状態を示している。図２
１にはＬＳＩの接続実装構造を示し、第１層金属線と第
２層金属線との接続は基板と同じようにスルーホールに
より層間の接続を行っている。図２０、図２１から基板
とＬＳＩとの何れも、スルーホールにより層間の接続を
おこなっており、基本的にはプリント基板とＬＳＩ接続
構造は同じである。従って、本発明において、基板また
はＬＳＩの最適層数の選定の考え方は両者に適用できる
ことが明かである。

【００５８】図２２は新規パッケージ基板設計のため過
去の実装実績データとの参照手段を示す説明図である。
製品データ管理システム部２０の実装実績データベース
９５の中には過去のパッケージ基板（○、▽等でマーク
している）毎の基板サイズ、ピン密度、ネット数、チャ
ネル数、部品投影面積、その他が格納されている。設計
工数見積手段９０によれば、新規のパッケージ基板設計
のため、過去の実装実績データベース９５からの実装実
績データ（○、▽等でマークしている）の中のピン密度
や部品投影面積やその他の組合せと新規のパッケージ基
板の前記の組合せとをグラフ表示することにより、新規
のパッケージ基板の設計工数（またはチャネル要求率）
と実装実績データとの比較参照により、実装設計量の程
度を把握することができる。

【００５９】図２３は３次元高密度実装のための高さオ
ーバ部品抽出手段を示す説明図である。設計者がグラフ
ィックディスプレイ上で許容部品高さを指定すると、製
品データ管理システム部２０のリレーショナルデータベ
ースに格納されている図２４に示す基板上の部品高さｈ
が許容部品高さをオーバしている部品を抽出することが
できる。

【００６０】図２４は部品の高さ及び部品投影面積を示
す説明図である。基板の全体の部品投影面積はこれらの
部品投影面積の総和により求められる。図２５は部品配
置数と平均配線長との関係を示す説明図である。前述の
ように部品数の削減、即ちＬＳＩ化するだけでは、平均
配線長が増大するので、このことからコンパクション手
段２５が必要になることを表している。

【００６１】図２６は、本発明の他の特徴である設計工
数見積手段９０を示している。図２６において、使用す
る回路部品が決められると、図１３のように、部品配置
数Ｂ，基板面積Ａが自動生成される。これにより、前述
した数２の式から平均配線長Ｌｐｐが求められ、これか
ら、チャネル要求長Ｌ_T′が求められる。

【００６２】次に、Ｌ_T′と数７の式から求められる矩
形化率τとに基づき、数８の式によりチャネル要求率η
が自動生成される。さらに、対話で信号層数Ｃ，チャネ
ル数Ｃｈを仮定し（１０１，１０２）、設計工数計算部
１０３が次式の数９から設計工数Ｆ（ｘ）を見積もるこ
とができる。

【００６３】

【数９】

【００６４】ここで、Ｆ（ｘ）：設計工数関数（チャネ
ル要求率としきい値０．２との比較で判定され、設計工
数関数推定テーブル１０７による） チャネル要求率としきい値０．２との範囲が決定される
と、設計工数の関数判定部１０４の中の設計工数関数推
定テーブル１０７をもとに、設計工数関数Ｆ（ｘ）が設
計工数関数決定部１０５により求められる。このように
して、チャネル要求率と基板面積との関数からなる設計
工数計算部１０３と設計工数関数決定部１０５の結果に
基づき、信号層数，チャネル形式毎の設計工数見積が設
計工数見積手段９０により求められる。以上の出力結果
を設計工数の出力画面１０６に示す。信号層数，チャネ
ル形式毎にチャネル要求率、即ち配線のしにくさと設計
工数が求められるので、これらの兼ね合いから、基板上
における信号配線層の最適層数，チャネル数を求めるこ
とができる。

【００６５】以下に、本発明の具体例の操作を図２７を
参照しながら説明する。まず、これから評価しようとし
ている製品名をキーボードにより入力すると（ステップ
ａ）、該当する製品を構成する部品の部品表に、論理／
回路図１１が読み込まれ（ステップｂ）、読み込まれた
論理／回路図１１がディスプレイに表示される。設計者
はその画面を見ながら設計工数見積として、配線評価手
段７５により部品数，基板面積Ａを計算していく（ステ
ップｃ）。ステップｄにおいては、設計者が信号層数，
チャネル数を対話入力することにより、チャネル要求率
ηが数８に示されるような算出式で求められる。そし
て、チャネル要求率求められた後、ステップｅにおい
て、しきい値の０．２と比較し、設計工数が二通り求め
られる。このとき、ステップｇ及びｇ′において、ηが
０．２未満のとき、自動配線の場合の設計工数が数９に
示されるような算出式で求められる（ステップｈ，
ｈ′）。その出力結果はステップｉにおいて、ディスプ
レイ上に信号層数，チャネル形式毎の設計工数が設計工
数見積手段９０により求められる。この結果、求めた設
計工数により、設計者は方式・回路設計段階で、実装設
計時の配線の判別が可能となる。

【００６６】従って、電子回路製品名を入力すると、該
当する製品を構成する部品表に論理／回路図１１が読み
込まれて表示され、該読み込まれた論理／回路部１１に
基づいて部品数，基板面積Ａを求めると共に、基板上に
おける信号配線層の信号層数，チャネル数に基づいてチ
ャネル要求率ηを求め、求めたチャネル要求率ηを予め
定めたしきい値（０．２）と比較して、該しきい値より
小さいか否かを求めようにしている。その結果、しきい
値より小さい値の設計工数が求められると、その設計工
数での自動化が可能となり、自動化する上での設計工数
を容易に算出することができる。一方、しきい値以上の
設計工数が求められると、人手配線が介在することとな
る。この場合、人手配線では自動化配線に比して数倍の
労力がかさみかつ時間もかかることとなるので、設計者
は、自動化配線が可能となるように見直し，修正作業を
行い、自動配線のために迅速に対処することが可能とな
る。

【００６７】

【発明の効果】以上のように、本発明の請求項１及び２
によれば、電子回路製品の設計に際し、電子回路製品を
構成する部品の信号線の総配線長を短縮化すると共に、
配線分布を平準化させることにより、プリント回路基板
化するかＬＳＩ化するかを選定するように構成したの
で、従来技術のように熟練者によって定量的評価を下す
ことなく、性能向上，低コスト，品質向上および短期製
品の開発ができるという相反する開発目標を同時に実現
できるという効果が得られる。また、本発明によれば、
生産実績がある類似製品のノウハウを活かして新たな製
品を設計することが可能になり、新製品の開発期間を短
縮できるという効果も得られる。ＬＳＩ設計と基板設計
とを同時に並列処理が行なえるので、設計効率が従来に
比べて大幅に向上するという効果も得られる。

【００６８】本発明の請求項３によれば、製品データ管
理システム部が消費電力計算機能，実装実績データベー
ス，標準回路知識ベースを有し、評価の対象となる製品
の評価情報を管理するように構成したので、設計すべき
電子回路製品を、従来のように各種専用のＣＡＤをいち
いち用いなくとも評価することができ、ＣＡＤに依存し
ないで製品評価することができ、請求項４によれば、コ
ンパクション手段がゲートアレイ化手段，ＭＣＭ化手
段，回路分割手段，配線長差分積分値最小化手段を有す
ることにより、総配線長の短縮化及び配線分布の平準化
を的確に実現することができ、請求項５によれば、プリ
ント回路基板の信号配線層数，チャネル数形式毎の設計
工数を見積もるので、設計工数の結果に応じ自動配線か
手動配線かを容易に判断することができる。

【００６９】そして、さらに本発明方法である請求項６
によれば、電子回路製品がプリント回路基板で構成する
場合、該回路基板上の信号層数，チャネル形式毎の設計
工数が設計工数見積手段により求め、該求めた設計工数
により、設計者が方式・回路設計段階で、実装設計時の
配線の判別が可能となるので、容易かつ正確な配線判別
を行うことができるばかりでなく、求めた設計工数の大
きさに基づいて自動化への対処もできるという効果があ
る。

【００７０】さらに、請求項７によれば、チャネル要求
率がしきい値より小さい値の設計工数が求められると、
その設計工数での自動化が可能となり、自動化する上で
の設計工数を容易に算出できるので、電子回路製品の設
計に際し、設計構想から自動化の設計工数までを的確に
算出することができ、文字通りの支援機能の自動化を図
り得る効果がある。

【図面の簡単な説明】

【図１】本発明に係る電子回路最適設計市得矩装置の一
実施例の全体構成を示す概要説明図である。

【図２】従来の製品設計と製造の評価と改良の流れを例
示する説明図である。

【図３】本発明の電子回路設計の流れを示す説明図であ
る。

【図４】ＬＳＩレイアウトの機能ブロック図である。

【図５】平面三角グラフを示す説明図である。

【図６】ＬＳＩレイアウト設計と基板設計との関係を示
す説明図である。

【図７】ＬＳＩネットの配線遅延の関係を示す説明図で
ある。

【図８】基板の標準回路図である。

【図９】機能の親密度による回路分割のための部品配置
用標準回路知識ベースを示す説明図である。

【図１０】配線密度均等化を考慮したコンパクション手
段を示す説明図である。

【図１１】ＭＣＭの基板サイズの設計方式を示す説明図
である。

【図１２】ゲートアレイの設計方式を示す説明図であ
る。

【図１３】方式設計・回路設計段階における配線評価手
段を示す説明図である。

【図１４】方式設計・回路設計段階における実装設計評
価の矩形化率見積り手段の検証結果を示す説明図であ
る。

【図１５】電子回路の設計工数の見積結果を示す説明図
である。

【図１６】ＬＳＩ設計または回路基板設計における設計
評価手段を示す説明図である。

【図１７】総配線長の短縮化または配線分布の平準化の
コンパクション手段を示す説明図である。

【図１８】消費電力の計算機能を示す説明図である。

【図１９】基板のサブ回路割付手段を示す説明図であ
る。

【図２０】基板の接続実装構造を示す説明図である。

【図２１】ＬＳＩの接続実装構造を示す説明図である。

【図２２】新規パッケージ基板設計のため過去の実装実
績データとの参照手段を示す説明図である。

【図２３】３次元高密度実装のための高さオーバ部品抽
出手段を示す説明図である。

【図２４】製品データ管理システム部に格納された部品
の高さ及び部品投影面積を示す説明図である。

【図２５】部品配置数と平均配線長との関係を示す説明
図である。

【図２６】設計工数見積手段を示す説明図である。

【図２７】設計工数見積手段の手順を示すフローチャー
トである。

【符号の説明】

２０…製品データ管理システム、２１…リレーショナベ
ルデータベース、２２…消費電力計算機能、２５…コン
パクション手段、５０…接続用インタフェース部、６０
…評価用設定情報入力部、７０…設計評価手段、７１…
サブ回路割付手段、７２…ＬＳＩ化または基板化の選択
手段、７３…矩形化率見積手段、７４…割付面積見積手
段、７５…配線評価手段、８０…配線遅延見積手段、８
１…消費電力見積手段、９０…設計工数見積手段、９５
…実装実績データベース、９６…標準回路知識ベース、
１００…高さオーバ部品抽出手段、１０３…設計工数見
積部、１０７…設計工数関数推定テーブル、１１０…電
子回路最適設計支援装置、η…チャネル要求率。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 伸治 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 西山 良徳 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 荒井 信一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 大橋 敏二郎 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 早川 光春 神奈川県川崎市幸区鹿島田890番地 株式 会社日立製作所情報システム事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電子回路製品の設計時、該電子回路製品
   を構成する各部品のプリント回路基板設計とＬＳＩ設計
   との何れか一方の設計の最適性を評価する電子回路最適
   設計支援装置において、製品データベースに格納された
   電子回路製品に係るリレーショナベルデータベースに基
   づき、予め定めた優先順位順で処理し、かつプリント回
   路基板設計化とＬＳＩ設計化との何れか一方を選定する
   設計評価手段を備え、かつ該設計評価手段は、第１優先
   であって、総ピン数を削減する手段及び等分割された領
   域内の配線長と平均配線長との差分の積分値を最小化す
   る配線長差分積分値最小化手段を夫々有するコンパクシ
   ョン手段と、第２優先であって、要素部品の組合せから
   なる回路機能をブロックとして表現し、その機能ブロッ
   ク間の接続関係を規定したサブ回路ブロックを割り付
   け、上記機能ブロック図の各ブロックサイズの割付面積
   を見積り、基板またはＬＳＩの信号配線層を最小層数化
   する手段とからなることを特徴とする電子回路最適設計
   支援装置。
2. 【請求項２】 電子回路製品の設計時、該電子回路製品
   を構成する各部品のプリント回路基板設計とＬＳＩ設計
   との何れか一方の設計の最適性を評価する電子回路最適
   設計支援装置において、製品データベースに格納された
   電子回路製品に係るリレーショナベルデータベースに基
   づき、予め定めた優先順位順で処理し、かつプリント回
   路基板設計化とＬＳＩ設計化との何れか一方を選定する
   設計評価手段を備え、かつ該設計評価手段は、第１優先
   であって、総ピン数を削減する手段及び等分割された領
   域内の配線長と平均配線長との差分の積分値を最小化す
   る配線長差分積分値最小化手段を夫々有するコンパクシ
   ョン手段と、第２優先であって、要素部品の組合せから
   なる回路機能をブロックとして表現し、その機能ブロッ
   ク間の接続関係を規定したサブ回路ブロックを割り付
   け、上記機能ブロック図の各ブロックサイズの割付面積
   を見積り、基板またはＬＳＩの信号配線層を最小層数化
   する手段と、上記回路ブロック内の素子遅延量及び配線
   遅延量を見積ると共に、素子内の消費電力量を見積もる
   手段とからなることを特徴とする電子回路最適設計支援
   装置。
3. 【請求項３】 前記電子回路製品に係るリレーショナル
   データベースを有する製品データ管理システム部は、消
   費電力計算機能、実装実績データベース、標準回路知識
   ベース等を有すると共に、評価の対象となる電子回路製
   品の評価情報を管理するようにしたことを特徴とする請
   求項１または２に記載の電子回路最適設計支援装置。
4. 【請求項４】 前記コンパクション手段は、基板設計ま
   たはＬＳＩ設計における評価結果の改良のため、総配線
   長を短縮化させるゲートアレイ化手段と、ＭＣＭ（マル
   チチップモジュール）化手段と、標準回路機能の親密度
   の大きさに基づいて回路を分割する回路分割手段と、平
   均配線長を超える配線長を最小化させる差分積分値最小
   化手段を有することを特徴とする請求項１または２に記
   載の電子回路最適設計支援装置。
5. 【請求項５】 前記設計評価手段は、プリント回路基板
   とＬＳＩとの何れか一方の初期段階の方式設計におい
   て、サブ回路ブロック図を割り付けるサブ回路割付手段
   と、上記機能ブロック図の各ブロックサイズを見積もる
   割付面積見積手段・高さオーバ部品抽出手段と、上記ブ
   ロックの機能からその矩形化率を見積もる矩形化率見積
   り手段と、上記ブロックに基づいて基板化とＬＳＩ化と
   の一方を選択する選択手段と、該選択された一方の配線
   評価を行なう配線評価手段と、上記ブロックのプリント
   回路基板とＬＳＩとの品質機能である配線遅延量・消費
   電力量を見積もる遅延・消費電力見積り手段と、選択手
   段によってプリント回路基板が選定されたとき、該プリ
   ント回路基板の設計工数を見積もる設計工数見積り手段
   を有することを特徴とする請求項１または２に記載の電
   子回路最適設計支援装置。
6. 【請求項６】 電子回路製品名を入力したとき、製品デ
   ータ管理システム部に格納されたリレーショナベルデー
   タベースに基づき、該当する電子回路製品を構成する部
   品表に論理／回路図を読み込んで表示し、次いで、該読
   み込まれた論理／回路部に基づいて該論理／回路部に必
   要な部品数，基板面積を求め、その後、予め求られかつ
   基板上における信号配線層の信号層数，チャネル数に基
   づいてチャネル要求率を求め、求めたチャネル要求率を
   しきい値と比較して、電子回路製品の設計工数を算出す
   ることを特徴とする電子回路最適設計支援方法。
7. 【請求項７】 電子回路製品名を入力したとき、製品デ
   ータ管理システム部に格納されたリレーショナベルデー
   タベースに基づき、該当する電子回路製品を構成する部
   品表に論理／回路図を読み込んで表示し、次いで、該読
   み込まれた論理／回路部に基づいて該論理／回路部に必
   要な部品数，基板面積を求め、その後、予め求められか
   つ基板上における信号配線層の信号層数，チャネル数に
   基づいてチャネル要求率を求め、求めたチャネル要求率
   を予め定めたしきい値と比較し、電子回路製品を構成す
   るプリント回路基板上の信号配線を自動化し得る設計工
   数を算出することを特徴とする電子回路最適設計支援方
   法。