JPH0810833B2 - 算術符号化方式 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、画像の符号化やデータ伝送などのデータ圧
縮符号として用いられる算術符号化に係わり、特に圧縮
データのデータ伝送を可能とする算術符号化における桁
上がり伝搬防止を行う算術符号化方式に関する。

（従来技術とその問題点） 算術符号は、エリアス符号をリッサネン（Rissanen）
が一般化したもの（IBM.J.RES vol 23 no.2pp194−162
（1979）で、（0,1）区間をデータシンボルを生起確率
に応じて順次分割していき、１つのシンボル列にある部
分区間を対応させる符号化法である。

従来、高い情報源を圧縮して伝送する符号化方式の代
表例として、出現確率の高い（又は低い）ものに対して
短い（又は長い）ビットを割り当てるハフマン符号があ
る。第１図はハフマン符号と算術符号とを用いた場合に
おける量子化ステップサイズ対符号化効率の特性を示し
たものである。同図はフィールド内前置予測、線形量子
化器を用い、これら符号化データより得られる量子化代
表値に対して算術符号化及びハフマン符号化を行ったも
のである。同図から明らかなように、算術符号は量子化
ステップサイズに関係なくほぼ一定の高い符号化効率を
有している。従って、近年は算術符号を用いてデータを
圧縮する技術が注目を浴びている。

以下では算術符号として、３値情報源の場合を例に取
り説明を行う。算術符号において、符号化系列は大きさ
が“0"と“1"の間の２進小数、即ち、最左端に小数点が
置かれた２進数と見なされる。符号化は、以下に示す繰
り返し演算により行われる。アルファベットＳ＝｛0,1,
2｝の各シンボルＫ（＝0,1,2）がストリングＳの次のシ
ンボルとなり、SKを生成するとき、そのＫに対し、オー
ジェント被加算数と言われるＡ（SK）項を、シンボル系
列であるストリングＳの符号Ｃ（Ｓ）に加えることによ
り、符号化が行われる。ここでオージェントＡ（SK）
は、（２）式のように、シンボルの出現確率に応じてＡ
（Ｓ）が分割されたものである。符号化は、例えばシン
ボルＫ＝0,1,2なる場合（３）式のように行われる。こ
こでＡ（Ｓ）とＣ（Ｋ）の初期値を Ａ（NULL）＝１ ……（１） Ｃ（NULL）＝０ とするとき、符号化は により行われる。

符号化の実現のために、以下の手法が必要になる。

（１） 無限精度の乗算を避けるため有効桁数を一定桁
数に制限し、シンボルの出現確率Ｐを近似的に計算す
る。そしてこのＰに対し２のべき乗近似を行い、符号化
テーブル（SKEW）を作成し、乗算をシフト演算に置き換
える。

（２） Ａ（Ｓ）の領域分割が進むに従って発生する上
位の連続する“0"ビットをシフティング法になる左シフ
トにより取り除く。

また、復号化は次のようにして行われる。いま、シン
ボル系列であるストリングＳまですでに復号されている
ものとする。系列SKのシンボルＫは Ｃ（SK）−Ｃ（Ｓ）＜Ａ（SO） Ｋ＝０ （４） Ｃ（SK）−Ｃ（Ｓ）＜Ａ（SO）＋Ａ（S1） Ｋ＝０ Ｃ（SK）−Ｃ（Ｓ）＜Ａ（SO）＋Ａ（S1）＋Ａ（S2） Ｋ＝２ なる関係で復号される。

次に必要なことは、実用上の観点からＡ（Ｓ）の値を
制限することである。このため、（１）式の加算は有限
長のレジスタで行われねばならず、例えば高々Ｗ桁の有
意な浮動小数２進２デジットをもつものとなる。ここ
で、最初に符号化されたものが、最初に復号されるFIFO
（First in First out）型の場合には、Ａ（Ｓ）はスト
リングの右端に加えられるため、多くの桁を飛び越す桁
上がりは正常に復号を行う上で好ましくない。

情報源系列全体を１つの符号語に符号化してしまうた
め、１度復号エラーが生ずると、それ以後の復号は完全
に不可能となる。このため、Ｃ（Ｓ）の一定桁以上の桁
上がりを完全に防止することが必要不可欠になる。

この桁上がり防止のための手段としてビット・スタッ
フィング処理と称する方法がある。従来のビットスタッ
フイング処理の概念を第２図を用いて説明する。

同図において、入力シンボルが点線でかこまれている
符号部１に入り伝送路に２進符号が送られる。先に説明
した符号化処理は黒の太字で示され、算術演算回路２、
符号Ｃのシフト回路３及び桁上がり監視部４により繰り
返し演算が行われる。今、伝送路へ２進信号を送る前に
監視レジスタなるバッファを考える。

ここには算術演算の際の桁上がりビットを符号系列Ｃ
のシフトによるシフトビットが入る。桁上がり監視部４
では、連続した“1"のビットに対しこれに桁上がりビッ
トがあると、この部分が桁上がりをしてしまい符号化系
列を伝送路への送出困難となってしまう。このため、こ
こで桁上がりの伝搬を防ぐ必要がある。この桁上がり監
視部４では、連続した“1"のビットの検出により桁上が
りを防止するための（“0"）制御信号の挿入を行う。ビ
ット・スタッフィングとはビット（“0"のビット）をス
タッフ（つめ込む）ということである。

この通常の連続“1"ランに対するビット・スタッフィ
ングの方法を第３図に示す。

連続する“1"ビットを“0"ビットなる一定桁の長さを
検出したとき、制御信号“0"を連続“1"ビットのランの
最後に挿入を行う。また、監視レジスタ間に１回目,2回
目のビットシフト処理（以下「連続ビット・スタッフィ
ング」（DBS）と称する）が行われる場合にも対応でき
るように、すでに同一出願人が提案した桁上がり伝搬方
法について第４図を用いて述べる（特許出願昭62−1501
54号）。

図中、11はオージェントの累積和を蓄える累積和蓄積
レジスタ（以下、「Ａレジスタ」と称す）、13,13,14は
符号Ｃのためのレジスタであり、12はＡレジスタ11と加
算処理を行うためのＷレジスタ、13は連続“1"ビットを
監視するための桁上がり監視用レジスタであるＶレジス
タ、14は伝送用バッファメモリとなるＭレジスタを示
す。又、桁上がりを防止するためのビット・スタッフィ
ング処理部18は、連続ビット・スタッフィング処理が行
われたときにアドレス制御信号を発生するアドレス制御
信号挿入用レジスタ（Ｑレジスタ）16と桁上がりが生じ
たとき最下位ビットに制御信号として“0"ビットを挿入
する制御信号挿入回路（０ビット）17とから構成され
る。

この桁上がり防止方式の特長の１つはＷレジスタ12と
Ｖレジスタ13の間に桁上がり緩衝用にＰレジスタ15を配
置し、桁上がり伝搬の原因となる桁上がりビットを減少
させることであり、特長の２つ目は通常の連続１ランの
ビット・スタッフィングに対しては制御信号の“0"を入
れ、連続ビット・スタッフィング（DBS）には通常の制
御信号“0"に加えとその位置を示すアドレス制御信号を
Ｑレジスタ16により符号化系列へ挿入することにある。

第４図により作成された算術符号化の例を表１に示
す。この例はＰ＝０の場合である。Ｐ≠０のときは2^-P
の確率で桁上がりビットは減少するため、オーバーヘッ
ド情報の原因となるアドレス制御情報の挿入回数が減少
するため、符号効率の劣化は伴わないからである。

算術符号化に伴う、算術演算処理，シフト演算処理，
制御信号挿入処理を行う際、１ビットシフトずつ処理し
たのでは高速な動作は困難である。

今、TV信号の符号化を考える場合、CCIR勧告による放
送用TV信号の標本化周波数は13.5MHzで、このときの時
間間隔は約74nsとなる。例えば、多値情報源による符号
化における演算素子をシフト処理をシフトレジスタ、加
算処理をアダーで構成することを考える。ここで、シフ
トによる遅延時間だけで最大11ビットとき60.5（ns）に
もなる。また加算処理を行うアダーによる構成では、オ
ージェントの部分和作成や長いビット列の並列接続構成
で実現する必要があるため、従来のままでは、長い処理
時間かつ大規模なハードウェアとなってしまうとう問題
があった。

（発明の目的と特徴） 本発明は上述した従来技術の問題点を解決するために
なされたもので、算術演算を高速処理し、かつハードウ
ェアが簡単な算術符号化方式を提供することを目的とす
る。

本発明の算術符号化方式の特徴は、入力された各シン
ボルに対応するオージェント部分和を予め定められたべ
き乗近似値テーブルにより順次作成して、該シンボルが
予め定めた状態のときコードシフト回路に蓄積された前
記オージェント部分和であるコードと新たに作成された
前記オージェント部分和と加算して該コードシフト回路
により順次シフトされて得らる符号化系列を取り出す算
術シフト演算部と、該符号化系列に桁上がりが生じるか
否かを監視して桁上がりが生じたときに第１の制御信号
を挿入するための監視及び制御信号挿入部と、該監視及
び制御信号挿入部の出力信号に含まれる伝送すべき符号
化伝送系列の構成に不要な信号を取り除くコード出力部
と、該第１の制御信号が連続的に挿入されているときに
そのアドレスを知らせる第２の制御信号を挿入して符号
化伝送系列を取り出すアドレス制御信号挿入部と、前記
各部の間に該各部の独立動作が可能なように遅延回路と
を備えたことにある。

（発明の構成と作用） 以下図面を用いて本発明を詳細に説明する。

本発明は算術符号化における桁上がり伝搬防止方法と
して、同一出願人より特許出願（特願昭62−150154号）
されている桁上がりの回数を減少するための桁上がり緩
衝用レジスタ（Ｐレジスタ）と、M,Vの再レジスタを監
視する連続ビット・スタッフィグ処理が行われるときに
区別するため用いるアドレス制御信号を挿入するＱレジ
スタを設けた構成基本としたその符号化処理方法を高速
処理化するために、算術符号化処理部に桁上がり監視部
を分離し、かつ各々の部分の処理をそれぞれ一括して、
監視挿入等の操作を行う回路であることを基本としてい
る。

まず、本発明による算術符号化方式のハードウェア全
体の原理及び構成について第５図を用いて説明する。算
術符号化のアルゴリズム（文献IEEE Trans COM−29 PP.
859−866）に従い符号部30は、符号化演算の基本となる
算術シフト算術部50と実線でかこった桁上がり監視部51
の２つに分けられ、桁上がり監視部51はさらに監視及び
制御信号‘0'挿入部52、コード出力部53及びアドレス制
御信号挿入部54の３つに分割される。一方復号の復号部
40は、符号側に対応する復号側の桁上がり監視部55、復
号化のための算術演算を行うための算術シフト演算部56
に分けられる。従って、符号部30の４ブロック（部）と
復号部40側の２ブロックの計６ブロックに分けることが
できる。さらに、各ブロック間には遅延回路を置き、各
ブロックを独立で動作できるように構成し、符号部30と
復号部40の最大処理時間は、各ブロックにおける処理時
間が全体の処理時間となる。

なお、各部の動作の概略を以下に説明する。

（Ａ） 算術シフト演算部50:用意されたオージェント
から入力されたシンボルに対応するオージェント部分和
を作成し、コードに加える。さらに、オージェントの状
態に応じたシフト操作をコードとともに行う。シフトし
たコードは出力され次段の監視部51へ送られる。

（Ｂ） 監視及び制御信号‘0'挿入部52:桁上がりによ
る伝送路への波及を防ぐため、符号化伝送信号に制御信
号を挿入（ビット・スタッフィング）する。ここでは、
連続“1"ビットの検出及び制御信号“0"の挿入を行う。

（Ｃ） コード出力部53:前段の監視部出力信号に含ま
れる余分な信号（Insignificant Bit）を取り除く。

（Ｄ） アドレス制御信号挿入部54:連続“1"ビットの
検出が立て続けに行われた場合（連続ビット・スタッフ
ィングと呼称する）、このブロックでアドレス制御信号
を伝送信号に挿入する。

（Ｅ） 桁上がり監視部55:伝送路より送られてきた信
号から連続“1"ビットの検出を行い、符号側で挿入され
た制御信号“0"及びアドレス制御信号を取り除く。

（Ｆ） 算術シフト演算部56:伝送路より送られてきた
信号コードと用意されたオージェント部分和を比較し、
任意のシンボルを出力する。このブロックでも符号側と
同様なシフト操作が行われる。

次に、各部（ブロック）の詳細を図面を用いて説明す
る。

（Ａ） 算術シフト演算部50: 第６図は本発明による算術シフト演算部50のブロック
図である。

ここで各回路61〜65は、メモリICとして大容量かつ高
速な素子であるSTATIC−RAM（Ｓ−RAM）を用いて構成す
る。コードとオージェント加算回路64は、処理時間を考
えて４ビットのフルアダーを用いる。

まず、入力されたシンボルはΣオージェント決定回路
61及びオージェント決定回路62によりオージェントに変
換される。

次に、オージェントに対応するシフト数に基づき本オ
ージェントとコードの正規化のためのシフト演算処理を
オージェントシフト回路63で行う。方法は、出現シンボ
ルによって選択されたオージェントに対し、その左側に
ある‘0'の数だけシフト処理をメモリICによる構成で検
出を行い、検出されたシフト数分のシフト演算処理に内
蔵されているデータセレクタにより選択する。コードは
オージェントと同じビット数シフト処理し、伝送コード
としては遅延回路66を介して次段の桁上がり監視部51へ
送られる。

算術シフト演算部50における本発明の第１の特徴はΣ
オージェント決定回路61で部分和算出する場合、従来は
符号化のためのシンボルの出現確率を表すべき乗近似値
（SKEW）テーブルを動的に変化させていたのに対し、本
発明は統計的性質の変化して表２のように予めいくつか
の符号化テーブルをメモリ内に蓄積して用いることによ
り演算時間の高速化を行っている。なお、表２は出現シ
ンボル数29（個）、オージェントのレジスタ長12（ビッ
ト）、固定テーブル数４（個）とした場合の１例であ
る。

本発明の第２の特徴は算術シフト演算部50の出力側に
遅延回路66を設けた点にある。この遅延回路66は後述す
る各部の出力側に設け（但し、アドレス制御信号挿入部
54は除く）、各部が独立に動作できるようにして高速化
を計ったものである。遅延回路66は例えばRAM等の素子
からなり、各部が独立で動作できるように約30ビット程
度の遅延を与えるように構成してある。

なお、後述する各部の遅延回路も遅延回路66と同一構
成のものを用いる。

桁上がり監視部51 本発明では桁上がり監視部51を３ブロック（回路）に
分離して高速化を図っているがこの部分のブロック図を
第７図〜第９図に示す。

（Ｂ） 監視及び制御信号‘0'挿入部52: 第７図は本発明による監視及び制御信号‘0'挿入部52
のブロック図であり、次の各回路から構成される。

（ａ） 桁上がりビット加算回路71 この回路71は前段の算術シフト演算部50において、桁
上がりビットが発生した場合に、その桁上がりビットを
コードに加算する操作を行う。

（ｂ） ビット・スタッフィング検知回路72 監視レジスタ長分の連続“1"ビットの検知を行う。多
入力NANDゲートで検知し、その出力を内蔵の優先復号器
（Priority Encoder）に入れてビット・スタッフィング
が発生した位置を検出する。

（ｃ） シフト処理回路73 内蔵されているデータセレクタを使った算術シフト演
算部50よりのシフト情報に基づきシフト処理を行う。

（ｄ） ビット・スタッフィング処理制御回路74 通常のビットスタッフィング検知位置及びシフト数情
報より制御信号“0"ビットを挿入する位置を割り出す。
これはメモリIC内のテーブル情報より得る。

（ｅ） ビット・スタッフィング処理回路75 通常のビット・スタッフィング及び連続ビット・スタ
ッフィング発生時に、制御信号“0"ビット挿入を行う。
監視コードの各ビットにおいて、そのビットとその隣の
ビット、そして挿入のための制御信号“0"ビットを用意
しておいてデータセレクタにより選択する。

（ｆ） 出力回路76 シフト処理通常のビット・スタッフィング，連続ビッ
ト・スタッフィング発生時に伝送コードシフト数（BS,D
BS発生時は１）及びアドレス制御信号（DBS発生時の
み）を出力する。

桁上がり監視部51からの出力は、伝送コード，シフト
数，制御信号の３つで遅延回路77を介して次段のコード
出力部へ送られる。

（ｃ）コード出力部53: 第８図は本発明によるコード出力部53のブロック図で
ある。

桁上がり監視部51から出力される伝送コードはパラレ
ル信号であるが、このパラレル信号には伝送すべき符号
化伝送系列の構成に余分なビット（Insignificant bi
t）が含まれている。

このため、この部分ではバッファメモリへ送り込む際
にこの余分なビットを取り除き新たなパラレル信号を作
り出す。

（ａ） コード配列回路81 入力されてきた伝送コードをシフト数及びラッチのホ
ールド状況に従い注意の位置に並び換える。この並び換
えはデータセレクターによって行うが、セレクト信号は
メモリICのテーブル情報より得る。

（ｂ） 配列用ラッチ群回路82 伝送コードレジスタ長の２倍のビット数を持つラッチ
を用意し半分をＡ、残りの半分をＢとする。コード配列
回路81で配列された伝送コードはこの部分でホールド及
びロードされるわけであるが、その動作は後述するラッ
チ制御回路83からのラッチ制御信号で行われる。

（ｃ） ラッチ制御回路83 配列用ラッチ群回路82のどのラッチをロードさせる
か、ホルドさせるかを指示する制御信号を出力する。入
力シフト数前段のホールド状態をメモリICのアドレスに
入力し、テーブル情報より制御信号を得る。

（ｄ） 出力回路84及び出力制御回路85 配列用ラッチ群回路82の（Ａ），（Ｂ）どちらかのレ
ジスタが確定したら伝送コードとして出力する。伝送コ
ードレジスタ長分確定した時点で出力用のラッチをロー
ドさせデータセレクタを介して出力する。出力用ラッチ
のロードとホールド並びにデータセレクタの選択信号は
メモリICのテーブル情報から得られ、遅延回路86を介し
てアドレス制御信号挿入部54へ送られる。

（Ｄ） アドレス制御信号挿入部54: 連続ビットスタッフィングの場合、挿入された制御信
号“0"の位置を示すアドレス制御信号が必要になる。こ
の信号は、桁上がり監視部51の段階では伝送コードを別
に出力される。このアドレス制御信号を伝送すべき符号
化伝送系列に挿入するのが、このアドレス制御信号挿入
部54の役割である。

第９図は本発明によるアドレス制御信号挿入部54のブ
ロック図である。

（ａ） 入力回路91及び入力制御回路92 入力されてきた伝送コードを連続ビット・スタッフィ
ング発生状況に従ってシフト処理する。つまり制御信号
を挿入することによって生じる入出力間のレジスタ長の
増加をこのブロックで調整する回路である。

この回路の構成は入力伝送符号を遅延素子で１段遅延
させ、伝送符号の２倍のレジスタ長を持つレジスタから
データセレクタによって任意の監視レジスタを選択す
る。選択信号は入力制御回路92のメモリICから得る。

（ｂ） 連続ビットスタッフィング（DBS）検知回路93 監視コードを遅延素子で２段遅延させ、監視符号の３
倍のレジスタ長を持つレジスタを用意する。このうち最
上位ビット（MSB）側において桁上がり監視部51で用い
たメモリICによるビット・スタッフィング検知法で連続
“1"ビット検出を行う。

（ｃ） アドレス制御信号挿入回路94 連続ビット・スタッフィング発生時に、このブロック
で伝送符号系列に制御信号を挿入する。メモリICのアド
レスにコード制御信号、DBS検知位置を取り込み、テー
ブル情報により挿入する。

（ｄ） 出力回路95 メモリICのテーブル情報により伝送コードにアドレス
制御信号を挿入された算術符号化信号は出力回路95によ
り伝送路へ送出される。

以上のように符号部30で桁上がり防止用の制御信号を
加えられた算術符号は伝送路へ送られる。

次に復号側における動作を説明する。ここでは、復号
側にて算術演算を行う算術シフト演算部56に、制御信号
をとり除いた符号系列を送るたの桁上がり監視部55につ
いて説明する。

符号側で連続ビット・スタッフィングが発生した場合
に制御信号“0"及びアドレス制御信号を挿入した。この
とき、復号側では通常は復号操作を行うためにその挿入
した“0"及びアドレス制御信号を取り除く必要がある。

この各部のブロック図を第10図及び第11図に示す。

（Ｅ） 桁上がり監視部55: 第10図は本発明による桁上がり監視部55のブロック図
である。

（ａ） 入力回路101及び入力制御回路102 入力されてきた伝送符号系列を前段までの挿入された
制御信号の除去の状態に伴いシフト処理する。つまり除
去によって生じる入出力間のレジスタ長の減少をこの回
路で調整するわけである。

この回路の構成は入力伝送コードを遅延素子で２ルー
プ遅延させ伝送コードの３倍のレジスタ長を持つレジス
タからデータセレクタによって任意の監視レジスタを設
定する。入力回路101からの２倍長のレジスタそして前
段から帰還された２倍長のレジタ、計４倍長の監視コー
ドが用意される。

（ｂ） 連続“1"ビット制御信号（DB,DBS）検知回路10
3 桁上がり監視部で用いたメモリICによるビット・スタ
ッフィング検知法で連続“1"ビット検出を行う。

（ｃ） アドレス制御信号抽出回路104 監視コードレジスタ中の任意が制御信号長分のビット
長を用意しDBS検知情報よりその位置を決定しデータセ
レクタにより抽出する。

（ｄ） 制御信号“0",アドレス制御信号除去回路105 監視コードCodeレジスタからビットスタッフィングさ
れる制御信号“0"とアドレス制御信号を取り除く。BS,D
BS検知情報，被選択ビット（Code bit）をメモリICのア
ドレスに取り込みテーブル情報により処理を行う。な
お、入力回路101からの伝送コードは遅延回路106により
遅延を与えられたのち、入力される。

（ｅ） 連続ビット・スタッフィング挿入“0"ビット位
置等出回路107 DBS検知位置，アドレス制御信号より連続ビット・ス
タッフィング処理により挿入した“0"ビットの位置を算
出する。DBS検知位置に制御信号を加えることにより行
う。

（ｆ） 連続ビット・スタッフィング挿入“0"ビット除
去回路108 DBS検知位置、制御信号，被選択ビット（Code bit）
をメモリICのアドレスに取り込みテーブル情報により除
去を行う。

（ｇ） 連続ビット・スタッフィング挿入ビット抽出回
路109 監視コードをデータセレクタに取り込みDBS挿入“0"
位置算出部からの情報により選択し、DBS挿入ビットを
抽出する。挿入ビットが１の場合は、次段の算術演算部
でたし込み操作を行う。

（ａ）〜（ｇ）の各部により、桁上がり監視部からの
出力は伝送符号系列コード,DBS検知位置信号，制御信号
の３つでそれぞれRAMによる遅延回路100を介し算術シフ
ト演算部56へ送られる。

（Ｆ） 算術シフト演算部56: 第11図は本発明に用いる算術シフト演算部56のブロッ
ク図であり、符号器30の算術シフト演算部50と同様に表
２を用いて演算を行うが、符号器30側との相違点を中心
に説明する。

まず、算術演算のために演算レジスタに入った符号系
列を演算コードとすると、入力した伝送コードから、演
算のために必要な演算コードをコード入力回路（Ａ）11
1及び（Ｂ）112で作成する。オージェントのシフト数と
同じだけオージェントの正規化操作のためのコードシフ
トを行う。これは、コード入力回路111及び112では、伝
送コードに１ループ遅延をかく２倍長のコードレジスタ
を用意し、オージェントのシフト数に応じた付加するた
めの伝送コードを用意し、データセレクタで選択される
構成とする。

次に、挿入した制御信号‘0'が桁上がりにより‘1'と
なったとき復号側ではこの桁上がりビット（‘1'）を演
算コードに加算することが必要になり、これは桁上がり
ビット制御回路113からの情報をメモリIC、桁上がりビ
ット加算回路114はアダーで構成した。

シンボルの復元は、演算コードとオージェント設定回
路116によるオージェントの部分和を比較回路115で比較
することで決定される。オージェントの部分和は符号側
と同様にメモリICの情報をより作成される。その比較操
作は、計算速度を短くするめに単純にコンパレータ（比
較器）を用いず、２つのうち片方の補数の和をとること
より比較を行う構成とした。その他、算術演算に伴う、
シフト処理は符号側と同じとなる。

以上、詳述したように本発明では符号部30及び復号部
40における符号化演算を符号化演算をメモリIC,データ
セレクタ，アダーを中心として構成することにより、高
速処理の要求されるTV符号化においてもそのハードウェ
アを実現することが可能となった。TV信号符号化の際の
例として、シンボル数29、演算精度12ビット、監視レジ
スタ12ビットとしたとき、従来のように単純にシフトレ
ジスタ，アダーなどで構成すると演算時間数百ns以上に
なるのを本発明では約80ns以内に抑えることができた。

また、シンボル数最大29、符号化テーブルを４種類か
算術符号のパラメータとオージェントレジスタ長12（ビ
ット），算術コードレジスタ長16（ビット），伝送コー
ドレジスタ長12（ビット），監視レジスタ長12（ビッ
ト）とした場合の各部の処理時間（Tcp）及び規模（IC
個数）は表３の通りである。

注）各部間の遅延用RAM,RAM書き込み,ROMの個数を含ま
ず。

これより、上記パラメータに対してCCIR標本化周波数
13.5MHz（ts≒74ns）のとき、サブサンプリング処理を
施すことにより放送用信号に対応することも十分に可能
となる。

（発明の効果） 以上のように、本発明は従来の算術符号化で行ってい
た符号化のためのシンボルの出現確率を表すべき乗近似
値（SKEW）テーブルの動的に変化するのを、逆に統計的
性質の変化に対して予め定めた符号化テーブルをメモリ
ICに蓄積しておきべき乗近似値テーブルを固定し演算処
理をテーブルの読み出しに置き換えて演算時間の高速化
を計ると共に、各部（各回路）の出力端に遅延回路を配
置して各部（各回路）の動作を独立にして高速化を実現
することができる。

従って、放送用TV信号等などの情報源に対する高圧
縮，高能率符号化方式に適用でき、その効果は極めて大
である。

【図面の簡単な説明】

第１図は従来のハフマン符号と算術符号との符号化効率
を比較する特性図、第２図は従来のビット・スタッフィ
ングの概略図、第３図は従来のビット・スタッフィング
処理を説明する概略図、第４図は従来の算術符号化方式
のブロック図、第５図は本発明による算術符号化方式の
ブロック図、第６図は本発明による算術シフト演算部の
ブロック図、第７図は本発明による監視及び制御信号
‘0'挿入部のブロック図、第８図は本発明によるコード
出力部のブロック図、第９図は本発明によるアドレス制
御信号挿入部のブロック図、第10図は本発明による桁上
がり監視部のブロック図、第11図は本発明による算術シ
フト演算部のブロック図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力された各シンボルに対応するオージェ
   ント部分和を予め定められたべき乗近似値テーブルによ
   り順次作成して、該シンボルが予め定めた状態のときコ
   ードシフト回路に蓄積された前記オージェント部分和で
   あるコードと新たに作成された前記オージェント部分和
   とを加算して該コードシフト回路により順次シフトされ
   て得られる符号化系列を取り出す算術シフト演算部と、
   該符号化系列に桁上がりが生じるか否かを監視して桁上
   がりが生じたときに第１の制御信号を挿入するための監
   視及び制御信号挿入部と、該監視及び制御信号挿入部の
   出力信号に含まれる伝送すべき符号化伝送系列の構成に
   不要な信号を取り除くコード出力部と、該第１の制御信
   号が連続的に挿入されているときにそのアドレスを知ら
   せる第２の制御信号を挿入して符号化伝送系列を取り出
   すアドレス制御信号挿入部と、前記各部の間に該各部の
   独立動作が可能なように遅延回路とを備えた算術符号化
   方式。