JPH08107511A - 同期分離回路 - Google Patents

Abstract

(57)【要約】 【目的】 複合映像信号を入力して同期信号を分離する
同期分離回路において、オペアンプ及びコンパレータ個
々のオフセット電圧のばらつきによる設定電圧の変動の
影響を受けない同期分離回路を提供する。 【構成】 入力端子２、結合コンデンサＣ、オペアンプ
７、バイアス手段Ｖｃ、定電流器Ｉ、コンパレータ３、
比較電圧Ｖｓ、出力端子４、そしてクライプ回路２０の
スイッチング手段としてｎチャンネルＭＯＳトランジス
タ２１から構成され、前記オペアンプ７の出力から同期
分離信号を取出するようにした。 【効果】 複合映像信号が入力すると確実にハイレベル
が出力されるオペアンプの出力から同期分離信号を取出
しているため、同期信号に不所望の信号が出力された
り、ミスクランプが発生することがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複合映像信号を入力して
同期信号を分離する同期分離回路の改良に関し、特に、
オフセット電圧の偏差の影響を排除した同期分離回路に
関するものである。

【０００２】

【従来の技術】テレビジョン放送装置の送信機側では、
撮像装置で撮像した画像を受信機側で正しく再生できる
ように水平や垂直同期信号を挿入して送信する。そのた
め受像機側では、画像を忠実に再生するために受信した
複合映像信号から同期信号を分離して取出する同期分離
回路を備えている。この同期分離回路は受像機における
性能を左右するものであり、特に安定な画像を再現する
ために重要な回路要素の一つである。本発明はこの同期
分離回路に係わるものである。

【０００３】従来技術の同期分離回路を図４及び図５を
参照して説明する。図４は従来技術の同期分離回路を示
すブロック図であり、図５（ａ）は入力端子に入力され
る複合映像信号であり、（ｂ）は出力端子に出力される
同期信号であり、（ｃ）は比較レベルが変動することを
示す図である。

【０００４】初めに、図４を参照して同期分離回路の構
成を説明する。従来技術の同期分離回路は複合映像信号
が入力される入力端子２、結合コンデンサＣ、シンクチ
ップクランプ回路１（以下、単に「クランプ回路」と記
す）や、比較手段（コンパレータ）３や、前記コンパレ
ータ３に比較電圧を供給する比較電圧Ｖｓや、出力端子
４、電源端子（ＶＤＤ）５、そしてアース端子６で大略
構成されている。また、クランプ回路１の細部構成は差
動増幅器（オペアンプ）７、前記オペアンプ７にバイア
スを供給するためのバイアス手段Ｖｃ、ダイオード８、
出力９、そして定電流器Ｉを備えて構成される。

【０００５】更に、図４の同期分離回路の入力端子２に
は、図５（ａ）に示す如く正極性の複合映像信号が入力
される。この複合映像信号の略構成は水平同期信号１
１、シンクチップ１２（水平同期信号の先端部分）、カ
ラーバースト信号（ｆＳＣ）１３、そして輝度信号１４
から構成される。なお、水平同期信号１１の存在する期
間を同期信号期間、それ以外の期間を同期信号期間以外
の期間とする。

【０００６】このような構成である同期分離回路の動作
を説明する。図４の入力端子２に入力された正極性の複
合映像信号は、結合コンデンサＣを介してクランプ回路
１に入力される。前記クランプ回路１により、図５
（ａ）のシンクチップ１２でクランプされて直流再生の
用途に供される。つまり、前記オペアンプ７のマイナス
入力端に入力されたシンクチップ１２の電圧レベルと、
オペアンプ７のプラス入力端に接続されたバイアス手段
Ｖｃは略等しくなるように設定されている。図５（ａ）
に示した同期信号期間においては、前記オペアンプ７の
マイナス入力端の電圧レベルが、プラス入力端に接続さ
れたバイアス手段Ｖｃ以下の電圧レベルとなり、オペア
ンプ７の出力９はハイレベルとなる。そして、前記ダイ
オード８は「ＯＮ」状態となり、結合コンデンサＣが充
電されてその電圧が保持される。

【０００７】同期信号期間以外の期間においては、前記
オペアンプ７のマイナス入力端の電圧レベルが、プラス
入力端のバイアス手段Ｖｓと同一レベル或いは超過する
ため、オペアンプ７の出力９はローレベルとなる。そし
て、ダイオード８は「ＯＦＦ」状態となり、充電動作は
停止して前記クランプ回路１は動作停止状態となる。な
お、実際には結合コンデンサＣからアース端子６間に接
続された定電流器Ｉの作用により、微小電流が次の同期
信号期間まで放電している。次の同期信号期間において
は、同様にオペアンプ７のマイナス入力端の電圧レベル
が、プラス入力端のバイアス手段Ｖｃ以下の電圧レベル
となり、オペアンプ７の出力９はハイレベルとなり、前
記ダイオード８は「ＯＮ」状態となり、結合コンデンサ
Ｃは充電される。以下同様の動作でシンクチップ１２に
対してクランプがなされている。

【０００８】前記クランプ回路１の出力は次段のコンパ
レータ３のプラス入力端に入力される。その後、コンパ
レータ３の比較電圧Ｖｓと比較されて、出力端子４から
図５（ｂ）に示すような同期信号が出力される。即ち、
コンパレータ３の比較電圧Ｖｓは、図５（ａ）に示すシ
ンクチップ１２（クランプレベル）から一定値だけ高い
比較レベルＥを設定し、これと前記結合コンデンサＣを
介して入力された複合映像信号とを比較することによっ
て同期信号の分離が行われている。

【０００９】

【発明が解決しようとする課題】しかし、図４に示した
従来技術の同期分離回路では、同期信号期間に電源端子
５から結合コンデンサＣに充電される量はＡＰＬ(Avera
ge Picture Level) によって影響され、図５（ｃ）に示
す如くＡＰＬの異なる複合映像信号により比較レベルＥ
が変動する。即ち、ＡＰＬの大きな複合映像信号に対し
ては比較レベルＥがカラーバースト信号の近傍まで接近
するため不所望の信号が出力される。また、ＡＰＬの小
さい複合映像信号に対しては比較レベルＥがクランプレ
ベル近傍まで接近する。家庭用ＶＴＲ等ではこのクラン
プレベルにノイズ１５が重畳されている場合が多く、こ
の場合も同様に不所望の信号が出力され、ミスクランプ
を生じ前記同期分離回路の誤動作の原因となる欠点があ
った。

【００１０】更に、図４に示したオペアンプやコンパレ
ータは製造プロセスの実力により、オフセット電圧の偏
差（中点電圧のばらつき）を含有している。つまり、オ
ペアンプやコンパレータは、個々に１０〜２０ｍＶ程度
のばらつきを有しており、所定の比較レベルを例えば１
００ｍＶに設定したとしても、実際の比較レベルは８０
〜１２０ｍＶの範囲で変動することになり、比較レベル
Ｅがカラーバースト信号の近傍まで接近したり、クラン
プレベル近傍まで接近して、上述と同様の不具合を生じ
易いという問題点がある。特に、オフセット電圧のばら
つきの大きいＭＯＳ(Metal-oxide Semiconductor) 集積
回路においてはこの影響が大きい。

【００１１】本発明は以上の点を考慮してなされたもの
で、ＡＰＬの影響による比較レベルの変化や、オペアン
プ及びコンパレータ個々のオフセット電圧のばらつきに
よる設定電圧の変動の影響を受けない同期分離回路を提
供しようとするものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
めに本発明においては、複合映像信号を入力して同期信
号を分離する同期分離回路において、入力された複合映
像信号路中に結合コンデンサを介して接続されたオペア
ンプの一端にバイアス手段を接続し、前記差動増幅器の
入出力間をスイッチング手段を介して接続し、前記差動
増幅器の入力端に定電流手段を接続した。更に、前記オ
ペアンプの出力端から直列回路でコンパレータに接続す
るとともに、前記コンパレータの一端にバイアス手段
（比較電圧）を接続し、前記コンパレータの出力端から
同期信号を出力するようにした。

【００１３】このとき、前記結合コンデンサの容量値
と、前記オペアンプの入力端に接続された定電流手段の
電流値とを任意に選定することにより、前記オペアンプ
の出力端の立ち上がりを速くすることで前記課題を解決
した。

【００１４】

【作用】入力された複合映像信号路中に結合コンデンサ
を介して接続されたオペアンプの一端にバイアス手段を
接続し、前記オペアンプの入出力間をスイッチング手段
を介して接続し、前記オペアンプの入力端に定電流手段
を接続した。更に、前記オペアンプの出力端から直列に
コンパレータを接続するとともに、前記コンパレータの
一端にバイアス手段を接続したため、前記コンパレータ
の出力端から同期信号を出力することができる。

【００１５】従って、前記結合コンデンサの容量値と、
前記オペアンプの入力端に接続された定電流手段の電流
値とを任意に選定することにより、前記オペアンプの出
力端の立ち上がりを速くすることができる。

【００１６】

【実施例】以下、図１ないし図３を参照して本発明の同
期分離回路の実施例を説明する。図１は本発明の同期分
離回路の第１の実施例を示すブロック図であり、図２は
本発明の同期分離回路の第２の実施例を示すブロック図
であり、図３（ａ）は図１及び図２のＡ点における波形
図であり、（ｂ）は図１及び図２のＢ点における波形図
であり、（ｃ）は出力端子に出力される同期信号であ
る。なお、従来技術の同期分離回路を示すブロック図や
複合同期信号等と同一部分には同一の参照符号を付し、
それらの構成や動作の説明を省略する。

【００１７】実施例１ 先ず、図１及び図３を参照して本発明の同期分離回路の
第１の実施例の構成を説明する。本実施例の特徴部分は
図示のとおり従来技術の同期分離回路に対して、オペア
ンプ７の出力９からクランプ出力を取出した点である。
つまり、入力端子２に入力した正極性の複合映像信号は
結合コンデンサＣを介してオペアンプ７のマイナス入力
端に入力される。オペアンプ７の一方のプラス入力端は
バイアス手段Ｖｃを介してアース端子６に接続されてい
る。オペアンプ７の出力９はダイオード８を介して前記
オペアンプ７のマイナス入力端に接続され、この点をＡ
点とする。更に、このＡ点は定電流器Ｉを介してアース
端子６に接続される。なお、本実施例ではオペアンプ出
力のスイッチング手段としてダイオード８を使用した例
を示したが、このダイオード８は主にバイポーラ集積回
路等で使用される回路要素である。

【００１８】一方、オペアンプ７の出力９から直列に次
段のコンパレータ３のプラス入力端に接続され、この点
をＢ点とする。コンパレータ３のマイナス入力端は比較
電圧Ｖｓを介してアース端子６に接続され、更にコンパ
レータ３の出力は出力端子４に接続されて構成されてい
る。なお、前記コンパレータ３の入力はプラスマイナス
逆の関係でも良く、その場合出力される同期信号は逆相
となる。

【００１９】次に、同じく図１を参照して、本発明の同
期分離回路の動作を説明する。今、入力端子２に正極性
の複合映像信号が入力されると、Ａ点は図３（ａ）に示
す信号が現出し、その同期信号期間では、Ａ点の電圧レ
ベルがプラス入力端に接続されたバイアス手段Ｖｃ以下
の電圧レベルとなり、オペアンプ７の出力９（Ｂ点）は
ハイレベルとなる。そして、前記ダイオード８は「Ｏ
Ｎ」状態となり、結合コンデンサＣが充電されて電圧が
保持される。

【００２０】ところで、このＢ点に現出する信号は、図
３（ｂ）に示す如き信号となる。同図（ａ）において、
初めに入力される水平同期信号をとし、次に入力され
る水平同期信号をとすると、初めに入力された水平同
期信号の同期信号期間においては、上述のような動作
でパルス信号３１が出力される。即ち、初めの同期信号
期間で、Ａ点の電圧レベルがバイアス手段Ｖｃ以下とな
り、Ｂ点がハイレベルとなり、結合コンデンサＣを充電
する。更に、次の水平同期信号までの同期信号期間以
外の期間において、Ａ点の電圧レベルがバイアス手段Ｖ
ｃの電圧レべルより上昇して前記クランプ回路１０は動
作停止状態となり、前記結合コンデンサＣからアース端
子６間に接続された定電流器Ｉの作用により微小電流が
放電される。この放電電流により図３（ａ）に示す如き
沈み電圧Ｇが発生し、次の水平同期信号の同期信号期
間には、パルス信号３２が必ず発生する。

【００２１】本発明の実施上のポイントは以下の二点で
ある。初めは、図３（ｂ）に示す比較レベルＦを前記コ
ンパレータ３のオフセット電圧のばらつきが無視できる
電圧範囲で、且つなるべく低電圧に設定することであ
る。つまり、図３（ｂ）に示した比較レベルＦを前記コ
ンパレータ３のオフセット電圧が大きい場合でも、同期
信号期間以外の期間では充分ローレベルと判断可能な値
にすることである。本実施例ではこの比較レベルＦを
０．５Ｖとして良好な結果を得た。この比較レベルＦ
は、コンパレータ３の比較電圧Ｖｓで決定されるが、こ
こであまり比較電圧Ｖｓを上昇し過ぎると、Ｂ点の立ち
上がり波形Ｈが鈍ることにより、同期信号のディレィＪ
が大きくなり、以降の回路に悪影響を及ぼすため好まし
くない。

【００２２】更に図１において、結合コンデンサＣと定
電流器Ｉで決定される時定数を適度に設定することによ
り、図３（ｂ）に示した同期信号のディレィＪを抑制す
ることができる。つまり、クランプ回路の放電時定数ｔ
∝Ｃ／Ｉ（Ｃ：結合コンデンサ容量、Ｉ：定電流量）を
通常の場合より小さく設定することにより、クランプ電
圧Ｋ（図１のバイアス手段Ｖｃ電圧と等価）からの沈み
電圧Ｇが大きくなり、その結果前記オペアンプ７の入力
差電圧が大きくなり、前記オペアンプ７の立ち上がりを
速くすることができる。そして、図３（ｂ）に示した立
ち上がり波形Ｈは急峻になり、ディレィＪも小さくなる
効果がある。但し、時定数をあまり小さく設定し過ぎた
場合、図１におけるＡ点の電圧レベルが同期信号期間以
外の期間でバイアス手段Ｖｃを下回ってしまい同期分離
失敗の事態を引き起こすため、適度な時定数に設定する
ことが必要である。

【００２３】実施例２ 本実施例は前記第１の実施例のダイオードに変えて、こ
のダイオードと等価でＭＯＳ集積回路に一般的に使用さ
れるｎチャンネルＭＯＳトランジスタを使用した例であ
り、これを図２及び図３を参照して説明する。

【００２４】本実施例では図２に示すとおり、クランプ
回路２０のスイッチング手段としてｎチャンネルＭＯＳ
トランジスタ２１を使用し、他の回路の構成要素は第１
の実施例と同一である。つまり、入力端子２、結合コン
デンサＣ、オペアンプ７、バイアス手段Ｖｃ、定電圧器
Ｉ、コンパレータ３、比較電圧Ｖｓ、そして出力端子４
を同一構成要素として備えている。

【００２５】このような構成の第２の実施例についてそ
の動作を説明する。入力端子２に複合映像信号が入力さ
れた場合、Ａ点の電圧レベルがバイアス手段Ｖｃ以下と
なり、Ｂ点がハイレベルとなる。そして、ｎチャンネル
ＭＯＳトランジスタ２１は「ＯＮ」状態となり、電源端
子５を介して結合コンデンサＣが充電される。このＢ点
をコンパレータ３のプラス入力端に入力し、比較電圧Ｖ
ｓと比較することにより出力端子４から同期信号が出力
される。以下の動作は前記第１の実施例と重複するため
その動作の説明を省略する。また、上述の同期信号は垂
直同期信号を含んだ複合同期信号であるが、更に積分回
路及び垂直同期分離回路を挿入することにより垂直同期
信号を分離することができる。

【００２６】本発明は前記実施例に限定されず、種々の
実施形態を採ることができる。例えば、同期分離回路個
別で使用されたり他の機能を合わせ持つ集積回路として
もよく、また具体的な回路構成を同様の作用を奏するよ
うに種々設計変更することが可能であり、これらのもの
も全て本発明に含まれる。

【００２７】

【発明の効果】以上説明したように、本発明の同期分離
回路によれば、複合映像信号の同期信号が入力すると必
ずハイレベルが出力されるオペアンプの出力から同期分
離信号を取出しているので、比較レベルがＡＰＬの大小
に影響されることがない。そのため、比較レベルがカラ
ーバースト信号の近傍やクランプレベル近傍まで接近す
ることがなく、同期信号に不所望の信号が出力された
り、ミスクランプが発生することがない。

【００２８】更に、比較電圧を余裕のある比較レベルに
設定できるため、オペアンプやコンパレータのオフセッ
ト電圧のばらつきの影響を受けない。つまり、従来技術
の比較レベルは１００ｍＶ程度に設定していたのに対し
て、本発明の比較レベルはコンパレータ電圧約３．５Ｖ
に対して０．５〜１Ｖに設定できるため、２０ｍＶ程度
のオフセット電圧のばらつきの影響を受けることがな
い。例えオフセット電圧のばらつきが発生したとして
も、クランプ電圧が変動するのみでオペアンプ動作は必
ず正確に行われるため、オフセット電圧のばらつきの影
響を受けることがない。更に、放電時定数を可変して立
ち上がり波形やディレィ量を自由に設定可能であるため
同期分離回路の安定化を図ることができる。

【図面の簡単な説明】

【図１】 本発明の同期分離回路の第１の実施例を示す
ブロック図である。

【図２】 本発明の同期分離回路の第２の実施例を示す
ブロック図である。

【図３】 図３（ａ）は図１及び図２のＡ点における波
形図であり、（ｂ）は図１及び図２のＢ点における波形
図であり、（ｃ）は出力端子に出力される同期信号であ
る。

【図４】 従来技術の同期分離回路を示すブロック図で
ある。

【図５】 図５（ａ）は図４の入力端子に入力される複
合映像信号であり、（ｂ）は出力端子に出力される同期
信号であり、（ｃ）は比較レベルが変動することを示す
図である。

【符号の説明】

1 、10、20クランプ回路 ２ 入力端子 ３ コンパレータ ４ 出力端子 ５ 電源端子 ６ アース端子 ７ オペアンプ ８ ダイオード ９ 出力 １１ 水平同期信号 １２ シンクチップ １３ カラーバースト信号（ｆＳＣ） １４ 輝度信号 １５ ノイズ ２１ ｎチャンネルＭＯＳトランジスタ 31、32 パルス信号 Ｃ 結合コンデンサ Ｖｃ バイアス手段 Ｖｓ 比較電圧 E 、F 比較レベル Ｇ 沈み電圧 Ｉ 定電流器 Ｊ ディレィ Ｈ 立ち上がり波形 Ｋ クランプ電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複合映像信号を入力して同期信号を分離
   する同期分離回路において、複合映像信号路中に結合コ
   ンデンサを介して接続された差動増幅器の一端にバイア
   ス手段を接続し、前記差動増幅器の入出力間をスイッチ
   ング手段を介して接続し、前記差動増幅器の入力端に定
   電流手段を接続し、更に前記差動増幅器の出力端から直
   列回路にて比較手段に接続するとともに、前記比較手段
   の一端にバイアス手段を具備してなることを特徴とする
   同期分離回路。
2. 【請求項２】 前記結合コンデンサの容量値と、前記差
   動増幅器の入力端に接続された定電流手段の電流値とを
   選定することにより、前記差動増幅器の出力端の応答性
   を高めたことを特徴とする請求項１に記載の同期分離回
   路。