JPH0798619A - メモリカードシステム - Google Patents
メモリカードシステムInfo
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- JPH0798619A JPH0798619A JP5242925A JP24292593A JPH0798619A JP H0798619 A JPH0798619 A JP H0798619A JP 5242925 A JP5242925 A JP 5242925A JP 24292593 A JP24292593 A JP 24292593A JP H0798619 A JPH0798619 A JP H0798619A
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- Japan
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- connector
- memory card
- electronic device
- memory
- connector block
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Abstract
(57)【要約】
【目的】 本発明はコネクタの数を１にして、コネクタ
スペースを最小に保持して操作性が悪化しないようにし
ながら、差し替えなどの操作を行うことなく各用途のメ
モリカードを同時に使用する。 【構成】 電子機器８のカード挿入口の内側にコネクタ
機構９を配置するとともに、第１、第２メモリカード
２、３を連結自在にし、これら第１、第２メモリカード
２、３を連結状態にしたまま、前記カード挿入口に挿入
したとき、前記電子機器８側のＣＰＵ３５と前記第１、
第２メモリカード２、３とを接続させる。
スペースを最小に保持して操作性が悪化しないようにし
ながら、差し替えなどの操作を行うことなく各用途のメ
モリカードを同時に使用する。 【構成】 電子機器８のカード挿入口の内側にコネクタ
機構９を配置するとともに、第１、第２メモリカード
２、３を連結自在にし、これら第１、第２メモリカード
２、３を連結状態にしたまま、前記カード挿入口に挿入
したとき、前記電子機器８側のＣＰＵ３５と前記第１、
第２メモリカード２、３とを接続させる。
Description
【０００１】
【産業上の利用分野】本発明は各種の電子機器に接続さ
れて使用されるメモリカードシステムに関する。
れて使用されるメモリカードシステムに関する。
【０００２】
【従来の技術】携帯型のパソコンなどの電子機器では、
外部記憶装置として、メモリカードやＩＣカードと呼ば
れるカード（以下、これらをメモリカードと称する）を
使用して、電子機器内部に設けられたメモリより、多く
の記憶容量を持たせたり、フォントデータなどの外部デ
ータを使用できるようにすることが多い。
外部記憶装置として、メモリカードやＩＣカードと呼ば
れるカード（以下、これらをメモリカードと称する）を
使用して、電子機器内部に設けられたメモリより、多く
の記憶容量を持たせたり、フォントデータなどの外部デ
ータを使用できるようにすることが多い。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリカードにおいては、匡体内にＲＯＭまた
はＲＡＭ、ＥＥＰＲＯＭなどのいずれか１のみを格納す
るようにしているので、電子機器側に１つのコネクタし
かない場合、いずれかのメモリカード、例えばＲＡＭが
内蔵されたメモリカードを使用しているとき、他のメモ
リカード、例えばフォントデータなどが格納されたＲＯ
Ｍを有するメモリカードなどを使用することができず、
用途別のメモリカードを電子機器に接続する際、その都
度メモリカードを差し替えなければならないという問題
があった。
た従来のメモリカードにおいては、匡体内にＲＯＭまた
はＲＡＭ、ＥＥＰＲＯＭなどのいずれか１のみを格納す
るようにしているので、電子機器側に１つのコネクタし
かない場合、いずれかのメモリカード、例えばＲＡＭが
内蔵されたメモリカードを使用しているとき、他のメモ
リカード、例えばフォントデータなどが格納されたＲＯ
Ｍを有するメモリカードなどを使用することができず、
用途別のメモリカードを電子機器に接続する際、その都
度メモリカードを差し替えなければならないという問題
があった。
【０００４】そこで、このような問題を解決する方法と
して、電子機器側に複数のコネクタを設けることも行わ
れているが、このような方法では、電子機器側のコネク
タスペースが増加してしまい、操作性が悪くなってしま
うという問題があった。
して、電子機器側に複数のコネクタを設けることも行わ
れているが、このような方法では、電子機器側のコネク
タスペースが増加してしまい、操作性が悪くなってしま
うという問題があった。
【０００５】本発明は上記の事情に鑑み、コネクタの数
を１にして、コネクタスペースを最小に保持して操作性
が悪化しないようにしながら、差し替えなどの操作を行
うことなく各用途のメモリカードを同時に使用すること
ができるメモリカードシステムを提供することを目的と
している。
を１にして、コネクタスペースを最小に保持して操作性
が悪化しないようにしながら、差し替えなどの操作を行
うことなく各用途のメモリカードを同時に使用すること
ができるメモリカードシステムを提供することを目的と
している。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるメモリカードシステムは、薄板状に形
成され、互いに連結自在なコネクタを有する複数のメモ
リカードと、これらの各メモリカードが接続される電子
機器側に設けられ、カード挿入口の奥方向に移動自在な
コネクタブロックを有するコネクタ機構とを備えたこと
を特徴としている。
めに本発明によるメモリカードシステムは、薄板状に形
成され、互いに連結自在なコネクタを有する複数のメモ
リカードと、これらの各メモリカードが接続される電子
機器側に設けられ、カード挿入口の奥方向に移動自在な
コネクタブロックを有するコネクタ機構とを備えたこと
を特徴としている。
【０００７】
【作用】上記の構成において、薄板状に形成された各メ
モリカードに、互いに連結自在なコネクタを設けるとと
もに、これらの各メモリカードが接続される電子機器側
に、カード挿入口の奥方向に移動自在なコネクタブロッ
クを有するコネクタ機構を設け、各メモリカードの接続
数に応じて前記コネクタブロックをカード挿入口の奥方
向に移動させて各メモリカードを電子機器内に収納す
る。
モリカードに、互いに連結自在なコネクタを設けるとと
もに、これらの各メモリカードが接続される電子機器側
に、カード挿入口の奥方向に移動自在なコネクタブロッ
クを有するコネクタ機構を設け、各メモリカードの接続
数に応じて前記コネクタブロックをカード挿入口の奥方
向に移動させて各メモリカードを電子機器内に収納す
る。
【０００８】
【実施例】図１は本発明によるメモリカードシステムの
一実施例で使用されるメモリカード部の一例を示す斜視
図、図２はこの実施例で使用されるコネクタ機構の一例
を示す斜視図である。
一実施例で使用されるメモリカード部の一例を示す斜視
図、図２はこの実施例で使用されるコネクタ機構の一例
を示す斜視図である。
【０００９】図１に示すメモリカード部１は第１メモリ
カード２と、第２メモリカード３とによって構成されて
おり、接続対象となる電子機器８（図５参照）に対して
第１、第２メモリカード２、３が単独、または連結した
形で挿入されて使用される。
カード２と、第２メモリカード３とによって構成されて
おり、接続対象となる電子機器８（図５参照）に対して
第１、第２メモリカード２、３が単独、または連結した
形で挿入されて使用される。
【００１０】第１メモリカード２はプラスチックなどの
材料によって形成される平板状の匡体４と、この匡体４
の一側面に設けられるメスコネクタ５と、前記匡体４の
前記メスコネクタ５が設けられている面と対向する一側
面に設けられ、前記メスコネクタ５と電気的に接続され
るオスコネクタ６と、前記匡体４の内部に設けられ、前
記メスコネクタ５および前記オスコネクタ６に接続され
るＲＡＭ７とを備えており、電子機器８においてＲＡＭ
７が必要なとき、匡体４の一側面に設けられたメスコネ
クタ５が前記電子機器８側のコネクタ機構９に接続され
て使用される。
材料によって形成される平板状の匡体４と、この匡体４
の一側面に設けられるメスコネクタ５と、前記匡体４の
前記メスコネクタ５が設けられている面と対向する一側
面に設けられ、前記メスコネクタ５と電気的に接続され
るオスコネクタ６と、前記匡体４の内部に設けられ、前
記メスコネクタ５および前記オスコネクタ６に接続され
るＲＡＭ７とを備えており、電子機器８においてＲＡＭ
７が必要なとき、匡体４の一側面に設けられたメスコネ
クタ５が前記電子機器８側のコネクタ機構９に接続され
て使用される。
【００１１】また、第２メモリカード３はプラスチック
などの材料によって形成される平板状の匡体１０と、こ
の匡体１０の一側面に設けられるメスコネクタ１１と、
前記匡体１０の前記メスコネクタ１１が設けられている
面と対向する一側面に設けられ、前記メスコネクタ１１
と電気的に接続されるオスコネクタ１２と、前記匡体１
０の内部に設けられ、前記メスコネクタ１１および前記
オスコネクタ１２に接続されるＲＯＭ１３とを備えてお
り、電子機器８においてＲＯＭ１３が必要なとき、匡体
１０の一側面に設けられたメスコネクタ１１が前記電子
機器８側のコネクタ機構９に接続されている前記第１メ
モリカード２のオスコネクタ６に接続されて使用され
る。
などの材料によって形成される平板状の匡体１０と、こ
の匡体１０の一側面に設けられるメスコネクタ１１と、
前記匡体１０の前記メスコネクタ１１が設けられている
面と対向する一側面に設けられ、前記メスコネクタ１１
と電気的に接続されるオスコネクタ１２と、前記匡体１
０の内部に設けられ、前記メスコネクタ１１および前記
オスコネクタ１２に接続されるＲＯＭ１３とを備えてお
り、電子機器８においてＲＯＭ１３が必要なとき、匡体
１０の一側面に設けられたメスコネクタ１１が前記電子
機器８側のコネクタ機構９に接続されている前記第１メ
モリカード２のオスコネクタ６に接続されて使用され
る。
【００１２】この場合、第１メモリカード２の前記メス
コネクタ５を構成する各ピンのうちの１つが前記ＲＡＭ
７を選択するＲＡＭ用ＣＥピン１４として使用され、残
りのうちの１つが第２メモリカード３を選択するＲＯＭ
用ＣＥピン１５として使用され、また前記第２メモリカ
ード３のメスコネクタ１１を構成する各ピンのうち、前
記ＲＯＭ用ＣＥピン１５と接続されるピンが前記ＲＯＭ
１３を選択するＲＯＭ用ＣＥピン１６として使用され
る。
コネクタ５を構成する各ピンのうちの１つが前記ＲＡＭ
７を選択するＲＡＭ用ＣＥピン１４として使用され、残
りのうちの１つが第２メモリカード３を選択するＲＯＭ
用ＣＥピン１５として使用され、また前記第２メモリカ
ード３のメスコネクタ１１を構成する各ピンのうち、前
記ＲＯＭ用ＣＥピン１５と接続されるピンが前記ＲＯＭ
１３を選択するＲＯＭ用ＣＥピン１６として使用され
る。
【００１３】また、図２に示すコネクタ機構９は図３に
示す如く縦断面“コ”字状に形成され、前記第１、第２
メモリカード２、３の長さに対応する各位置にコネクタ
固定用のネジ穴２０が形成された第１ガイドレール２１
と、縦断面“コ”字状に形成され、前記第１、第２メモ
リカード２、３の長さに対応する各位置にコネクタ固定
用のネジ穴２２が形成され、溝２３の開口部側が前記第
１ガイドレール２１に形成された溝１９の開口部側と対
向するように配置される第２ガイドレール２４と、図４
に示す如く縦断面“十”字状に形成され、その薄板部２
５が前記第１ガイドレール２１、第２ガイドレール２４
の各溝１９、２３内にスライド自在に嵌入されるコネク
タブロック２６と、このコネクタブロック２６の前記第
１メモリカード２が接続される側に設けられるオスコネ
クタ２７と、前記コネクタブロック２６の前記オスコネ
クタ２７が設けられている面に対向する側の面と電子機
器８のフレーム側との間に配置され、前記コネクタブロ
ック２６を外部側に付勢する圧縮コイルバネ２８とを備
えている。
示す如く縦断面“コ”字状に形成され、前記第１、第２
メモリカード２、３の長さに対応する各位置にコネクタ
固定用のネジ穴２０が形成された第１ガイドレール２１
と、縦断面“コ”字状に形成され、前記第１、第２メモ
リカード２、３の長さに対応する各位置にコネクタ固定
用のネジ穴２２が形成され、溝２３の開口部側が前記第
１ガイドレール２１に形成された溝１９の開口部側と対
向するように配置される第２ガイドレール２４と、図４
に示す如く縦断面“十”字状に形成され、その薄板部２
５が前記第１ガイドレール２１、第２ガイドレール２４
の各溝１９、２３内にスライド自在に嵌入されるコネク
タブロック２６と、このコネクタブロック２６の前記第
１メモリカード２が接続される側に設けられるオスコネ
クタ２７と、前記コネクタブロック２６の前記オスコネ
クタ２７が設けられている面に対向する側の面と電子機
器８のフレーム側との間に配置され、前記コネクタブロ
ック２６を外部側に付勢する圧縮コイルバネ２８とを備
えている。
【００１４】そして、このコネクタ機構９は一端が電子
機器８のカード挿入口の直ぐ奥側となるように前記電子
機器８内に配置され、このコネクタ機構９に対して第１
カードコネクタ２のみをセットするときには、図５に示
す如く第１、第２ガイドレール２１、２４に形成された
各ネジ穴２０、２２のうち、最も端にある各ネジ穴２
０、２２と、コネクタブロック２６の薄板部２５に形成
された各ネジ穴２９との位置が一致させられた後、これ
らのネジ穴２０、２２、２９に対してネジ３０が挿通さ
れてコネクタブロック２６が固定される。
機器８のカード挿入口の直ぐ奥側となるように前記電子
機器８内に配置され、このコネクタ機構９に対して第１
カードコネクタ２のみをセットするときには、図５に示
す如く第１、第２ガイドレール２１、２４に形成された
各ネジ穴２０、２２のうち、最も端にある各ネジ穴２
０、２２と、コネクタブロック２６の薄板部２５に形成
された各ネジ穴２９との位置が一致させられた後、これ
らのネジ穴２０、２２、２９に対してネジ３０が挿通さ
れてコネクタブロック２６が固定される。
【００１５】これによって、第１メモリカード２を電子
機器８のカード挿入口に挿通したとき、この第１メモリ
カード２のメスコネクタ５がコネクタブロック２６のオ
スコネクタ２７に接続される。
機器８のカード挿入口に挿通したとき、この第１メモリ
カード２のメスコネクタ５がコネクタブロック２６のオ
スコネクタ２７に接続される。
【００１６】また、このコネクタ機構９に対して第１メ
モリカード２と第２メモリカード３とをセットするとき
には、図６に示す如く第１、第２ガイドレール２１、２
４に形成された各ネジ穴２０、２２のうち、端から２つ
目の各ネジ穴２０、２２と、コネクタブロック２６の薄
板部２５に形成された各ネジ穴２９との位置が一致させ
られた後、これらのネジ穴２０、２２、２９に対してネ
ジ３０が挿通されてコネクタブロック２６が固定され
る。
モリカード２と第２メモリカード３とをセットするとき
には、図６に示す如く第１、第２ガイドレール２１、２
４に形成された各ネジ穴２０、２２のうち、端から２つ
目の各ネジ穴２０、２２と、コネクタブロック２６の薄
板部２５に形成された各ネジ穴２９との位置が一致させ
られた後、これらのネジ穴２０、２２、２９に対してネ
ジ３０が挿通されてコネクタブロック２６が固定され
る。
【００１７】これによって、第１メモリカード２と第２
メモリカード３を連結した後、第１メモリカード２側を
電子機器８のカード挿入口に挿通したとき、この第１メ
モリカード２のメスコネクタ５がコネクタブロック２６
のオスコネクタ２７に接続される。
メモリカード３を連結した後、第１メモリカード２側を
電子機器８のカード挿入口に挿通したとき、この第１メ
モリカード２のメスコネクタ５がコネクタブロック２６
のオスコネクタ２７に接続される。
【００１８】この場合、前記電子機器８は、図７に示す
如く、各種の処理を行うＣＰＵ３５と、このＣＰＵ３５
のアドレスバス３６に接続され、前記ＣＰＵ３５からチ
ップイネーブル信号ＣＥ１が出力されたとき、読み出し
可能状態となるＲＯＭ３７と、前記ＣＰＵ３５のアドレ
スバス３６に接続され、前記ＣＰＵ３５からチップイネ
ーブル信号ＣＥ２が出力されたとき、書き込み、読み出
し可能状態となるＲＡＭ３８と、前記ＣＰＵ３５のアド
レスバス３６に接続され、前記ＣＰＵ３５からチップイ
ネーブル信号ＣＥ３が出力されたとき、読み出し可能状
態となるＥＥＰＲＯＭ３９と、前記ＣＰＵ３５のアドレ
スバス３６に接続され、前記ＣＰＵ３５からチップイネ
ーブル信号ＣＥ１〜ＣＥ３が出力されていない状態のと
き、アドレスデータをデコードしてチップイネーブル信
号ＣＥ４またはチップイネーブル信号ＣＥ５のいずれか
を生成するデコーダ４０とを備えている。
如く、各種の処理を行うＣＰＵ３５と、このＣＰＵ３５
のアドレスバス３６に接続され、前記ＣＰＵ３５からチ
ップイネーブル信号ＣＥ１が出力されたとき、読み出し
可能状態となるＲＯＭ３７と、前記ＣＰＵ３５のアドレ
スバス３６に接続され、前記ＣＰＵ３５からチップイネ
ーブル信号ＣＥ２が出力されたとき、書き込み、読み出
し可能状態となるＲＡＭ３８と、前記ＣＰＵ３５のアド
レスバス３６に接続され、前記ＣＰＵ３５からチップイ
ネーブル信号ＣＥ３が出力されたとき、読み出し可能状
態となるＥＥＰＲＯＭ３９と、前記ＣＰＵ３５のアドレ
スバス３６に接続され、前記ＣＰＵ３５からチップイネ
ーブル信号ＣＥ１〜ＣＥ３が出力されていない状態のと
き、アドレスデータをデコードしてチップイネーブル信
号ＣＥ４またはチップイネーブル信号ＣＥ５のいずれか
を生成するデコーダ４０とを備えている。
【００１９】そして、前記コネクタ機構９のコネクタブ
ロック２６に第１メモリカード２と、第２メモリカード
３とが接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態で、デコー
ダ４０からチップイネーブル信号ＣＥ４が出力されたと
き、図８に示す如く第１メモリカード２内のＲＡＭ７が
書き込み、読み出し可能状態になり、また前記デコーダ
４０からチップイネーブル信号ＣＥ５が出力されたと
き、第２メモリカード３内のＲＯＭ１３が読み出し可能
状態になる。
ロック２６に第１メモリカード２と、第２メモリカード
３とが接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態で、デコー
ダ４０からチップイネーブル信号ＣＥ４が出力されたと
き、図８に示す如く第１メモリカード２内のＲＡＭ７が
書き込み、読み出し可能状態になり、また前記デコーダ
４０からチップイネーブル信号ＣＥ５が出力されたと
き、第２メモリカード３内のＲＯＭ１３が読み出し可能
状態になる。
【００２０】このようにこの実施例においては、電子機
器８のカード挿入口の内側にコネクタ機構９を配置する
とともに、第１、第２メモリカード２、３を連結自在に
し、これら第１、第２メモリカード２、３を連結状態に
したまま、前記カード挿入口に挿入したとき、前記電子
機器８側のＣＰＵ３５と前記第１、第２メモリカード
２、３とが接続されるようにしているので、コネクタの
数を１にして、電子機器８側のコネクタスペースを最小
に保持して操作性が悪化しないようにしながら、差し替
えなどの操作を行うことなく各用途のメモリカードを同
時に使用することができる。
器８のカード挿入口の内側にコネクタ機構９を配置する
とともに、第１、第２メモリカード２、３を連結自在に
し、これら第１、第２メモリカード２、３を連結状態に
したまま、前記カード挿入口に挿入したとき、前記電子
機器８側のＣＰＵ３５と前記第１、第２メモリカード
２、３とが接続されるようにしているので、コネクタの
数を１にして、電子機器８側のコネクタスペースを最小
に保持して操作性が悪化しないようにしながら、差し替
えなどの操作を行うことなく各用途のメモリカードを同
時に使用することができる。
【００２１】また、この実施例においては、第１、第２
メモリカード２、３を薄くするとともに、縦長に接続す
るようにしているので、電子機器８側のメモリカード取
付け面積を小さくして電子機器８側のスペースを有効に
使用することができる。
メモリカード２、３を薄くするとともに、縦長に接続す
るようにしているので、電子機器８側のメモリカード取
付け面積を小さくして電子機器８側のスペースを有効に
使用することができる。
【００２２】さらに、電子機器８側に設けられるコネク
タ機構９のコネクタブロック２６を可動式にしているの
で、第１メモリカード２を一枚だけ使用しても、また第
１、第２メモリカード２、３を連結させた状態で使用し
ても、電子機器８のカード挿入口から突出している部分
の面積を常に一定にすることができる。
タ機構９のコネクタブロック２６を可動式にしているの
で、第１メモリカード２を一枚だけ使用しても、また第
１、第２メモリカード２、３を連結させた状態で使用し
ても、電子機器８のカード挿入口から突出している部分
の面積を常に一定にすることができる。
【００２３】また、上述した実施例においては、第１メ
モリカード２のメスコネクタ５を構成する各ピンのうち
の１つが前記ＲＡＭ７を選択するＲＡＭ用ＣＥピン１４
として使用され、残りのうちの１つが第２メモリカード
３を選択するＲＯＭ用ＣＥピン１５として使用され、ま
た第２メモリカード３のメスコネクタ１１を構成する各
ピンのうち、前記ＲＯＭ用ＣＥピン１５と接続されるピ
ンが前記ＲＯＭ１３を選択するＲＯＭ用ＣＥピン１６と
して使用されるようにしているが、図９に示す如くこれ
ら第１、第２メモリカード２、３の匡体４、１０上に、
アドレス設定用のスイッチ４５、４６を設けるととも
に、第１、第２メモリカード２、３の匡体４、１０内に
デコーダ４７、４８を設け、各スイッチ４５、４６の設
定内容に基づいてデコーダ４７、４８を制御して図１０
に示す如く空域のいずれかの部分に第１メモリカード２
のＲＡＭ７と、第２メモリカード３のＲＯＭ１３とを配
置し、コネクタ機構９側から出力されるチップイネーブ
ル信号ＣＥ４、ＣＥ５をデコードさせて第１メモリカー
ド２、第２メモリカード３のいずれかを選択し得るよう
にしても良い。
モリカード２のメスコネクタ５を構成する各ピンのうち
の１つが前記ＲＡＭ７を選択するＲＡＭ用ＣＥピン１４
として使用され、残りのうちの１つが第２メモリカード
３を選択するＲＯＭ用ＣＥピン１５として使用され、ま
た第２メモリカード３のメスコネクタ１１を構成する各
ピンのうち、前記ＲＯＭ用ＣＥピン１５と接続されるピ
ンが前記ＲＯＭ１３を選択するＲＯＭ用ＣＥピン１６と
して使用されるようにしているが、図９に示す如くこれ
ら第１、第２メモリカード２、３の匡体４、１０上に、
アドレス設定用のスイッチ４５、４６を設けるととも
に、第１、第２メモリカード２、３の匡体４、１０内に
デコーダ４７、４８を設け、各スイッチ４５、４６の設
定内容に基づいてデコーダ４７、４８を制御して図１０
に示す如く空域のいずれかの部分に第１メモリカード２
のＲＡＭ７と、第２メモリカード３のＲＯＭ１３とを配
置し、コネクタ機構９側から出力されるチップイネーブ
ル信号ＣＥ４、ＣＥ５をデコードさせて第１メモリカー
ド２、第２メモリカード３のいずれかを選択し得るよう
にしても良い。
【００２４】この場合、電子機器８は図１１に示す如く
各種の処理を行うＣＰＵ３５と、このＣＰＵ３５のアド
レスバス３６に接続され、前記ＣＰＵ３５からチップイ
ネーブル信号ＣＥ１が出力されたとき、読み出し可能状
態となるＲＯＭ３７と、前記ＣＰＵ３５のアドレスバス
３６に接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ２が出力されたとき、書き込み、読み出し可能
状態となるＲＡＭ３８と、前記ＣＰＵ３５のアドレスバ
ス３６に接続され、前記ＣＰＵ３５からチップイネーブ
ル信号ＣＥ３が出力されたとき、読み出し可能状態とな
るＥＥＰＲＯＭ３９と、前記ＣＰＵ３５のアドレスバス
３６に接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態のとき、ア
ドレスデータをデコードしてチップイネーブル信号ＣＥ
４またはチップイネーブル信号ＣＥ５のいずれかを生成
するデコーダ４０とを備えている。
各種の処理を行うＣＰＵ３５と、このＣＰＵ３５のアド
レスバス３６に接続され、前記ＣＰＵ３５からチップイ
ネーブル信号ＣＥ１が出力されたとき、読み出し可能状
態となるＲＯＭ３７と、前記ＣＰＵ３５のアドレスバス
３６に接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ２が出力されたとき、書き込み、読み出し可能
状態となるＲＡＭ３８と、前記ＣＰＵ３５のアドレスバ
ス３６に接続され、前記ＣＰＵ３５からチップイネーブ
ル信号ＣＥ３が出力されたとき、読み出し可能状態とな
るＥＥＰＲＯＭ３９と、前記ＣＰＵ３５のアドレスバス
３６に接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態のとき、ア
ドレスデータをデコードしてチップイネーブル信号ＣＥ
４またはチップイネーブル信号ＣＥ５のいずれかを生成
するデコーダ４０とを備えている。
【００２５】そして、前記コネクタ機構９のコネクタブ
ロック２６に第１メモリカード２と、第２メモリカード
３とが接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態で、デコー
ダ４０からチップイネーブル信号ＣＥ４またはチップイ
ネーブル信号ＣＥ５が出力されたとき、スイッチ４５、
４６の設定内容に基づいて第１メモリカード２内のＲＡ
Ｍ７が書込み、読み出し可能状態になったり、第２メモ
リカード３内のＲＯＭ１３が読み出し可能状態になった
りする。
ロック２６に第１メモリカード２と、第２メモリカード
３とが接続され、前記ＣＰＵ３５からチップイネーブル
信号ＣＥ１〜ＣＥ３が出力されていない状態で、デコー
ダ４０からチップイネーブル信号ＣＥ４またはチップイ
ネーブル信号ＣＥ５が出力されたとき、スイッチ４５、
４６の設定内容に基づいて第１メモリカード２内のＲＡ
Ｍ７が書込み、読み出し可能状態になったり、第２メモ
リカード３内のＲＯＭ１３が読み出し可能状態になった
りする。
【００２６】また、上述した各実施例においては、メモ
リカードの枚数を２枚にしているが、これを３枚以上に
して、各メモリカードにＲＡＭ７、ＲＯＭ１３以外の素
子、例えばＥＰＲＯＭ、ＥＥＰＲＯＭなどを使用するよ
うしても、また同じ種類の素子を使用するようにしても
良い。これによって、メモリカードの種類や枚数を増加
して電子機器８の多機能化を容易に達成することができ
る。
リカードの枚数を２枚にしているが、これを３枚以上に
して、各メモリカードにＲＡＭ７、ＲＯＭ１３以外の素
子、例えばＥＰＲＯＭ、ＥＥＰＲＯＭなどを使用するよ
うしても、また同じ種類の素子を使用するようにしても
良い。これによって、メモリカードの種類や枚数を増加
して電子機器８の多機能化を容易に達成することができ
る。
【００２７】また、上述した各実施例においては、ネジ
３０によってコネクタブロック２６の位置を決定する固
定機構を使用するようにしているが、他の固定機構、例
えば第１、第２メモリカード２、３がカード挿入口に入
れられた後に加えられる圧力を検出する圧力センサやこ
の圧力センサの時間変化を検出する検出回路、この検出
回路の検出結果に基づいて前記コネクタブロック２６を
移動させるモータなどを使用した固定機構などを使用す
るようにしても良い。
３０によってコネクタブロック２６の位置を決定する固
定機構を使用するようにしているが、他の固定機構、例
えば第１、第２メモリカード２、３がカード挿入口に入
れられた後に加えられる圧力を検出する圧力センサやこ
の圧力センサの時間変化を検出する検出回路、この検出
回路の検出結果に基づいて前記コネクタブロック２６を
移動させるモータなどを使用した固定機構などを使用す
るようにしても良い。
【００２８】また、上述した各実施例では、各メモリカ
ード２、３に供給されるチップイネーブル信号ＣＥ４、
ＣＥ５はデコーダ４０で生成されているが、各メモリカ
ード２、３側でアドレスをデコードして得るようにして
も良い。
ード２、３に供給されるチップイネーブル信号ＣＥ４、
ＣＥ５はデコーダ４０で生成されているが、各メモリカ
ード２、３側でアドレスをデコードして得るようにして
も良い。
【００２９】
【発明の効果】以上説明したように本発明によれば、コ
ネクタの数を１にして、コネクタスペースを最小に保持
して操作性が悪化しないようにしながら、差し替えなど
の操作を行うことなく各用途のメモリカードを同時に使
用することができる。
ネクタの数を１にして、コネクタスペースを最小に保持
して操作性が悪化しないようにしながら、差し替えなど
の操作を行うことなく各用途のメモリカードを同時に使
用することができる。
【図１】本発明によるメモリカードシステムの一実施例
で使用されるメモリカード部の一例を示す斜視図であ
る。
で使用されるメモリカード部の一例を示す斜視図であ
る。
【図２】図１に示すメモリカード部の接続対象となるコ
ネクタ機構の一例を示す斜視図である。
ネクタ機構の一例を示す斜視図である。
【図３】図２に示す第１ガイドレールおよび第２ガイド
レールの詳細な構成例を示す斜視図である。
レールの詳細な構成例を示す斜視図である。
【図４】図２に示すコネクタブロックの詳細な構成例を
示す斜視図である。
示す斜視図である。
【図５】図１および図２に示すメモリカード部と、コネ
クタ機構との接続例を示す平面図である。
クタ機構との接続例を示す平面図である。
【図６】図１および図２に示すメモリカード部と、コネ
クタ機構との接続例を示す平面図である。
クタ機構との接続例を示す平面図である。
【図７】図１に示すメモリカード部および電子機器の回
路構成例を示すブロック図である。
路構成例を示すブロック図である。
【図８】図７に示す回路のメモリマップ例を示す模式図
である。
である。
【図９】本発明によるメモリカードシステムの一実施例
で使用されるメモリカード部の一例を示す斜視図であ
る。
で使用されるメモリカード部の一例を示す斜視図であ
る。
【図１０】図９に示すメモリカード部を使用したときの
メモリマップ例を示す模式図である。
メモリマップ例を示す模式図である。
【図１１】図９に示すメモリカード部および電子機器の
回路構成例を示すブロック図である。
回路構成例を示すブロック図である。
１ メモリカード部 ２ 第１メモリカード ３ 第２メモリカード ４、１０ 匡体 ５、１１ メスコネクタ ６、１２、２７ オスコネクタ ７ ＲＡＭ ８ 電子機器 ９ コネクタ機構 １３ ＲＯＭ １４ ＲＡＭ用ＣＥピン １５、１６ ＲＯＭ用ＣＥピン １９、２３ 溝 ２０、２２ コネクタ固定用のネジ穴 ２１ 第１ガイドレール ２４ 第２ガイドレール ２５ 薄板部 ２６ コネクタブロック ２８ 圧縮コイルバネ ３０ ネジ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｋ 19/077 Ｇ０６Ｋ 19/00 Ｋ
Claims (1)
- 【請求項１】 薄板状に形成され、互いに連結自在なコ
ネクタを有する複数のメモリカードと、 これらの各メモリカードが接続される電子機器側に設け
られ、カード挿入口の奥方向に移動自在なコネクタブロ
ックを有するコネクタ機構と、 を備えたことを特徴とするメモリカードシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242925A JPH0798619A (ja) | 1993-09-29 | 1993-09-29 | メモリカードシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242925A JPH0798619A (ja) | 1993-09-29 | 1993-09-29 | メモリカードシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798619A true JPH0798619A (ja) | 1995-04-11 |
Family
ID=17096257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242925A Pending JPH0798619A (ja) | 1993-09-29 | 1993-09-29 | メモリカードシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2409072A (en) * | 2003-12-09 | 2005-06-15 | Optimum Care Int Tech Inc | Memory module comprising units jointed together by tabs and sockets along the sides each holding a chip |
| WO2005024790A3 (en) * | 2003-09-04 | 2005-08-04 | Canon Kk | Storage device, cartridge, and cartridge manufacturing method |
| US8055844B2 (en) | 2007-12-24 | 2011-11-08 | Samsung Electronics Co., Ltd. | Memory card and memory storage device using the same |
| US8611089B2 (en) | 2008-03-26 | 2013-12-17 | Fuchigami Micro Co., Ltd. | Heat pipe and circuit board with a heat pipe function |
-
1993
- 1993-09-29 JP JP5242925A patent/JPH0798619A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005024790A3 (en) * | 2003-09-04 | 2005-08-04 | Canon Kk | Storage device, cartridge, and cartridge manufacturing method |
| KR100721063B1 (ko) * | 2003-09-04 | 2007-05-23 | 캐논 가부시끼가이샤 | 저장 장치, 카트리지, 및 카트리지 제조 방법 |
| US7619855B2 (en) | 2003-09-04 | 2009-11-17 | Canon Kabushiki Kaisha | Storage device, cartridge, and cartridge manufacturing method |
| GB2409072A (en) * | 2003-12-09 | 2005-06-15 | Optimum Care Int Tech Inc | Memory module comprising units jointed together by tabs and sockets along the sides each holding a chip |
| GB2409072B (en) * | 2003-12-09 | 2005-11-23 | Optimum Care Int Tech Inc | Memory module |
| US8055844B2 (en) | 2007-12-24 | 2011-11-08 | Samsung Electronics Co., Ltd. | Memory card and memory storage device using the same |
| US8611089B2 (en) | 2008-03-26 | 2013-12-17 | Fuchigami Micro Co., Ltd. | Heat pipe and circuit board with a heat pipe function |
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