JPH0795032A - Cmos type inverter circuit - Google Patents
Cmos type inverter circuitInfo
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- JPH0795032A JPH0795032A JP5233489A JP23348993A JPH0795032A JP H0795032 A JPH0795032 A JP H0795032A JP 5233489 A JP5233489 A JP 5233489A JP 23348993 A JP23348993 A JP 23348993A JP H0795032 A JPH0795032 A JP H0795032A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ型インバータ
回路に関し、特に低電圧デバイスへの応用に適したＣＭ
ＯＳ型インバータ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS type inverter circuit, and particularly to a CM suitable for application to low voltage devices.
The present invention relates to an OS type inverter circuit.
【０００２】[0002]
【従来の技術】近年のメガビット級の大容量ＤＲＡＭで
は、１個の乾電池による動作を可能にするとともに、Ｍ
ＯＳトランジスタの微細化および信頼性確保の観点か
ら、電源電圧を１．５Ｖ前後に下げることが検討されて
いる。かかる低電圧デバイスでは、スケ−リング則に従
ってＭＯＳトランジスタのしきい値電圧が低く設定され
るため、ＭＯＳトランジスタの弱反転領域でのソ−スド
レイン間リ−ク電流を低減することが技術的課題とな
る。2. Description of the Related Art In recent megabit-class large-capacity DRAM, it is possible to operate with one dry battery and
From the viewpoint of miniaturization of the OS transistor and ensuring of reliability, it is considered to reduce the power supply voltage to about 1.5V. In such a low-voltage device, the threshold voltage of the MOS transistor is set to a low value according to the scaling rule. Therefore, it is a technical subject to reduce the leak current between the source and drain in the weak inversion region of the MOS transistor. Become.
【０００３】かかる課題を解決するために、ＣＭＯＳ型
インバータ回路を室温以下（例えば、液体窒素温度）ま
で冷却して使用することが提案されている。In order to solve such a problem, it has been proposed to use a CMOS type inverter circuit after cooling it to room temperature or lower (for example, liquid nitrogen temperature).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、かかる
冷却装置を使用する場合には、装置が大規模でありコス
トが高い等の問題点があり、実用的ではないと考えられ
る。本発明は、かかる課題に鑑みてなされ、室温におい
てＭＯＳトランジスタの弱反転領域でのソ−スドレイン
間リ−ク電流を低減し、低電圧デバイスへの応用に適し
たＣＭＯＳ型インバータ回路を提供することを目的とし
ている。However, when such a cooling device is used, there are problems that the device is large-scale and high in cost, and it is considered to be impractical. The present invention has been made in view of the above problems, and provides a CMOS inverter circuit suitable for application to a low-voltage device, which reduces a leak current between a source and a drain in a weak inversion region of a MOS transistor at room temperature. It is an object.
【０００５】[0005]
【課題を解決するための手段】本発明のＣＭＯＳ型イン
バータ回路は、図１に示すように、ゲ−トが前記入力端
子ＩＮに接続されソ−スが接地電圧Ｖｓｓに接続されド
レインが前記Ｎチャンネル型ＭＯＳトランジスタＱ２の
基板に接続されたＮチャンネル型ＭＯＳトランジスタＱ
３と、前記入力端子ＩＮと前記Ｎチャンネル型ＭＯＳト
ランジスタＱ２の基板の間に接続された結合容量Ｃｓと
を設け、前記入力端子ＩＮにおける入力電圧ＶＩＮが前
記Ｎチャンネル型ＭＯＳトランジスタＱ３のしきい値電
圧よりも下がったときに、容量結合によって前記Ｎチャ
ンネル型ＭＯＳトランジスタＱ２の基板に負の基板電圧
を印加するようにしたことを特徴としている。In the CMOS type inverter circuit of the present invention, as shown in FIG. 1, the gate is connected to the input terminal IN, the source is connected to the ground voltage Vss, and the drain is the N terminal. N-channel MOS transistor Q connected to the substrate of the channel MOS transistor Q2
3 and a coupling capacitance Cs connected between the input terminal IN and the substrate of the N-channel type MOS transistor Q2, and the input voltage VIN at the input terminal IN is the threshold value of the N-channel type MOS transistor Q3. When the voltage is lower than the voltage, a negative substrate voltage is applied to the substrate of the N-channel type MOS transistor Q2 by capacitive coupling.
【０００６】[0006]
【作用】上記の手段によれば、入力電圧ＶＩＮがＮチャ
ンネル型ＭＯＳトランジスタＱ３のしきい値電圧（例え
ば、０．６Ｖ）よりも下がると、かかるＭＯＳトランジ
スタＱ３はオフし、Ｎチャンネル型ＭＯＳトランジスタ
Ｑ２の基板はフロ−ティング状態になる。そして、入力
電圧ＶＩＮがさらに低下すると、主に結合容量Ｃｓの容
量結合によって前記Ｎチャンネル型ＭＯＳトランジスタ
Ｑ２の基板に負の基板電圧が印加される。これにより、
Ｎチャンネル型ＭＯＳトランジスタＱ２のしきい値電圧
が上昇するので、ＭＯＳトランジスタの弱反転領域での
ソ−スドレイン間リ−ク電流が低減できる。従って、室
温において、低電圧デバイスへの応用に適したＣＭＯＳ
型インバータ回路を提供することができる。According to the above means, when the input voltage VIN falls below the threshold voltage (for example, 0.6V) of the N-channel type MOS transistor Q3, the MOS transistor Q3 is turned off and the N-channel type MOS transistor is turned on. The substrate of Q2 is in a floating state. Then, when the input voltage VIN further decreases, a negative substrate voltage is applied to the substrate of the N-channel type MOS transistor Q2 mainly by capacitive coupling of the coupling capacitance Cs. This allows
Since the threshold voltage of the N-channel MOS transistor Q2 rises, the leak current between the source and drain in the weak inversion region of the MOS transistor can be reduced. Therefore, at room temperature, a CMOS suitable for application to low-voltage devices
Type inverter circuit can be provided.
【０００７】[0007]
【実施例】次に、本発明の一実施例を図１乃至図４に基
づいて説明する。本発明のＣＭＯＳ型インバータ回路の
構成は、図１に示すように、電源電圧Ｖｃｃと接地電圧
Ｖｓｓの間にＰチャンネル型ＭＯＳトランジスタＱ１と
Ｎチャンネル型ＭＯＳトランジスタＱ２とをこの順に接
続してなるＣＭＯＳ型インバータ回路において、ゲ−ト
が入力端子ＩＮに接続されソ−スが接地電圧Ｖｓｓに接
続されドレインおよび基板がＮチャンネル型ＭＯＳトラ
ンジスタＱ２の基板に接続されたＮチャンネル型ＭＯＳ
トランジスタＱ３と、入力端子ＩＮとＮチャンネル型Ｍ
ＯＳトランジスタＱ２の基板の間に接続された結合容量
Ｃｓとを設け、入力端子ＩＮにおける入力電圧ＶＩＮが
Ｎチャンネル型ＭＯＳトランジスタＱ３のしきい値電圧
よりも下がったときに、容量結合によってＮチャンネル
型ＭＯＳトランジスタＱ２の基板に負の基板電圧を印加
するようにしたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, one embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, the CMOS inverter circuit of the present invention has a CMOS configuration in which a P-channel MOS transistor Q1 and an N-channel MOS transistor Q2 are connected in this order between a power supply voltage Vcc and a ground voltage Vss. -Type inverter circuit, the gate is connected to the input terminal IN, the source is connected to the ground voltage Vss, and the drain and the substrate are connected to the substrate of the N-channel MOS transistor Q2.
Transistor Q3, input terminal IN and N-channel type M
A coupling capacitor Cs connected between the substrates of the OS transistor Q2 is provided, and when the input voltage VIN at the input terminal IN becomes lower than the threshold voltage of the N-channel type MOS transistor Q3, the N-channel type by capacitive coupling. A negative substrate voltage is applied to the substrate of the MOS transistor Q2.
【０００８】図２に、上記のＣＭＯＳ型インバータ回路
の部分断面図を示す。このＣＭＯＳ型インバータ回路
は、Ｎ型Ｓｉ基板（１）を使用したＣＭＯＳ製造プロセ
スを適用して製造されたものであり、Ｎ型Ｓｉ基板
（１）の表面にＰウエル（２）が形成され、そのＰウエ
ル（２）の中にＮチャンネル型ＭＯＳトランジスタＱ２
およびＱ３が隣接するように形成されている。そして、
ＭＯＳトランジスタＱ３のドレインＤ１は、Ｐ+層
（３）を介してＰウエル（２）に接続されている。さら
に、Ｐウエル（２）の表面には結合容量Ｃｓが形成され
ている。その結合容量Ｃｓは、図１に示すように、Ｐ+
層（４）とゲ−ト酸化膜（５）とゲ−ト電極（６）とで
構成されている。FIG. 2 shows a partial sectional view of the CMOS type inverter circuit described above. This CMOS type inverter circuit is manufactured by applying the CMOS manufacturing process using the N type Si substrate (1), and the P well (2) is formed on the surface of the N type Si substrate (1). In the P well (2), N channel type MOS transistor Q2
And Q3 are formed adjacent to each other. And
The drain D1 of the MOS transistor Q3 is connected to the P well (2) through the P + layer (3). Further, a coupling capacitance Cs is formed on the surface of the P well (2). Its coupling capacitance Cs, as shown in FIG. 1, P +
It is composed of a layer (4), a gate oxide film (5) and a gate electrode (6).
【０００９】なお、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ１は、図示しないが、Ｎ型Ｓｉ基板（１）の表面に形
成される。図３は、上記の部分断面図（図２）に相当す
る等価回路図である。以下、同図を参照しながら、本発
明のＣＭＯＳ型インバータ回路の動作を説明する。ここ
に、電源電圧Ｖｃｃは１．５Ｖ、接地電圧Ｖｓｓは０
Ｖ、各ＭＯＳトランジスタのしきい値電圧は、以下に示
す値であると仮定する。 Ｑ１：−０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２：＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．６Ｖ（Ｖｂ
ｓ＝−０．６Ｖ） Ｑ３：＋０．６Ｖ（Ｖｂｓ＝０Ｖ） 今、ＣＭＯＳ型インバータ回路の入力電圧ＶＩＮが０．
６Ｖまで下がると、ＭＯＳトランジスタＱ３がオフし、
ＭＯＳトランジスタＱ３の基板であるＰウエル（２）
は、接地電圧Ｖｓｓから切り離されてフロ−ティング状
態となる。そして、入力電圧ＶＩＮがさらに下がると、
ゲ−ト容量Ｃ2、Ｃ3および結合容量Ｃｓの容量結合によ
り、Ｐウエル（２）の電圧が下がり、基板バイアス効果
によりＭＯＳトランジスタＱ２のしきい値電圧が上昇す
る。これにより、ＭＯＳトランジスタＱ２の弱反転領域
でのソ−スドレイン間リ−ク電流が低減できる。Although not shown, the P-channel MOS transistor Q1 is formed on the surface of the N-type Si substrate (1). FIG. 3 is an equivalent circuit diagram corresponding to the above partial cross-sectional view (FIG. 2). Hereinafter, the operation of the CMOS type inverter circuit of the present invention will be described with reference to FIG. Here, the power supply voltage Vcc is 1.5 V and the ground voltage Vss is 0.
It is assumed that V and the threshold voltage of each MOS transistor have the following values. Q1: -0.6V (Vbs = 0V) Q2: + 0.1V (Vbs = 0V), + 0.6V (Vb
s = −0.6V) Q3: + 0.6V (Vbs = 0V) Now, when the input voltage VIN of the CMOS inverter circuit is 0.
When it drops to 6V, the MOS transistor Q3 turns off,
P well (2) which is the substrate of the MOS transistor Q3
Is disconnected from the ground voltage Vss and enters a floating state. Then, when the input voltage VIN further decreases,
Gate - by capacitive coupling of the preparative capacity C 2, C 3 and a coupling capacitor Cs, lowers the voltage of the P-well (2), the threshold voltage of the MOS transistor Q2 is increased by the substrate bias effect. As a result, the leak current between the source and drain in the weak inversion region of the MOS transistor Q2 can be reduced.
【００１０】なお、入力電圧ＶＩＮの０．６Ｖからの降
下電圧を−ΔＶＩＮとすると、Ｐウエル（２）の電圧Ｖ
Ｐは、以下の式で表される。 ＶＰ＝−ΔＶＩＮ×（Ｃ2＋Ｃ3＋Ｃｓ）／（Ｃ2＋Ｃ3＋Ｃｓ＋ＣD） ここで、Ｃ2およびＣ3は、Ｎチャンネル型ＭＯＳトラン
ジスタＱ２およびＱ３のゲ−ト基板間容量であり、ＣD
は、Ｐウエル（２）とＮ型Ｓｉ基板（１）との間の空乏
層容量である。Assuming that the voltage drop of the input voltage VIN from 0.6V is -ΔVIN, the voltage V of the P well (2) is
P is represented by the following formula. VP = −ΔVIN × (C 2 + C 3 + Cs) / (C 2 + C 3 + Cs + C D ), where C 2 and C 3 are the gate-to-gate capacitances of the N-channel type MOS transistors Q 2 and Q 3, and C D
Is a depletion layer capacitance between the P well (2) and the N-type Si substrate (1).
【００１１】上記の基板バイアス効果を十分得るために
は、ＶＰを絶対値で大きくすればよいが、それには（Ｃ
2＋Ｃ3＋Ｃｓ）をＣDよりも十分大きくする必要があ
る。したがって、結合容量Ｃｓを大きくすることにより
（Ｃｓ≫ＣD）、ＶＰ≒−ΔＶＩＮと近似できる。よっ
て、−ΔＶＩＮ＝−０．６Ｖ、すなわちＶＩＮ＝０Ｖの
とき約−０．６Ｖの基板バイアスが印加され、ＭＯＳト
ランジスタＱ２のしきい値電圧は＋０．６Ｖに上昇する
ことがわかる。これにより、ＶＩＮ＝０Ｖにおけるイン
バータ回路のリーク電流は、従来の１０-6Ａから１０
-12とＡ程度に低減された。In order to sufficiently obtain the above-mentioned substrate bias effect, it is sufficient to increase VP in absolute value.
2 + C 3 + Cs) needs to be sufficiently larger than C D. Therefore, by increasing the coupling capacitance Cs (Cs >> C D ), it can be approximated as VP≈−ΔVIN. Therefore, it can be seen that when −ΔVIN = −0.6V, that is, when VIN = 0V, a substrate bias of about −0.6V is applied, and the threshold voltage of the MOS transistor Q2 rises to + 0.6V. Thus, the leakage current of the inverter circuit in the VIN = 0V from conventional 10 -6 A 10
-12 and A.
【００１２】[0012]
【発明の効果】以上説明したように、本発明のＣＭＯＳ
型インバ−タによれば、容量結合を利用して、ＭＯＳト
ランジスタＱ２の弱反転領域でのソ−スドレイン間リ−
ク電流を低減しているので、従来のように冷却せずに、
低消費電流のＣＭＯＳ型インバ−タを実現できる。As described above, the CMOS of the present invention
According to the type inverter, the source-drain relay in the weak inversion region of the MOS transistor Q2 is utilized by utilizing the capacitive coupling.
Since the current is reduced, it does not have to be cooled as before,
A CMOS type inverter with low current consumption can be realized.
【００１３】本発明のＣＭＯＳ型インバ−タは特に、低
電圧デバイスへの応用に好適である。The CMOS type inverter of the present invention is particularly suitable for application to low voltage devices.
【図１】本発明のＣＭＯＳ型インバータ回路を示す回路
図である。FIG. 1 is a circuit diagram showing a CMOS type inverter circuit of the present invention.
【図２】本発明のＣＭＯＳ型インバータ回路の部分断面
図である。FIG. 2 is a partial cross-sectional view of a CMOS type inverter circuit of the present invention.
【図３】図２に示す部分断面図にかかる等価回路図であ
る。3 is an equivalent circuit diagram according to the partial cross-sectional view shown in FIG.
Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ３ Ｎチャンネル型ＭＯＳトランジスタ Ｃｓ 結合容量 ＩＮ 入力端子 ＯＵＴ 出力端子 １ Ｎ型Ｓｉ基板 ２ Ｐウエル ３ Ｐ+層 ４ Ｐ+層 ５ ゲート酸化膜 ６ ゲート電極 Ｄ１ ドレイン Ｃ2 Ｎチャンネル型ＭＯＳトランジスタＱ２のゲート
容量 Ｃ3 Ｎチャンネル型ＭＯＳトランジスタＱ３のゲート
容量 ＣD Ｎ型Ｓｉ基板（１）とＰウエル（２）の空乏層容
量Q1 P-channel type MOS transistor Q2, Q3 N-channel type MOS transistor Cs Coupling capacitance IN input terminal OUT output terminal 1 N-type Si substrate 2 P well 3 P + layer 4 P + layer 5 Gate oxide film 6 Gate electrode D1 Drain C 2 Gate capacitance of N-channel MOS transistor Q2 C 3 Gate capacitance of N-channel MOS transistor Q3 C D Depletion layer capacitance of N-type Si substrate (1) and P well (2)
Claims (1)
有し、電源電圧Ｖｃｃと接地電圧Ｖｓｓの間にＰチャン
ネル型ＭＯＳトランジスタＱ１とＮチャンネル型ＭＯＳ
トランジスタＱ２とをこの順に接続してなるＣＭＯＳ型
インバータ回路において、 ゲ−トが前記入力端子ＩＮに接続されソ−スが接地電圧
Ｖｓｓに接続されドレインおよび基板が前記Ｎチャンネ
ル型ＭＯＳトランジスタＱ２の基板に接続されたＮチャ
ンネル型ＭＯＳトランジスタＱ３と、 前記入力端子ＩＮと前記Ｎチャンネル型ＭＯＳトランジ
スタＱ２の基板の間に接続された結合容量Ｃｓとを設
け、 前記入力端子ＩＮにおける入力電圧ＶＩＮが前記Ｎチャ
ンネル型ＭＯＳトランジスタＱ３のしきい値電圧よりも
下がったときに、容量結合によって前記Ｎチャンネル型
ＭＯＳトランジスタＱ２の基板に負の基板電圧を印加す
るようにしたことを特徴とするＣＭＯＳ型インバータ回
路。1. A P-channel type MOS transistor Q1 and an N-channel type MOS having an input terminal IN and an output terminal OUT, and between a power supply voltage Vcc and a ground voltage Vss.
In a CMOS type inverter circuit in which a transistor Q2 is connected in this order, a gate is connected to the input terminal IN, a source is connected to the ground voltage Vss, and a drain and a substrate are the substrate of the N-channel type MOS transistor Q2. An N-channel type MOS transistor Q3 connected to the input terminal IN and a coupling capacitor Cs connected between the input terminal IN and the substrate of the N-channel type MOS transistor Q2 are provided, and the input voltage VIN at the input terminal IN is the N-type. A CMOS inverter circuit characterized in that a negative substrate voltage is applied to the substrate of the N-channel type MOS transistor Q2 by capacitive coupling when the voltage drops below the threshold voltage of the channel type MOS transistor Q3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233489A JPH0795032A (en) | 1993-09-20 | 1993-09-20 | Cmos type inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233489A JPH0795032A (en) | 1993-09-20 | 1993-09-20 | Cmos type inverter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795032A true JPH0795032A (en) | 1995-04-07 |
Family
ID=16955819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233489A Pending JPH0795032A (en) | 1993-09-20 | 1993-09-20 | Cmos type inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795032A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094068A (en) * | 1997-06-19 | 2000-07-25 | Nec Corporation | CMOS logic circuit and method of driving the same |
| FR2792459A1 (en) * | 1999-04-15 | 2000-10-20 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE HAVING A MIS TRANSISTOR |
| JP2006270027A (en) * | 2005-02-24 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Semiconductor device and complementary mis logic circuit |
-
1993
- 1993-09-20 JP JP5233489A patent/JPH0795032A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094068A (en) * | 1997-06-19 | 2000-07-25 | Nec Corporation | CMOS logic circuit and method of driving the same |
| DE19827454C2 (en) * | 1997-06-19 | 2002-10-17 | Nec Corp | Logical CMOS circuit and driver method therefor |
| FR2792459A1 (en) * | 1999-04-15 | 2000-10-20 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE HAVING A MIS TRANSISTOR |
| JP2006270027A (en) * | 2005-02-24 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Semiconductor device and complementary mis logic circuit |
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