JPH0786591A - Manufacture of thin-film transistor - Google Patents

Manufacture of thin-film transistor

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JPH0786591A
JPH0786591A JP17610393A JP17610393A JPH0786591A JP H0786591 A JPH0786591 A JP H0786591A JP 17610393 A JP17610393 A JP 17610393A JP 17610393 A JP17610393 A JP 17610393A JP H0786591 A JPH0786591 A JP H0786591A
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JP
Japan
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thin film
power supply
layer
semiconductor layer
transistor
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Application number
JP17610393A
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Japanese (ja)
Inventor
Junji Shioda
純司 塩田
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To increase the manufacturing yield rate of 7 TFTs and to improve throughput by forming the blocking layers of all TFTs formed on the same insulated substrate of a metal thin film, which has undergone sufficent anode oxidation uniformly to a bulk. CONSTITUTION:A semiconductor layer 104 is formed on a gate electrode 102 at the upper surface of a glass substrate 101 through a gate insulating film. A transistor forming part 107a having the shape corresponding to a channel region and a power supplying wiring part 107b for supplying the current into the forming part 107a are provided on the upper surface of the layer 104. Thus, the aluminum interconnection having these parts is formed. The upper surface of the power supplying wiring part 107 is covered with resist (oxidation preventing film) 108. The device is dipped into oxidizing liquid, and the current is made to flow from the power supplying wiring part 107b. Only the transistor forming part 107a undergoes anode oxidation. Thereafter, the resist 108 and the power supplying wiring part 107b are removed. The oxidized forming part 107a is made to remain, and the blocking layer is obtained. The layer is used as the etching stopper in the formation of the electrode.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関し、特に、半導体層のチャネル領域上面にこれ
を保護するブロッキング層が形成された薄膜トランジス
タの製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor in which a blocking layer for protecting the channel region of a semiconductor layer is formed on the upper surface of the channel region.

【0002】[0002]

【従来の技術】所謂「逆スタガ型」の薄膜トランジスタ
(以下適宜「TFT」と略記する)として、図10に示
すようにガラス板等の絶縁基板1の上面にゲート電極用
の導電層2を形成し、この上にゲート絶縁膜(例えば窒
化シリコン膜)3、半導体層(ノンドープドアモルファ
スシリコン)4,コンタクト層(n+−シリコン層)5
を堆積させ、その上にアルミ等から成るソース電極6A
・ドレイン電極6Bを形成したものが公知である。この
「逆スタガ型」のTFTでは、ソース・ドレイン電極加
工時に半導体層4のチャンネル領域4aをエッチングか
ら保護するために、エッチングストッパとして、例えば
窒化シリコン等の絶縁膜よりなるブロッキング層7Aが
形成されている。
2. Description of the Related Art As a so-called "reverse stagger type" thin film transistor (hereinafter abbreviated as "TFT" as appropriate), a conductive layer 2 for a gate electrode is formed on an upper surface of an insulating substrate 1 such as a glass plate as shown in FIG. Then, a gate insulating film (for example, a silicon nitride film) 3, a semiconductor layer (non-doped amorphous silicon) 4, a contact layer (n + -silicon layer) 5 are formed on top of this.
Source electrode 6A made of aluminum or the like
It is known that the drain electrode 6B is formed. In this "inverted stagger type" TFT, a blocking layer 7A made of an insulating film such as silicon nitride is formed as an etching stopper in order to protect the channel region 4a of the semiconductor layer 4 from etching during processing of the source / drain electrodes. ing.

【0003】このブロッキング層7Aは、ゲート絶縁膜
3の上に半導体層4を堆積させた後、その全面に、窒化
シリコン膜7を形成し、これをレジスト8を用いたウェ
ットエッチング(フッ酸系エッチング液によるエッチン
グ)にてパターニングしたものである(図11,図1
2)。
The blocking layer 7A is formed by depositing a semiconductor layer 4 on the gate insulating film 3 and then forming a silicon nitride film 7 on the entire surface thereof. The silicon nitride film 7 is wet-etched using a resist 8 (hydrofluoric acid-based). It is patterned by etching with an etching solution (FIGS. 11 and 1).
2).

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記プ
ロセスに従ってブロッキング層を形成した場合、仮に、
半導体層4にピンホールが生じていたり、或はゲート絶
縁膜3の段差部3aのステップカバレッジが悪いと、窒
化シリコン膜7のエッチング時に、当該エッチング液
(HF等のフッ酸系エッチング液)が半導体層4の下層
側のゲート絶縁膜3に達してこれを侵し、トランジスタ
のゲート耐圧の劣化を招来することとなる。
However, when the blocking layer is formed according to the above process,
If a pinhole is formed in the semiconductor layer 4 or if the step coverage of the step portion 3a of the gate insulating film 3 is poor, the etching solution (hydrofluoric acid-based etching solution such as HF) may be removed when the silicon nitride film 7 is etched. It reaches the gate insulating film 3 on the lower layer side of the semiconductor layer 4 and invades the gate insulating film 3, resulting in deterioration of the gate breakdown voltage of the transistor.

【0005】この不具合を解消するための一つの手法と
して、ブロッキング層を陽極酸化した金属膜にて形成す
ることが考えられている。この提案では、該TFTのブ
ロッキング層を形成するために、半導体層上に堆積され
た金属薄膜(アルミ)17を、図13に示す如く、チャ
ネル領域に対応する形状のトランジスタ形成部17a,
17a,…と該形成部17a,17a,…に電流を供給
する給電用配線部17b,17b,…とを具えた形状に
パターニングし、これを陽極酸化液中に挿入して該金属
薄膜17に電流を流して該金属配線層17を陽極酸化さ
せ、しかる後に、エッチングを行って給電用配線部17
bを除去し、酸化されたトランジスタ形成部17aをブ
ロッキング層として残すようにしている。
As one method for solving this problem, it has been considered to form the blocking layer with an anodized metal film. In this proposal, in order to form the blocking layer of the TFT, a metal thin film (aluminum) 17 deposited on a semiconductor layer is formed into a transistor forming portion 17a having a shape corresponding to a channel region as shown in FIG.
.. and power supply wiring portions 17b, 17b, ... for supplying current to the forming portions 17a, 17a, .. A current is passed to anodize the metal wiring layer 17, and then etching is performed to supply the power supply wiring portion 17
b is removed, and the oxidized transistor forming portion 17a is left as a blocking layer.

【0006】しかしながら、上述の手法にて陽極酸化を
行った場合、電流の供給と共に、トランジスタ形成部1
7a,17a,…のみならず、当該給電用配線部17
b,17b,…も同時に酸化が進んで行くため、給電用
配線部17b,17b,…の給電能力が低下し、特に電
源から離れたトランジスタ形成部17a,17a,…へ
の電流の供給が不十分となって、全てのトランジスタ形
成部17a,17a,…を、均一に陽極酸化させる(バ
ルクまで酸化させる)ことが困難となる。この結果ブロ
ッキング層17Aが十分に絶縁化されずに、トランジス
タ内で層間ショートが生じやすくなり、ひいてはTFT
の製造の歩留り低下、スループットの低下を生じさせて
いた。本発明はかかる事情に鑑みてなされたもので、同
一の絶縁基板に形成される全てのTFTのブロッキング
層を、バルクまで十分に、且つ均一に陽極酸化された金
属薄膜にて形成し、これによって、TFTの製造歩留り
を上げて、スループット向上を図るようにした薄膜トラ
ンジスタの製造方法を提供することを目的とする。
However, when the anodic oxidation is performed by the above-mentioned method, the transistor forming portion 1 is supplied with the current.
7a, 17a, ... Not only the power supply wiring section 17
Since the oxidation of b, 17b, ... Also progresses at the same time, the power supply ability of the power supply wiring portions 17b, 17b, .. is deteriorated, and in particular, the current supply to the transistor forming portions 17a, 17a ,. It becomes sufficient, and it becomes difficult to uniformly anodize all of the transistor formation portions 17a, 17a, ... (Oxidation to bulk). As a result, the blocking layer 17A is not sufficiently insulated, and an interlayer short circuit is likely to occur in the transistor.
The manufacturing yield and the throughput were decreased. The present invention has been made in view of the above circumstances, and the blocking layers of all TFTs formed on the same insulating substrate are formed of a metal thin film that is sufficiently and uniformly anodized up to the bulk. It is an object of the present invention to provide a method for manufacturing a thin film transistor, which increases the manufacturing yield of TFTs and improves throughput.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するた
め、本発明の製造方法では、ブロッキング層を形成する
金属薄膜を陽極酸化させるに当たり、金属薄膜の給電用
配線部の上面を予めレジスト等の酸化防止膜で覆い、こ
の状態で、陽極酸化を行い、しかる後に、該酸化防止膜
及びその下側の酸化されなかった給電用配線部を除去し
て、トランジスタ形成部にのみ酸化された金属薄膜を残
すようにした。
In order to achieve the above object, in the manufacturing method of the present invention, when the metal thin film forming the blocking layer is anodized, the upper surface of the power supply wiring portion of the metal thin film is preliminarily coated with a resist or the like. A metal thin film covered with an anti-oxidation film and anodized in this state, and thereafter, the anti-oxidation film and the unoxidized power supply wiring part thereunder are removed, and only the transistor formation part is oxidized. I left it.

【0008】[0008]

【作用】金属薄膜の給電用配線部の表面が酸化防止膜に
よって覆われているため、陽極酸化中に、該給電用配線
部が酸化されることがなく、従って、トランジスタ形成
部が十分に陽極酸化される間、当該給電用配線部より電
流が安定してトランジスタ形成部に供給される。
Since the surface of the power supply wiring portion of the metal thin film is covered with the anti-oxidation film, the power supply wiring portion is not oxidized during the anodic oxidation, and therefore the transistor forming portion is sufficiently anodized. During the oxidation, the current is stably supplied from the power supply wiring portion to the transistor forming portion.

【0009】[0009]

【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図1は、本実施例の製造方法によっ
て形成された薄膜トランジスタ100が複数設けられた
TFTアレイのレイアウトを示す平面図、図2は図1の
II−II線に沿った縦断面図である。本実施例の薄膜トラ
ンジスタ(TFT)100は、所謂「逆スタガ型」のト
ランジスタであり、該トランジスタ100の図1中左右
方向に延びるゲート電極102が絶縁基板(ガラス板)
101に複数設けられている。該ゲート電極102の上
方には、ゲート絶縁膜103等を介して複数のドレイン
配線116が図1中上下方向に延びるように形成されて
いる(図1,図2)。又、TFT100のドレイン電極
はドレイン配線116に導電接続され、ソース電極は画
素領域10,10,…側の画素電極(ITO)10A,
10A,…に導電接続されている(図2)。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 1 is a plan view showing a layout of a TFT array provided with a plurality of thin film transistors 100 formed by the manufacturing method of this embodiment, and FIG.
It is a longitudinal cross-sectional view taken along line II-II. The thin film transistor (TFT) 100 of this embodiment is a so-called “inverse stagger type” transistor, and the gate electrode 102 extending in the left-right direction in FIG. 1 of the transistor 100 is an insulating substrate (glass plate).
101 is provided in plurality. Above the gate electrode 102, a plurality of drain wirings 116 are formed so as to extend in the vertical direction in FIG. 1 via a gate insulating film 103 and the like (FIGS. 1 and 2). Further, the drain electrode of the TFT 100 is conductively connected to the drain wiring 116, and the source electrode is the pixel electrode (ITO) 10A on the pixel regions 10, 10 ,.
Conductively connected to 10A, ... (FIG. 2).

【0010】TFT100の半導体層104のチャネル
領域104aの上面にはブロッキング層107Aが形成
されている。このブロッキング層107Aはソース・ド
レイン電極のパターニング時に半導体層のチャネル領域
104aをエッチングから保護するために設けられるも
ので、本実施例では、陽極酸化されたアルミ薄膜(Al
23)によって形成されている。
A blocking layer 107A is formed on the upper surface of the channel region 104a of the semiconductor layer 104 of the TFT 100. The blocking layer 107A is provided to protect the channel region 104a of the semiconductor layer from etching during patterning of the source / drain electrodes. In the present embodiment, the anodized aluminum thin film (Al
2 O 3 ).

【0011】次に、TFT100の上記ブロッキング層
107Aの形成方法について、図3〜図9を参照して説
明する。図3はガラス基板(絶縁基板)101上面に形
成されたゲート電極102の形状を示す。このゲート電
極102は、例えばCrから成る導電層を例えばスパッ
タ法によって堆積させ、これをパターニングして形成さ
れる。このようにゲート電極102が形成されると、そ
の上にプラズマCVD法等によりゲート絶縁膜(例えば
Si34)103が形成され、その上にノンドープドシ
リコンからなる半導体層104がスパッタ法等により形
成され、更にその上にブロッキング層107Aを形成す
るためのアルミ薄膜(金属薄膜)117がスパッタ法等
により順次堆積される(図4)。
Next, a method of forming the blocking layer 107A of the TFT 100 will be described with reference to FIGS. FIG. 3 shows the shape of the gate electrode 102 formed on the upper surface of the glass substrate (insulating substrate) 101. The gate electrode 102 is formed by depositing a conductive layer made of, for example, Cr by, for example, a sputtering method, and patterning the deposited conductive layer. When the gate electrode 102 is formed in this way, a gate insulating film (for example, Si 3 N 4 ) 103 is formed thereon by a plasma CVD method or the like, and a semiconductor layer 104 made of non-doped silicon is formed thereon by a sputtering method or the like. And an aluminum thin film (metal thin film) 117 for forming the blocking layer 107A are sequentially deposited thereon by a sputtering method or the like (FIG. 4).

【0012】次いで上記半導体層(i−Si)104上
のアルミ薄膜(金属薄膜)117を、例えばその下側に
形成されたゲート電極102の形状に合わせてパターニ
ングし、図5に示すように、凸形状の領域(トランジス
タ形成部)107aと直線形状の領域(給電用配線部)
107bを具えたアルミ配線(金属配線)107が得ら
れる。この断面構造を図6に示す。そして、上記パター
ニングされたアルミ配線107の、給電用配線部107
bの表面にレジスト(酸化防止膜)108が形成される
(図7の斜線部分)。
Next, the aluminum thin film (metal thin film) 117 on the semiconductor layer (i-Si) 104 is patterned, for example, according to the shape of the gate electrode 102 formed thereunder, and as shown in FIG. Convex area (transistor formation portion) 107a and linear area (power supply wiring portion)
Aluminum wiring (metal wiring) 107 including 107b is obtained. This sectional structure is shown in FIG. Then, the power supply wiring portion 107 of the patterned aluminum wiring 107.
A resist (antioxidant film) 108 is formed on the surface of b (hatched portion in FIG. 7).

【0013】これを陽極酸化液が充填された公知の陽極
酸化装置(図示省略)に挿入し、アルミ配線107に電
流を流すと、該アルミ配線107のうちレジスト108
にて覆われていない部分(トランジスタ形成部107
a)が酸化される(図8)。このとき、レジスト108
で覆われた給電用配線部107b,107b,…は、陽
極酸化されることなく、陽極酸化中所望の電流を基板1
01上の全てのトランジスタ形成部107a,107
a,…に供給することができる。
When this is inserted into a known anodizing device (not shown) filled with an anodizing solution and a current is passed through the aluminum wiring 107, the resist 108 of the aluminum wiring 107 is inserted.
Part not covered with (transistor formation part 107
a) is oxidized (Fig. 8). At this time, the resist 108
The power supply wiring portions 107b, 107b, ... Covered with are not anodized, and a desired current is applied to the substrate 1 during anodization.
All transistor formation portions 107a, 107 on 01
a, ...

【0014】上記陽極酸化の処理が終了すると上記レジ
スト(酸化防止膜)108が例えば酸化溶剤によって除
去され、次いで酸化されなかったアルミ層(給電用配線
部107b)が、非フッ酸系のエッチング液で除去され
て、半導体層104上に図9に示す形状、即ちトランジ
スタ形成部にのみ酸化されたアルミが残され、これがブ
ロッキング層107Aとなる。
When the anodic oxidation process is completed, the resist (antioxidation film) 108 is removed by, for example, an oxidizing solvent, and the unoxidized aluminum layer (power supply wiring portion 107b) is replaced with a non-hydrofluoric acid-based etching solution. Then, the shape shown in FIG. 9, that is, the oxidized aluminum is left only on the transistor formation portion, and is left on the semiconductor layer 104 to form the blocking layer 107A.

【0015】そしてこのブロッキング層107Aの上に
n形不純物が導入されたコンタクト層(n+−Si層)
105がスパッタ法等によって堆積され、更にその上に
ソース電極・ドレイン電極形成用の導電層(例えばアル
ミ薄膜)106がスパッタ法により堆積され、これを図
1,図2に示す電極パターンとなるように加工精度のよ
いプラズマエッチングを用いたパターニング方法で加工
する。この場合、ソース電極106B・ドレイン電極1
06Aと、該電極の下側の半導体層(i−Si層)10
4との間に上述のように酸化アルミ(Al23)からな
るブロッキング層107Aが形成されているため、半導
体層のチャネル領域104aが保護されることとなる。
A contact layer (n + -Si layer) in which n-type impurities are introduced on the blocking layer 107A.
105 is deposited by a sputtering method or the like, and a conductive layer (for example, an aluminum thin film) 106 for forming a source electrode / drain electrode is further deposited thereon by a sputtering method so that the electrode patterns shown in FIGS. Further, the patterning method using plasma etching with high processing accuracy is used for processing. In this case, the source electrode 106B and the drain electrode 1
06A and a semiconductor layer (i-Si layer) 10 below the electrode
Since the blocking layer 107A made of aluminum oxide (Al 2 O 3 ) is formed between the channel region 104a and the semiconductor layer 4, the channel region 104a of the semiconductor layer is protected.

【0016】以上説明したように、本実施例の薄膜トラ
ンジスタの製造方法によれば、ブロッキング層が金属薄
膜を陽極酸化させることによって形成されているので、
窒化シリコンでブロッキング層を形成した場合のよう
に、パターニング時にフッ酸系のエッチング液を用いる
必要がなくなり、該エッチング液によってゲート絶縁膜
が侵されることがなくなる。また、アルミ配線107の
給電用配線部107bが、レジストなどの酸化防止膜に
よって覆われた状態で陽極酸化が行われるので、陽極酸
化中に該配線部107bが酸化され抵抗が大きくなるこ
とがなく、トランジスタ形成部107aに充分に電流が
供給されることとなって、電源からの距離に関係なく、
全てのトランジスタ形成部107aがバルクまで完全に
且つ均一に酸化されるようになる。
As described above, according to the method of manufacturing a thin film transistor of this embodiment, the blocking layer is formed by anodizing the metal thin film,
Unlike the case where the blocking layer is formed of silicon nitride, it is not necessary to use a hydrofluoric acid-based etching solution at the time of patterning, and the gate insulating film is not attacked by the etching solution. Further, since the power supply wiring portion 107b of the aluminum wiring 107 is anodized while being covered with an antioxidant film such as a resist, the wiring portion 107b is not oxidized during anodization to increase resistance. Therefore, sufficient current is supplied to the transistor forming portion 107a, regardless of the distance from the power source.
All the transistor forming portions 107a are completely and uniformly oxidized up to the bulk.

【0017】尚、本実施例では、給電用配線部107b
をレジストで覆うようにしたが、陽極酸化されず、且
つ、その除去にフッ酸系のエッチング液を必要としない
ものであれば他の材質の膜によって、該配線部107b
を覆うようにしてもよい。
In this embodiment, the power supply wiring portion 107b is used.
Was covered with a resist, but if it is not anodized and does not require a hydrofluoric acid-based etching solution for its removal, the wiring part 107b is formed by a film made of another material.
May be covered.

【0018】又、本実施例の薄膜トランジスタ100
は、ソース・ドレイン電極106A,106Bとドレイ
ン配線116・画素電極10Aとの間に、コンタクト層
(n+−Si層)105を形成しているが、上記ソース
・ドレイン電極を直接ドレイン配線・画素電極に接続す
る構成としてもよい。また、陽極酸化される金属薄膜と
してアルミ薄膜を用いた例を示したが、他の金属、例え
ばTa等の薄膜を用いてもよい。
Further, the thin film transistor 100 of this embodiment.
Forms a contact layer (n + -Si layer) 105 between the source / drain electrodes 106A and 106B and the drain wiring 116 / pixel electrode 10A. The source / drain electrodes are directly connected to the drain wiring / pixel. It may be configured to be connected to the electrodes. Also, although an example in which an aluminum thin film is used as the metal thin film to be anodized is shown, a thin film of another metal, such as Ta, may be used.

【0019】[0019]

【発明の効果】本発明によれば、薄膜トランジスタのブ
ロッキング層が、所定形状にパターニングされた金属配
線を選択陽極酸化によって形成しているので、そのパタ
ーン形成時に、エッチング液がゲート絶縁膜を侵すこと
がなく、ゲート耐圧低下が防止される。また、金属配線
を陽極酸化させる際に、給電用配線部が酸化防止膜の働
きによって覆われて酸化が防止されるので、絶縁基板上
の全てのトランジスタ形成部に充分に電流が供給され、
該形成部の酸化が充分に、且つ、均一に行われることと
なって、薄膜トランジスタの製造における歩留り向上が
図られる。
According to the present invention, since the blocking layer of the thin film transistor forms the metal wiring patterned in a predetermined shape by selective anodic oxidation, the etching solution may attack the gate insulating film during the pattern formation. Therefore, the gate breakdown voltage is prevented from lowering. Further, when the metal wiring is anodized, the power supply wiring portion is covered by the function of the antioxidant film to prevent oxidation, so that sufficient current is supplied to all transistor formation portions on the insulating substrate,
Oxidation of the formation portion is sufficiently and uniformly performed, so that the yield in manufacturing the thin film transistor can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本実施例の製造方法によって形成された薄膜ト
ランジスタが複数設けられたTFTアレイのレイアウト
を示す平面図である。
FIG. 1 is a plan view showing a layout of a TFT array provided with a plurality of thin film transistors formed by the manufacturing method of this embodiment.

【図2】図1のII−II線に沿った薄膜トランジスタの縦
断面図である。
FIG. 2 is a vertical cross-sectional view of the thin film transistor taken along the line II-II of FIG.

【図3】ガラス基板上面にゲート電極を形成した工程を
示す平面図である。
FIG. 3 is a plan view showing a step of forming a gate electrode on the upper surface of the glass substrate.

【図4】ゲート電極の上にゲート絶縁膜,半導体層,ア
ルミ薄膜を堆積させた工程を示す断面図である。
FIG. 4 is a cross-sectional view showing a step of depositing a gate insulating film, a semiconductor layer, and an aluminum thin film on the gate electrode.

【図5】ゲート電極の上に絶縁膜を介して堆積された半
導体層の上面にアルミ配線を所定形状に形成した工程を
示す平面図である。
FIG. 5 is a plan view showing a process of forming aluminum wiring in a predetermined shape on the upper surface of a semiconductor layer deposited on a gate electrode via an insulating film.

【図6】図5のVI−VI線に沿った断面図である。6 is a sectional view taken along line VI-VI of FIG.

【図7】アルミ配線のトランジスタ形成部上面にレジス
トを形成した工程を示す平面図である。
FIG. 7 is a plan view showing a process of forming a resist on the upper surface of a transistor forming portion of aluminum wiring.

【図8】アルミ配線に電流を流してトランジスタ形成部
を陽極酸化させた工程を示す平面図である。
FIG. 8 is a plan view showing a process in which a transistor forming portion is anodized by passing a current through aluminum wiring.

【図9】レジスト及び給電用配線部を除去して酸化され
たトランジスタ形成部を残した工程を示す平面図であ
る。
FIG. 9 is a plan view showing a process of removing a resist and a power supply wiring section and leaving an oxidized transistor forming section.

【図10】ブロッキング層を窒化シリコン膜にて形成し
た従来の薄膜トランジスタの断面図である。
FIG. 10 is a cross-sectional view of a conventional thin film transistor in which a blocking layer is formed of a silicon nitride film.

【図11】従来のブロッキング層の形成工程のうち、窒
化シリコン膜をレジストを用いてパターニングした工程
を示す断面図である。
FIG. 11 is a cross-sectional view showing a step of patterning a silicon nitride film using a resist in the conventional step of forming a blocking layer.

【図12】従来のブロッキング層が窒化シリコン膜のパ
ターニングにて形成された工程を示す断面図である。
FIG. 12 is a cross-sectional view showing a process in which a conventional blocking layer is formed by patterning a silicon nitride film.

【図13】ブロッキング層を金属配線の陽極酸化によっ
て形成する手法を説明するための平面図である。
FIG. 13 is a plan view for explaining a method of forming a blocking layer by anodic oxidation of metal wiring.

【符号の説明】[Explanation of symbols]

100 薄膜トランジスタ(TFT) 101 ガラス基板(絶縁基板) 102 ゲート電極 103 ゲート絶縁膜(窒化シリコン膜) 104 半導体層 104a チャネル領域 106A ドレイン電極 106B ソース電極 107 アルミ配線(金属配線) 107a トランジスタ形成部 107b 給電用配線部 107A ブロッキング層 108 レジスト(酸化防止膜) 100 thin film transistor (TFT) 101 glass substrate (insulating substrate) 102 gate electrode 103 gate insulating film (silicon nitride film) 104 semiconductor layer 104a channel region 106A drain electrode 106B source electrode 107 aluminum wiring (metal wiring) 107a transistor forming portion 107b for power supply Wiring part 107A Blocking layer 108 Resist (oxidation prevention film)

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板上に形成されたゲート電極の上
に、ゲート絶縁膜を介して半導体層が形成され、該半導
体層上に前記ゲート電極と対向するようにソース電極及
びドレイン電極が形成されると共に、半導体層のチャネ
ル領域上面にソース・ドレイン電極のパターニングの際
のストッパとなるブロッキング層が形成された薄膜トラ
ンジスタの製造方法において、前記ブロッキング層を形
成するに当たり、半導体層の上面に当該チャネル領域に
対応する形状のトランジスタ形成部と、該形成部に電流
を供給するための給電用配線部とを具えた金属配線を形
成し、該給電用配線部の上面を覆う酸化防止膜を形成
し、これを酸化液中に浸漬して前記給電用配線部から電
流を流して前記トランジスタ形成部を陽極酸化させた
後、前記酸化防止膜及び前記給電用配線部を除去するこ
とを特徴とする薄膜トランジスタの製造方法。
1. A semiconductor layer is formed on a gate electrode formed on an insulating substrate via a gate insulating film, and a source electrode and a drain electrode are formed on the semiconductor layer so as to face the gate electrode. In the method of manufacturing a thin film transistor in which a blocking layer serving as a stopper at the time of patterning the source / drain electrodes is formed on the upper surface of the channel region of the semiconductor layer, the channel is formed on the upper surface of the semiconductor layer in forming the blocking layer. A metal wiring having a transistor formation portion having a shape corresponding to the region and a power supply wiring portion for supplying a current to the formation portion is formed, and an antioxidant film covering the upper surface of the power supply wiring portion is formed. After immersing this in an oxidizing solution and flowing an electric current from the power supply wiring part to anodize the transistor forming part, A method of manufacturing a thin film transistor, characterized in that the power supply wiring portion is removed.
【請求項2】 前記金属配線はアルミニウムからなるこ
とを特徴とする請求項1に記載の薄膜トランジスタの製
造方法。
2. The method of manufacturing a thin film transistor according to claim 1, wherein the metal wiring is made of aluminum.
【請求項3】 前記給電用配線部の除去は、非フッ酸系
のエッチング液にて行われることを特徴とする請求項1
又は2に記載の薄膜トランジスタの製造方法。
3. The removal of the power supply wiring portion is performed by using a non-hydrofluoric acid-based etching solution.
Or the method for manufacturing the thin film transistor according to 2.
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