JPH0785332B2 - Disc player - Google Patents
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- JPH0785332B2 JPH0785332B2 JP62051297A JP5129787A JPH0785332B2 JP H0785332 B2 JPH0785332 B2 JP H0785332B2 JP 62051297 A JP62051297 A JP 62051297A JP 5129787 A JP5129787 A JP 5129787A JP H0785332 B2 JPH0785332 B2 JP H0785332B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンパクトディスク（CD）などに記録され
ている音楽情報などを再生するためのディスク再生装置
に関する。The present invention relates to a disc reproducing device for reproducing music information recorded on a compact disc (CD) or the like.
従来、CDなどのディスク再生装置に用いられる位相同期
ループ（PLL）は、第５図に示すように、位相比較器２
によって入力信号Viと、出力信号Voとを比較して位相差
を求め、位相比較器２が発生した位相差を表わす信号か
らフィルタ４によって同期制御に必要な周波数成分（低
周波成分）を取り出し、その低周波成分を電圧制御発振
器（VCO）６に周波数制御入力として加えることによ
り、入出力信号Vi、Vo間位相の同期を取っている。Conventionally, a phase locked loop (PLL) used in a disc reproducing apparatus such as a CD has a phase comparator 2 as shown in FIG.
The input signal V i and the output signal V o are compared with each other to obtain a phase difference, and the frequency component (low frequency component) required for synchronization control is obtained by the filter 4 from the signal representing the phase difference generated by the phase comparator 2. By taking out and adding the low frequency component to the voltage controlled oscillator (VCO) 6 as a frequency control input, the phases of the input / output signals V i and V o are synchronized.
ところで、このようなディスクの回転線速度（CLV）制
御におけるクロック再生系PLLにおいて、ディスクのト
ラックの外周側と内周側とでは回転数が大幅に異なり、
しかも回転開始から定常回転時までの回転も大きく異な
るので、制御範囲が広くなり、同期状態への移行を迅速
に行うための手段が必要である。そこで、フィルタ４
は、その同期範囲に対応して一次および二次フィルタ回
路を以て構成し、その同期状態に応じて切り換えるよう
にしている。すなわち、入出力信号Vi、Voを同期検波器
８に加えて同期検波を行い、同期状態をその検波出力レ
ベルによって判定し、同期検波の出力レベルが一定レベ
ル以下の場合には一次フィルタ回路、同期検波の出力レ
ベルが一定レベルを越えた場合には一次フィルタ回路か
ら二次フィルタ回路に切り換えて、適正な同期（ロッ
ク）状態を得るのである。By the way, in such a clock reproduction system PLL in the rotational linear velocity (CLV) control of the disk, the rotation speed is significantly different between the outer circumference side and the inner circumference side of the disk track,
Moreover, since the rotations from the start of rotation to the steady rotation are greatly different, the control range is widened, and a means for promptly shifting to the synchronized state is required. Therefore, the filter 4
Are configured with primary and secondary filter circuits corresponding to the synchronization range, and are switched according to the synchronization state. That is, the input / output signals V i and V o are applied to the synchronous detector 8 to perform synchronous detection, the synchronous state is judged by the detected output level, and if the synchronous detection output level is below a certain level, the primary filter circuit When the output level of the synchronous detection exceeds a certain level, the primary filter circuit is switched to the secondary filter circuit to obtain an appropriate synchronization (lock) state.
このような同期検波を用いてフィルタ４の切換え動作を
行うと、同期検波の出力レベルと同期範囲との関係が曖
昧であるため、フィルタ４の切換えによっては同期状態
への収束が得られない場合が生じ、PLLの動作不安定に
よってディスクの線速度が乱れるなどのおそれがあっ
た。When the switching operation of the filter 4 is performed by using such a synchronous detection, the relationship between the output level of the synchronous detection and the synchronous range is ambiguous, so that the convergence to the synchronous state cannot be obtained by switching the filter 4. And the linear velocity of the disk may be disturbed due to unstable operation of the PLL.
そこで、この発明は、確実な同期状態を実現し、安定し
たCLV制御などを実現したものである。Therefore, the present invention realizes a reliable synchronization state and realizes stable CLV control and the like.
この発明のディスク再生装置は、第１図に例示するよう
に、回転手段（モータ12）によって回転するディスクか
らの再生信号を取り出す再生手段（ピックアップ14）
と、前記再生信号に同期する基準信号を出力する位相同
期ループと、 この位相同期ループに設けられてフィルタ係数及びゲイ
ン係数が制御されるフィルタ（20）と、前記再生信号と
ともに前記位相同期ループから前記基準信号を受けてフ
レーム同期信号を検出する同期信号検出手段（同期信号
検出部26）と、この同期信号検出手段で検出された前記
フレーム同期信号とクロックパルスとを比較することに
より、前記フレーム同期信号の周期変化を表す速度差を
検出する速度差検出手段（速度差検出部28）と、前記フ
レーム同期信号と基準同期信号とを比較し、両者の位相
差を検出する位相差検出手段（位相差検出部30）と、前
記速度差から定速度回転か否か、前記位相差から同期回
転か否かを判定し、その判定結果により前記フィルタ係
数及び前記ゲイン係数を設定するフィルタ制御手段（誤
差判定部38）と、前記速度差及び前記位相差に応じて前
記回転手段を制御する回転制御手段（フィルタ32、34及
び加算器36）とを備えたことを特徴とする。As shown in FIG. 1, the disc reproducing apparatus of the present invention has a reproducing means (pickup 14) for extracting a reproduced signal from a disc rotated by a rotating means (motor 12).
A phase-locked loop that outputs a reference signal that is synchronized with the reproduction signal; a filter (20) that is provided in the phase-locked loop and whose filter coefficient and gain coefficient are controlled; and the reproduction signal together with the phase-locked loop. A synchronization signal detection unit (synchronization signal detection unit 26) that receives the reference signal to detect a frame synchronization signal, and the frame synchronization signal detected by the synchronization signal detection unit and a clock pulse are compared to obtain the frame A speed difference detecting unit (speed difference detecting unit 28) for detecting a speed difference indicating a periodic change of the synchronizing signal, and a phase difference detecting unit for comparing the frame synchronizing signal and the reference synchronizing signal and detecting a phase difference between them ( Phase difference detection unit 30), whether the constant speed rotation from the speed difference, it is determined whether the synchronous rotation from the phase difference, the filter coefficient and The filter control means (error determination unit 38) for setting the gain coefficient and the rotation control means (filters 32, 34 and adder 36) for controlling the rotation means according to the speed difference and the phase difference are provided. It is characterized by
クロック再生系PLL16において、同期範囲に応じてフィ
ルタ係数Fnおよびゲイン係数Gnを変更可能にしたフィル
タ20の各係数Fn、Gnについて、ディスクの再生信号Vjか
らフレーム同期信号を検出してこのフレーム同期信号か
ら速度差を検出するとともに、フレーム同期信号と基準
同期信号との位相差を検出し、これら速度差および位相
差の状況に応じた係数Fn、Gnを設定するのである。The clock reproduction system PLL 16 detects the frame synchronization signal from the reproduction signal V j of the disc for each coefficient F n and G n of the filter 20 in which the filter coefficient F n and the gain coefficient G n can be changed according to the synchronization range. The speed difference is detected from the frame sync signal, the phase difference between the frame sync signal and the reference sync signal is detected, and the coefficients F n and G n are set according to the situation of the speed difference and the phase difference. .
このようにすると、同期制御を正確に行うことができ、
その同期状態に応じた係数Fn、Gnを持つフィルタ20が得
られるので、可及的速やかに同期状態へ移行させること
ができるのである。By doing this, it is possible to perform accurate synchronization control,
Since the filter 20 having the coefficients F n and G n according to the synchronization state is obtained, it is possible to shift to the synchronization state as soon as possible.
第１図は、この発明のディスク再生装置の実施例を示
す。FIG. 1 shows an embodiment of the disc reproducing apparatus of the present invention.
CD10は、音楽情報などを記録トラック上にピットによっ
て記録したディスクであり、モータ12によって回転され
る。CD10の記録情報は、レーザー光を検出媒体とするピ
ックアップ14によって読み取られ、受光ダイオードなど
を用いて電気的な信号として再生される。The CD 10 is a disc in which music information and the like are recorded on recording tracks by pits, and is rotated by a motor 12. The recorded information on the CD 10 is read by a pickup 14 using a laser beam as a detection medium and reproduced as an electrical signal using a light receiving diode or the like.
この再生信号は、クロック再生系PLL16に加えられて、
位相比較手段としての位相差検出器18の入力信号Viとな
っており、出力信号Voとディジタル処理によって比較さ
れる。位相差検出器18は、サンプリング周波数fsに同期
して両信号の位相差を検出し、その位相差を表わす信号
を出力する。位相差を表わす信号は、種々の周波数成分
およびレベルを持っているので、位相同期を取るために
必要な成分、すなわち、同期状態に応じた周波数成分お
よびレベルを抽出することが必要であり、そのための手
段としてディジタルフィルタ20（以下単にフィルタ20と
いう）が設置されている。This reproduction signal is added to the clock reproduction system PLL16,
It is the input signal V i of the phase difference detector 18 as the phase comparison means, and is compared with the output signal V o by digital processing. The phase difference detector 18 detects the phase difference between both signals in synchronization with the sampling frequency f s and outputs a signal representing the phase difference. Since the signal representing the phase difference has various frequency components and levels, it is necessary to extract the components necessary for phase synchronization, that is, the frequency components and levels according to the synchronization state. A digital filter 20 (hereinafter simply referred to as a filter 20) is installed as a means of.
フィルタ20は、切換信号SF、SGにより同期状態に応じて
最適なフィルタ係数FnおよびゲインGnが切換え可能に構
成される。The filter 20 is configured to be able to switch the optimum filter coefficient F n and gain G n according to the synchronization state by the switching signals S F and S G.
このようなフィルタ20で必要な周波数成分が抽出された
位相差信号は、同期を取るための入出力の誤差データで
あって、ディジタル電圧制御発振器（VCO）22に周波数
（位相）制御入力として加えられ、VCO22の発振周波数
（位相）の制御に用いられる。この結果、VCO22は入力
信号Viの位相に応じて制御された位相の出力信号Voを発
生するのである。The phase difference signal from which the necessary frequency component is extracted by the filter 20 is input / output error data for synchronization, and is added to the digital voltage control oscillator (VCO) 22 as a frequency (phase) control input. And is used to control the oscillation frequency (phase) of the VCO 22. As a result, VCO 22 is to generate an output signal V o of the controlled phase according to the phase of the input signal V i.
また、ピックアップ14から得られた再生信号Vjは、CLV
サーボ系ループ24の同期信号検出部26に加えられ、フレ
ーム同期信号の検出入力となる。同期信号検出部26は、
CD10の再生信号Vjからフレーム同期信号を検出する検出
手段であって、ピックアップ14から得られた再生信号Vj
から、VCO22の出力信号Voを基準にして、フレーム同期
信号を検出する。このフレーム同期信号は、モータ12の
回転速度に応じた周期を呈し、CD10に正規の回転線速度
（CLV）が得られている場合は一定の周期となる。Further, the reproduction signal V j obtained from the pickup 14 is CLV.
It is added to the sync signal detection unit 26 of the servo system loop 24 and serves as a detection input for the frame sync signal. The synchronization signal detector 26 is
From the reproduced signal V j of CD10 a detecting means for detecting a frame synchronizing signal, the reproduction signal V j obtained from the pickup 14
From, based on the output signal V o of the VCO 22, it detects a frame synchronization signal. The frame synchronization signal has a cycle corresponding to the rotation speed of the motor 12, and has a constant cycle when the CD10 has a normal rotation linear velocity (CLV).
このフレーム同期信号は、速度差検出部28に加えられる
ととともに、位相サーボ系に設置された位相差検出部30
に速度差および位相差の検出データとして加えられる。
これら速度差検出部28および位相差検出部30は、CLVサ
ーボ系ループ24における位相比較器に相当するものであ
る。速度差検出部28は、クロックパルスCKに基づいてフ
レーム同期信号の周期変化から速度差を検出し、その速
度差を表わす誤差データとして速度差信号SEを発生し、
また、位相差検出部30は、クロックパルスCKに基づく基
準同期信号との位相差を検出し、その位相差を表わす誤
差データとして位相差信号DEを発生する。速度差信号SE
および位相差信号DEは、アナログ信号またはディジタル
信号で求められ、第２図に示すように、速度差信号SEは
正規の回転数Nsを中心にして回転数Ｎに応じて単調に増
減する電圧、また、位相差信号DEは、回転数Ｎに応じて
変化する鋸歯状電圧を呈する。なお、Vsは、正規の回転
数Nsに対応するレベルを表わす。This frame synchronization signal is applied to the speed difference detection unit 28 and the phase difference detection unit 30 installed in the phase servo system.
Is added as detection data of speed difference and phase difference.
The speed difference detection unit 28 and the phase difference detection unit 30 correspond to the phase comparator in the CLV servo system loop 24. The speed difference detection unit 28 detects the speed difference from the cycle change of the frame synchronization signal based on the clock pulse CK, and generates the speed difference signal SE as error data representing the speed difference,
Further, the phase difference detection unit 30 detects a phase difference from the reference synchronization signal based on the clock pulse CK and generates a phase difference signal DE as error data representing the phase difference. Speed difference signal SE
The phase difference signal DE is obtained as an analog signal or a digital signal, and as shown in FIG. 2, the speed difference signal SE is a voltage that monotonically increases or decreases according to the rotation speed N s around the regular rotation speed N s. Further, the phase difference signal DE exhibits a sawtooth voltage which changes according to the rotation speed N. Note that V s represents the level corresponding to the regular rotation speed N s .
そこで、CLVサーボ系ループ24では、これらの信号SE、D
Eが制御信号として用いられ、速度差信号SEからフィル
タ32によって必要な低周波成分を抽出するとともに、位
相差信号DEからフィルタ34によって必要な低周波成分を
抽出し、各成分出力を加算器36によって加算合成したも
のを制御出力としてモータ12に与えている。Therefore, in the CLV servo loop 24, these signals SE and D
E is used as a control signal, the low-frequency component required by the filter 32 is extracted from the speed difference signal SE, the low-frequency component required by the filter 34 is extracted from the phase difference signal DE, and each component output is added by the adder 36. The result of addition and synthesis is given to the motor 12 as a control output.
即ち、フィルタ32、34及び加算器36は、回転手段として
のモータ12の回転制御手段を構成している。That is, the filters 32 and 34 and the adder 36 constitute rotation control means of the motor 12 as rotation means.
また、速度差信号SEおよび位相差信号DEは、CLVサーボ
系ループ24における速度差および位相差の定常位相誤差
を判定する誤差判定部38に加えられる。誤差判定部38
は、その誤差に応じてフィルタ20を制御するフィルタ制
御手段であって、その誤差の多寡に応じて同期状態を判
定し、その判定結果として、フィルタ20の係数Fn、Gnを
変更するための切換信号SF、SGを発生する。この結果、
フィルタ20に係数Fn、Gnが設定される。Further, the speed difference signal SE and the phase difference signal DE are added to the error determination unit 38 that determines the steady phase error of the speed difference and the phase difference in the CLV servo system loop 24. Error determination unit 38
Is a filter control unit that controls the filter 20 according to the error, and determines the synchronization state according to the amount of the error, and as a result of the determination, changes the coefficients F n and G n of the filter 20. Generate switching signals S F and S G. As a result,
The coefficients F n and G n are set in the filter 20.
すなわち、誤差判定部38では、第３図に示すように、速
度差信号SEと位相差信号DEとの合成信号をアナログ信号
またはディジタル信号として求め、速度差信号SEが一定
の範囲Vnであれば定速度回転とし、また、位相差信号DE
が一定の電圧範囲Vmであれば位相同期回転と判定し、そ
の判定結果に応じて、フィルタ20に最適なフィルタ係数
Fnおよびゲイン係数Gnを設定するのである。このような
アルゴリズムを実現する手段として、誤差判定部38は、
ディスク再生装置に搭載されているマイクロコンピュー
タを用いてもよく、また、独自の回路としても構成する
ことができる。That is, as shown in FIG. 3, the error determination unit 38 obtains a composite signal of the speed difference signal SE and the phase difference signal DE as an analog signal or a digital signal, and the speed difference signal SE is within a certain range V n . For example, constant speed rotation and phase difference signal DE
Is a constant voltage range V m , it is determined to be phase-locked rotation, and the optimum filter coefficient for the filter 20 is determined according to the determination result.
The F n and the gain coefficient G n are set. As a means for realizing such an algorithm, the error determination unit 38,
A microcomputer installed in the disc reproducing apparatus may be used, or it may be configured as an original circuit.
誤差判定をディジタル処理で行う場合の誤差判定部38
は、たとえば、第４図に示すように構成され、速度差信
号SEから相度差をレジスタ381に読み込むとともに、位
相差信号DEから位相差をレジスタ382に読み込み、各レ
ジスタ381、382ごとに設置した比較器383、384によって
各レジスタ381、382に読み込んだ値と特定の判定比較値
K1、K2とを比較し、その比較結果を記憶手段としてのレ
ジスタ385、386に個別に格納する。各比較結果から現在
の状態を決定する組合せ回路388に対し、レジスタ385、
386に格納された値を加え誤差の判定を行い、その判定
出力としてフィルタ20のフィルタ係数Fnおよびゲイン係
数Gnを切り換えるための切換信号SF、SGを発生し、フィ
ルタ20に加える。Error determination section 38 when error determination is performed by digital processing
Is configured as shown in FIG. 4, for example, the phase difference is read from the speed difference signal SE into the register 381, the phase difference is read from the phase difference signal DE into the register 382, and each register 381, 382 is installed. The value read into each register 381, 382 by the compared comparators 383, 384 and the specific judgment comparison value
K 1 and K 2 are compared, and the comparison result is individually stored in registers 385 and 386 as storage means. For the combinational circuit 388 that determines the current state from each comparison result, the register 385,
The value stored in 386 is added to determine the error, and switching signals S F and S G for switching the filter coefficient F n and the gain coefficient G n of the filter 20 are generated as the determination output, and added to the filter 20.
そして、フィルタ20のフィルタ係数Fnおよびゲイン係数
Gnは、同期状態（同期している状態および非同期の状
態）に応じて変更され、必要な同期状態を得るための係
数が選択され、クロック再生系PLL16に設定されるので
ある。Then, the filter coefficient F n and the gain coefficient of the filter 20
G n is changed according to the synchronous state (synchronized state and asynchronous state), a coefficient for obtaining the required synchronous state is selected, and set in the clock recovery system PLL 16.
このようにしてクロック再生系PLL16の同期が取られ、
その位相同期出力が同期信号検出部26に対して加えられ
るので、クロック再生系PLL16の同期は勿論のこと、CLV
サーボ系ループ24も可及的速やかに同期状態に収束し、
安定したCLV制御が実現されるのである。In this way, the clock recovery system PLL16 is synchronized,
Since the phase synchronization output is added to the synchronization signal detection unit 26, the clock recovery system PLL 16 is not only synchronized, but also the CLV
The servo system loop 24 also converges to the synchronous state as soon as possible,
Stable CLV control is realized.
この発明によれば、ディスクの回転状態を監視しなが
ら、同期状態に応じてフィルタ係数およびゲイン係数を
フィルタに設定できるので、迅速なる同期状態への移行
とともに、安定した同期状態が実現できる。According to the present invention, the filter coefficient and the gain coefficient can be set in the filter in accordance with the synchronization state while monitoring the rotation state of the disk, so that a stable synchronization state can be realized along with a quick transition to the synchronization state.
第１図はこの発明のディスク再生装置の実施例を示すブ
ロック図、第２図は回転数に対する速度差信号および位
相差信号を示す図、第３図は回転数に対する速度差信号
および位相差信号の合成信号を示す図、第４図は第１図
に示したディスク再生装置の誤差判定部の具体的な構成
例を示すブロック図、第５図は一般的なディスク再生装
置に設置された位相同期ループを示すブロック図であ
る。 12……モータ（回転手段） 14……ピックアップ（再生手段） 16……クロック再生系PLL 20……フィルタ 24……CLVサーボ系ループ 26……同期信号検出部（同期信号検出手段） 28……速度差検出部（速度差検出手段） 30……位相差検出部（位相差検出手段） 32,34……フィルタ（回転制御手段） 36……加算器（回転制御手段） 38……誤差判定部（フィルタ制御手段）FIG. 1 is a block diagram showing an embodiment of a disc reproducing apparatus of the present invention, FIG. 2 is a diagram showing a speed difference signal and a phase difference signal with respect to a rotation speed, and FIG. 3 is a speed difference signal and a phase difference signal with respect to a rotation speed. FIG. 4 is a block diagram showing a concrete configuration example of the error determination unit of the disc reproducing apparatus shown in FIG. 1, and FIG. 5 is a phase diagram installed in a general disc reproducing apparatus. It is a block diagram which shows a synchronous loop. 12 …… Motor (rotating means) 14 …… Pickup (reproducing means) 16 …… Clock regeneration system PLL 20 …… Filter 24 …… CLV servo loop 26 …… Synchronization signal detection unit (synchronization signal detection means) 28 …… Speed difference detection unit (speed difference detection means) 30 …… Phase difference detection unit (phase difference detection means) 32,34 …… Filter (rotation control means) 36 …… Adder (rotation control means) 38 …… Error determination unit (Filter control means)
Claims (1)
再生信号を取り出す再生手段と、 前記再生信号に同期する基準信号を出力する位相同期ル
ープと、 この位相同期ループに設けられてフィルタ係数及びゲイ
ン係数が制御されるフィルタと、 前記再生信号とともに前記位相同期ループから前記基準
信号を受けてフレーム同期信号を検出する同期信号検出
手段と、 この同期信号検出手段で検出された前記フレーム同期信
号とクロックパルスとを比較することにより、前記フレ
ーム同期信号の周期変化を表す速度差を検出する速度差
検出手段と、 前記フレーム同期信号と基準同期信号とを比較し、両者
の位相差を検出する位相差検出手段と、 前記速度差から定速度回転か否か、前記位相差から同期
回転か否かを判定し、その判定結果により前記フィルタ
係数及び前記ゲイン係数を設定するフィルタ制御手段
と、 前記速度差及び前記位相差に応じて前記回転手段を制御
する回転制御手段と、 を備えたことを特徴とするディスク再生装置。1. A reproducing means for taking out a reproduced signal from a disk rotated by a rotating means, a phase locked loop for outputting a reference signal synchronized with the reproduced signal, and a filter coefficient and a gain coefficient provided in the phase locked loop. A sync signal detecting means for detecting a frame sync signal by receiving the reference signal from the phase locked loop together with the reproduction signal, and the frame sync signal and clock pulse detected by the sync signal detecting means. And a speed difference detecting means for detecting a speed difference indicating a periodic change of the frame synchronization signal, and a phase difference detection for comparing the frame synchronization signal and a reference synchronization signal to detect a phase difference between them. Means, whether the constant speed rotation from the speed difference, whether the synchronous rotation from the phase difference is determined, depending on the determination result A serial filter coefficients and filter control means for setting the gain coefficient, the disk reproducing apparatus characterized by comprising a rotation control means for controlling the rotation means in response to the speed difference and the phase difference.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051297A JPH0785332B2 (en) | 1987-03-06 | 1987-03-06 | Disc player |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62051297A JPH0785332B2 (en) | 1987-03-06 | 1987-03-06 | Disc player |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217570A JPS63217570A (en) | 1988-09-09 |
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ID=12882986
Family Applications (1)
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| JP62051297A Expired - Fee Related JPH0785332B2 (en) | 1987-03-06 | 1987-03-06 | Disc player |
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (2)
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|---|---|---|---|---|
| JPS52127147A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Phase cynchronizing oscillator |
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1987
- 1987-03-06 JP JP62051297A patent/JPH0785332B2/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPS63217570A (en) | 1988-09-09 |
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