JPH0783478B2 - 画像符号化装置 - Google Patents
画像符号化装置Info
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- JPH0783478B2 JPH0783478B2 JP4014598A JP1459892A JPH0783478B2 JP H0783478 B2 JPH0783478 B2 JP H0783478B2 JP 4014598 A JP4014598 A JP 4014598A JP 1459892 A JP1459892 A JP 1459892A JP H0783478 B2 JPH0783478 B2 JP H0783478B2
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Description
【０００１】
【産業上の利用分野】本発明は、画像の高能率符号化装
置に用いられる離散コサイン変換（以下、ＤＣＴと称す
る）装置、逆離散コサイン変換（以下、ＩＤＣＴと称す
る）装置、並びにこれらの装置を用いた画像符号化装置
に関するものである。
置に用いられる離散コサイン変換（以下、ＤＣＴと称す
る）装置、逆離散コサイン変換（以下、ＩＤＣＴと称す
る）装置、並びにこれらの装置を用いた画像符号化装置
に関するものである。
【０００２】
【従来の技術】近年、画像の符号化方式の国際標準化が
進められており、標準方式の候補として、ＤＣＴを用い
た画像の符号化方式が有力である。ＤＣＴ装置と、ＩＤ
ＣＴ装置とは、このＤＣＴを用いた画像符号化装置に用
いられる。この画像符号化装置としては、動画像符号化
方式の国際標準化を推進するＭＰＥＧによる符号化参照
モデルＳＭ３が示す構成が知られている（ＩＳＯ−ＩＥ
Ｃ／ＪＴＣ１／ＳＣ２／ＷＧ１１ Ｎ００１０）。
進められており、標準方式の候補として、ＤＣＴを用い
た画像の符号化方式が有力である。ＤＣＴ装置と、ＩＤ
ＣＴ装置とは、このＤＣＴを用いた画像符号化装置に用
いられる。この画像符号化装置としては、動画像符号化
方式の国際標準化を推進するＭＰＥＧによる符号化参照
モデルＳＭ３が示す構成が知られている（ＩＳＯ−ＩＥ
Ｃ／ＪＴＣ１／ＳＣ２／ＷＧ１１ Ｎ００１０）。
【０００３】以下に、従来の符号化装置について説明す
る。図７は、従来の符号化装置の構成を示すものであ
る。図７において、７１は減算器、７２はＤＣＴ回路、
７３は量子化回路、７４は符号化回路、７５はＩＤＣＴ
回路、７６は逆量子化回路、１７１は入力端子、１７２
は出力端子である。
る。図７は、従来の符号化装置の構成を示すものであ
る。図７において、７１は減算器、７２はＤＣＴ回路、
７３は量子化回路、７４は符号化回路、７５はＩＤＣＴ
回路、７６は逆量子化回路、１７１は入力端子、１７２
は出力端子である。
【０００４】以上のように構成される符号化装置につい
て、以下その動作を説明する。減算器７１は、入力端子
１７１への入力信号と、ＩＤＣＴ回路７５の出力信号と
の差を求める。ＤＣＴ回路７２は、減算器７１の出力信
号をＤＣＴする。ＤＣＴ回路７２の出力信号は、量子化
回路７３で量子化され、符号化回路７４と逆量子化回路
７６とへ出力される。符号化回路７４は、量子化回路７
３の出力信号を符号に変換し、出力端子１７２から出力
する。逆量子化回路７６は、量子化回路７３の出力信号
を逆量子化する。この逆量子化された信号は、ＩＤＣＴ
回路７５で、さらにＩＤＣＴされた後、減算器７１へ出
力される。上記ＤＣＴ回路とＩＤＣＴ回路とを実現する
アルゴリズムとして、森川らの「チェビシェフ多項式の
逐次的因数分解に基づく高速コサイン変換アルゴリズ
ム」（情報通信学会論文誌（Ａ）、Ｊ６８−Ａ，２，ｐ
ｐ．１７３−１８０，１９８５−０２）が知られてい
る。
て、以下その動作を説明する。減算器７１は、入力端子
１７１への入力信号と、ＩＤＣＴ回路７５の出力信号と
の差を求める。ＤＣＴ回路７２は、減算器７１の出力信
号をＤＣＴする。ＤＣＴ回路７２の出力信号は、量子化
回路７３で量子化され、符号化回路７４と逆量子化回路
７６とへ出力される。符号化回路７４は、量子化回路７
３の出力信号を符号に変換し、出力端子１７２から出力
する。逆量子化回路７６は、量子化回路７３の出力信号
を逆量子化する。この逆量子化された信号は、ＩＤＣＴ
回路７５で、さらにＩＤＣＴされた後、減算器７１へ出
力される。上記ＤＣＴ回路とＩＤＣＴ回路とを実現する
アルゴリズムとして、森川らの「チェビシェフ多項式の
逐次的因数分解に基づく高速コサイン変換アルゴリズ
ム」（情報通信学会論文誌（Ａ）、Ｊ６８−Ａ，２，ｐ
ｐ．１７３−１８０，１９８５−０２）が知られてい
る。
【０００５】
【発明が解決しようとする課題】上記従来の構成では、
ＤＣＴする際の単位であるブロックサイズを、Ｎ×Ｎ
（縦×横）、Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍと複数にした際
（Ｚ：自然数，Ｍ∈Ｚ，Ｎ＝２Ｍ）、各ブロックサイズ
のＤＣＴを実行するには、必要となる全てのブロックサ
イズに対応する複数のＤＣＴ回路を設けるか、ブロック
サイズがＮ×ＮのＤＣＴ回路のみを設け、ブロックサイ
ズがＮ×Ｎよりも小さいＤＣＴは、足りない信号を例え
ば全て０であるとして補い、ブロックサイズをＮ×Ｎに
変換してＤＣＴする必要があった。複数のＤＣＴ回路を
設ける場合には、新たにＭ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍのブロ
ックサイズに対応するＤＣＴ回路と、ＩＤＣＴ回路とを
作成する必要があり、その結果ハードウェア規模が増大
してしまうという課題を有していた。また、ブロックサ
イズを変換する場合には、ＤＣＴの結果がブロックサイ
ズの変換に大きく左右されるという課題を有していた。
ＤＣＴする際の単位であるブロックサイズを、Ｎ×Ｎ
（縦×横）、Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍと複数にした際
（Ｚ：自然数，Ｍ∈Ｚ，Ｎ＝２Ｍ）、各ブロックサイズ
のＤＣＴを実行するには、必要となる全てのブロックサ
イズに対応する複数のＤＣＴ回路を設けるか、ブロック
サイズがＮ×ＮのＤＣＴ回路のみを設け、ブロックサイ
ズがＮ×Ｎよりも小さいＤＣＴは、足りない信号を例え
ば全て０であるとして補い、ブロックサイズをＮ×Ｎに
変換してＤＣＴする必要があった。複数のＤＣＴ回路を
設ける場合には、新たにＭ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍのブロ
ックサイズに対応するＤＣＴ回路と、ＩＤＣＴ回路とを
作成する必要があり、その結果ハードウェア規模が増大
してしまうという課題を有していた。また、ブロックサ
イズを変換する場合には、ＤＣＴの結果がブロックサイ
ズの変換に大きく左右されるという課題を有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍなどの複数のブロックサイ
ズを持つ入力信号を、その鏡像を発生することにより、
ブロックサイズがＮ×Ｎの信号に変換して、Ｎ×ＮのＤ
ＣＴ回路によりＤＣＴ係数を求め、それらをＭ×Ｎ、Ｎ
×Ｍ、Ｍ×Ｍなどのブ元のロックサイズのＤＣＴ係数に
変換することで、ブロックサイズの変換の影響をまった
く受けずにＮ×ＮのＤＣＴ回路を用いて複数のブロック
サイズのＤＣＴを実現するＤＣＴ装置と、Ｍ×Ｎ、Ｎ×
Ｍ、Ｍ×Ｍといった複数のブロックサイズに対するＤＣ
Ｔ係数を、ブロックサイズがＮ×ＮのＤＣＴ係数に変換
した後、Ｎ×ＮのＩＤＣＴ回路でＩＤＣＴし、さらに元
のブロックサイズのＩＤＣＴの出力結果に変換すること
で、Ｎ×ＮのＩＤＣＴ回路を用いて複数のブロックサイ
ズのＩＤＣＴを実現するＩＤＣＴ装置と、これらのＤＣ
Ｔ装置とＩＤＣＴ装置とを用いて、ブロックサイズの異
なる複数のＤＣＴ・ＩＤＣＴを用いた画像の符号化を、
ハードウェアの規模を増大することなく実現する画像符
号化装置とを提供することを目的とする。
で、Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍなどの複数のブロックサイ
ズを持つ入力信号を、その鏡像を発生することにより、
ブロックサイズがＮ×Ｎの信号に変換して、Ｎ×ＮのＤ
ＣＴ回路によりＤＣＴ係数を求め、それらをＭ×Ｎ、Ｎ
×Ｍ、Ｍ×Ｍなどのブ元のロックサイズのＤＣＴ係数に
変換することで、ブロックサイズの変換の影響をまった
く受けずにＮ×ＮのＤＣＴ回路を用いて複数のブロック
サイズのＤＣＴを実現するＤＣＴ装置と、Ｍ×Ｎ、Ｎ×
Ｍ、Ｍ×Ｍといった複数のブロックサイズに対するＤＣ
Ｔ係数を、ブロックサイズがＮ×ＮのＤＣＴ係数に変換
した後、Ｎ×ＮのＩＤＣＴ回路でＩＤＣＴし、さらに元
のブロックサイズのＩＤＣＴの出力結果に変換すること
で、Ｎ×ＮのＩＤＣＴ回路を用いて複数のブロックサイ
ズのＩＤＣＴを実現するＩＤＣＴ装置と、これらのＤＣ
Ｔ装置とＩＤＣＴ装置とを用いて、ブロックサイズの異
なる複数のＤＣＴ・ＩＤＣＴを用いた画像の符号化を、
ハードウェアの規模を増大することなく実現する画像符
号化装置とを提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明のＤＣＴ装置は、入力信号をＮ×Ｎのブロッ
クサイズに変換する鏡像発生回路と、ブロックサイズが
Ｎ×ＮのＤＣＴを実現するＤＣＴ回路と、Ｎ×ＮのＤＣ
Ｔ係数を、入力時のブロックサイズでＤＣＴした時のＤ
ＣＴ係数に変換する間引き回路とを有しており、本発明
のＩＤＣＴ装置は、入力されたＤＣＴ係数をＮ×Ｎのブ
ロックサイズにおけるＤＣＴ係数に変換する補間回路
と、ブロックサイズがＮ×ＮのＩＤＣＴを実現するＩＤ
ＣＴ回路と、ＩＤＣＴしたＮ×Ｎの信号を、入力された
ブロックサイズでＩＤＣＴした信号に変換する鏡像削除
回路とを有しており、本発明の画像符号化装置は、複数
の変換幅のＤＣＴを実現する上記ＤＣＴ装置と、複数の
変換幅のＩＤＣＴを実現する上記ＩＤＣＴ装置とを有し
ている。
に、本発明のＤＣＴ装置は、入力信号をＮ×Ｎのブロッ
クサイズに変換する鏡像発生回路と、ブロックサイズが
Ｎ×ＮのＤＣＴを実現するＤＣＴ回路と、Ｎ×ＮのＤＣ
Ｔ係数を、入力時のブロックサイズでＤＣＴした時のＤ
ＣＴ係数に変換する間引き回路とを有しており、本発明
のＩＤＣＴ装置は、入力されたＤＣＴ係数をＮ×Ｎのブ
ロックサイズにおけるＤＣＴ係数に変換する補間回路
と、ブロックサイズがＮ×ＮのＩＤＣＴを実現するＩＤ
ＣＴ回路と、ＩＤＣＴしたＮ×Ｎの信号を、入力された
ブロックサイズでＩＤＣＴした信号に変換する鏡像削除
回路とを有しており、本発明の画像符号化装置は、複数
の変換幅のＤＣＴを実現する上記ＤＣＴ装置と、複数の
変換幅のＩＤＣＴを実現する上記ＩＤＣＴ装置とを有し
ている。
【０００８】
【作用】この構成により、ＤＣＴ装置では、ブロックサ
イズがＭ×Ｎ（Ｍ＝Ｎ／２）、Ｎ×Ｍ、Ｍ×Ｍなどの入
力信号を、鏡像発生回路でＮ×Ｎのブロックサイズの信
号に変換して、Ｎ×ＮのＤＣＴ回路でＮ×ＮのＤＣＴ係
数に変換した後、間引き回路でＭ×Ｎなどの元のブロッ
クサイズに対するＤＣＴ係数に変換することにより、Ｎ
×ＮのＤＣＴ回路を用いて、複数のブロックサイズのＤ
ＣＴを実現できる。 また、ＩＤＣＴ装置では、ブロッ
クサイズがＭ×Ｎ、Ｎ×Ｍ、Ｍ×ＭなどのＤＣＴ係数
を、補間回路でＮ×ＮのブロックサイズのＤＣＴ係数に
変換し、これをＮ×ＮのＩＤＣＴ回路でＩＤＣＴして、
Ｎ×Ｎの信号に変換した後、鏡像削除回路でＭ×Ｎ、Ｎ
×Ｍ、Ｍ×Ｍの各ブロックサイズの信号に変換すること
により、Ｎ×ＮのＩＤＣＴ回路を用いて、複数のブロッ
クサイズに対するＩＤＣＴを実現できる。
イズがＭ×Ｎ（Ｍ＝Ｎ／２）、Ｎ×Ｍ、Ｍ×Ｍなどの入
力信号を、鏡像発生回路でＮ×Ｎのブロックサイズの信
号に変換して、Ｎ×ＮのＤＣＴ回路でＮ×ＮのＤＣＴ係
数に変換した後、間引き回路でＭ×Ｎなどの元のブロッ
クサイズに対するＤＣＴ係数に変換することにより、Ｎ
×ＮのＤＣＴ回路を用いて、複数のブロックサイズのＤ
ＣＴを実現できる。 また、ＩＤＣＴ装置では、ブロッ
クサイズがＭ×Ｎ、Ｎ×Ｍ、Ｍ×ＭなどのＤＣＴ係数
を、補間回路でＮ×ＮのブロックサイズのＤＣＴ係数に
変換し、これをＮ×ＮのＩＤＣＴ回路でＩＤＣＴして、
Ｎ×Ｎの信号に変換した後、鏡像削除回路でＭ×Ｎ、Ｎ
×Ｍ、Ｍ×Ｍの各ブロックサイズの信号に変換すること
により、Ｎ×ＮのＩＤＣＴ回路を用いて、複数のブロッ
クサイズに対するＩＤＣＴを実現できる。
【０００９】さらに、画像符号化装置では、このＤＣＴ
装置と、ＩＤＣＴ装置とを用いることにより、Ｎ×Ｎ、
Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍなどの複数のブロックサイズの
ＤＣＴを用いた符号化を、Ｎ×Ｎの１つのブロックサイ
ズに対するＤＣＴ、ＩＤＣＴ回路を用いて実現でき、そ
の結果、従来の画像符号化装置ではブロックサイズの数
だけ並列に設置する必要のあったＤＣＴ装置、ＩＤＣＴ
装置が、各１つで十分となり、大幅にハードウェア規模
を削減できる。
装置と、ＩＤＣＴ装置とを用いることにより、Ｎ×Ｎ、
Ｍ×Ｎ、Ｎ×Ｍ、Ｍ×Ｍなどの複数のブロックサイズの
ＤＣＴを用いた符号化を、Ｎ×Ｎの１つのブロックサイ
ズに対するＤＣＴ、ＩＤＣＴ回路を用いて実現でき、そ
の結果、従来の画像符号化装置ではブロックサイズの数
だけ並列に設置する必要のあったＤＣＴ装置、ＩＤＣＴ
装置が、各１つで十分となり、大幅にハードウェア規模
を削減できる。
【００１０】
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるＤＣＴ装置のブロック結線図であ
る。
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるＤＣＴ装置のブロック結線図であ
る。
【００１１】図１において、１１は鏡像発生回路、１２
は８×８のブロックサイズのＤＣＴを実現するＤＣＴ回
路、１３は間引き回路、１１１はブロックサイズを示す
信号の入力端子、１１２は画像信号の入力端子、１１３
はＤＣＴ係数の出力端子である。
は８×８のブロックサイズのＤＣＴを実現するＤＣＴ回
路、１３は間引き回路、１１１はブロックサイズを示す
信号の入力端子、１１２は画像信号の入力端子、１１３
はＤＣＴ係数の出力端子である。
【００１２】以上のように構成されたＤＣＴ装置につい
て、以下その動作を説明する。鏡像発生回路１１では、
まず、８×４などのブロックサイズを示す信号が入力端
子１１１に入力され、この信号を基に入力端子１１２か
ら入力される画像信号を、図２に示すそれぞれ４×４の
領域を持つメモリ空間Ａ、Ｂ、Ｃ、Ｄの予め定めた位置
に配置する。例えば、ブロックサイズが８×８の場合
は、Ａ，Ｂ，Ｃ，Ｄの領域に、ブロックサイズが４×８
の場合は、Ａ、Ｂの領域に、ブロックサイズが８×４の
場合は、Ａ、Ｃの領域に、ブロックサイズが４×４の場
合は、Ａの領域に、各画像信号を配置する。次に、メモ
リ空間内でこのデータをコピーして、入力データの鏡像
を発生し、ＤＣＴ回路１２へと出力する。ブロックサイ
ズが４×８の場合は、領域ＡＢのデータを、Ｘ軸に対称
にＣＤへとコピーする。ブロックサイズが８×４の場合
は、領域ＡＣのデータを、Ｙ軸に対称にＢＤへとコピー
する。ブロックサイズが４×４の場合は、領域Ａのデー
タを、Ｘ軸に対称にＢへコピーし、さらに、Ｙ軸に対称
にＡＢをＣＤへとコピーする。ＤＣＴ回路１２は、８×
８の入力信号を８×８のＤＣＴ係数へと変換する。この
とき、８×４、４×８、４×４のＤＣＴ係数と８×８の
ＤＣＴ係数との関係は、（数１）に示す通りである。た
だし、（数１）において、ブロックサイズがＮ×Ｍ（縦
×横）のＵ行Ｖ列のＤＣＴ係数をＦ［Ｎ，Ｍ］（Ｕ，
Ｖ）とした。
て、以下その動作を説明する。鏡像発生回路１１では、
まず、８×４などのブロックサイズを示す信号が入力端
子１１１に入力され、この信号を基に入力端子１１２か
ら入力される画像信号を、図２に示すそれぞれ４×４の
領域を持つメモリ空間Ａ、Ｂ、Ｃ、Ｄの予め定めた位置
に配置する。例えば、ブロックサイズが８×８の場合
は、Ａ，Ｂ，Ｃ，Ｄの領域に、ブロックサイズが４×８
の場合は、Ａ、Ｂの領域に、ブロックサイズが８×４の
場合は、Ａ、Ｃの領域に、ブロックサイズが４×４の場
合は、Ａの領域に、各画像信号を配置する。次に、メモ
リ空間内でこのデータをコピーして、入力データの鏡像
を発生し、ＤＣＴ回路１２へと出力する。ブロックサイ
ズが４×８の場合は、領域ＡＢのデータを、Ｘ軸に対称
にＣＤへとコピーする。ブロックサイズが８×４の場合
は、領域ＡＣのデータを、Ｙ軸に対称にＢＤへとコピー
する。ブロックサイズが４×４の場合は、領域Ａのデー
タを、Ｘ軸に対称にＢへコピーし、さらに、Ｙ軸に対称
にＡＢをＣＤへとコピーする。ＤＣＴ回路１２は、８×
８の入力信号を８×８のＤＣＴ係数へと変換する。この
とき、８×４、４×８、４×４のＤＣＴ係数と８×８の
ＤＣＴ係数との関係は、（数１）に示す通りである。た
だし、（数１）において、ブロックサイズがＮ×Ｍ（縦
×横）のＵ行Ｖ列のＤＣＴ係数をＦ［Ｎ，Ｍ］（Ｕ，
Ｖ）とした。
【００１３】
【数１】
【００１４】間引き回路１３では、入力端子１１１より
入力されるブロックサイズを示す信号を基に、（数１）
に従ってＤＣＴ回路１２の出力であるＤＣＴ係数を間引
き、出力端子１１３から出力する。この動作を、図２を
用いて説明する。８×８のＤＣＴ係数を図２に示すメモ
リ空間ＡＢＣＤに、Ａの左上がＤＣ係数（０，０）、Ｂ
の右上が横方向のみの高周波を示す係数（０，７）、Ｃ
の左下が縦方向のみの高周波を示す係数（７，０）、Ｄ
の右下が縦、横、両方向の高周波を示す係数（７，７）
となるように配置する。このＤＣＴ係数を、右上（０，
０）から右下（７，７）へとラスタスキャンしたときの
順番で間引き回路１３に入力し、横方向のブロックサイ
ズが４の場合は一列毎に間引いて乗算器で１／√２倍
し、縦方向のブロックサイズが４の場合は１行毎に間引
いて乗算器で１／√２倍して出力する。
入力されるブロックサイズを示す信号を基に、（数１）
に従ってＤＣＴ回路１２の出力であるＤＣＴ係数を間引
き、出力端子１１３から出力する。この動作を、図２を
用いて説明する。８×８のＤＣＴ係数を図２に示すメモ
リ空間ＡＢＣＤに、Ａの左上がＤＣ係数（０，０）、Ｂ
の右上が横方向のみの高周波を示す係数（０，７）、Ｃ
の左下が縦方向のみの高周波を示す係数（７，０）、Ｄ
の右下が縦、横、両方向の高周波を示す係数（７，７）
となるように配置する。このＤＣＴ係数を、右上（０，
０）から右下（７，７）へとラスタスキャンしたときの
順番で間引き回路１３に入力し、横方向のブロックサイ
ズが４の場合は一列毎に間引いて乗算器で１／√２倍
し、縦方向のブロックサイズが４の場合は１行毎に間引
いて乗算器で１／√２倍して出力する。
【００１５】以上のように本実施例によれば、ブロック
サイズが８×４、４×８、４×４の入力信号を、ブロッ
クサイズが８×８の信号へと変換する鏡像発生回路１１
と、ブロックサイズが８×８のＤＣＴを実行するＤＣＴ
回路１２と、８×８のＤＣＴ係数を入力信号のブロック
サイズに応じて、８×４、４×８、４×４のＤＣＴ係数
へと変換する間引き回路１３とを設けることにより、ブ
ロックサイズが８×８のＤＣＴ回路を用いて、ブロック
サイズが８×４、４×８、４×４のＤＣＴを実現でき
る。
サイズが８×４、４×８、４×４の入力信号を、ブロッ
クサイズが８×８の信号へと変換する鏡像発生回路１１
と、ブロックサイズが８×８のＤＣＴを実行するＤＣＴ
回路１２と、８×８のＤＣＴ係数を入力信号のブロック
サイズに応じて、８×４、４×８、４×４のＤＣＴ係数
へと変換する間引き回路１３とを設けることにより、ブ
ロックサイズが８×８のＤＣＴ回路を用いて、ブロック
サイズが８×４、４×８、４×４のＤＣＴを実現でき
る。
【００１６】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。図３は本発明の
第２の実施例におけるＩＤＣＴ装置のブロック結線図で
ある。
ついて、図面を参照しながら説明する。図３は本発明の
第２の実施例におけるＩＤＣＴ装置のブロック結線図で
ある。
【００１７】図３において、３１は補間回路、３２はＩ
ＤＣＴ回路、３３は鏡像削除回路、１３１ブロックサイ
ズを示す信号の入力端子、１３２はＤＣＴ係数の入力端
子、１３３は出力端子である。
ＤＣＴ回路、３３は鏡像削除回路、１３１ブロックサイ
ズを示す信号の入力端子、１３２はＤＣＴ係数の入力端
子、１３３は出力端子である。
【００１８】以上のように構成されたＩＤＣＴ装置につ
いて、以下その動作を説明する。補間回路３１では、ま
ず、８×４などのブロックサイズを示す信号が入力端子
１３１に入力され、この信号を基に入力端子１３２に入
力されるＤＣＴ係数を（数１）に従って補間し、８×８
のＤＣＴ係数へと変換する。入力信号の横方向のサイズ
が４の場合は、横方向の成分が奇数となる位置の係数
（Ｙ，ＯＤＤ）（Ｙは自然数で７以下、ＯＤＤ＝１，
３，５，７）に０を代入し、横方向の成分が偶数となる
位置の係数（Ｙ，ＥＶＥＮ）（ＥＶＥＮ＝０，２，４，
６）には、入力信号の（Ｙ，Ｘ）（Ｘ＝０，１，２，
３）を乗算器で√２倍した信号をそれぞれＥＶＥＮ＝２
×Ｘの位置に代入して補間する。縦方向のサイズが４の
場合は、横方向のサイズが４の場合と同様に、縦方向の
成分が奇数となる位置の係数に０を代入し、縦方向の成
分が偶数となる位置の係数には、入力信号を乗算器で√
２倍した信号を代入して補間する。ＩＤＣＴ回路３２で
は、補間回路３１の出力であるＤＣＴ係数をＩＤＣＴ
し、その結果を鏡像削除回路３３に出力する。鏡像削除
回路３３では、ブロックサイズを示す信号が入力端子１
３１から入力され、この信号を基にＩＤＣＴされた信号
から必要なブロックサイズの信号を抽出する。図２を用
いてこの抽出過程を説明する。鏡像削除回路３３は、Ｉ
ＤＣＴ回路３２の出力信号を、図２に示すメモリ空間Ａ
ＢＣＤの予め定めた位置に配置する。このとき、入力信
号のブロックサイズが４×８の場合はＡＢとＣＤとがＸ
軸に、８×４の場合はＡＣとＢＤとがＹ軸にそれぞれ対
称となり、４×４の場合はＡＣとＢＤとがＸ軸に、ＡＢ
とＣＤとがＹ軸にそれぞれ対称となる。したがって、４
×８の場合はＡＢを、８×４の場合はＡＣを、４×４の
場合はＡを、それぞれ抽出し、出力端子１３３から出力
する。
いて、以下その動作を説明する。補間回路３１では、ま
ず、８×４などのブロックサイズを示す信号が入力端子
１３１に入力され、この信号を基に入力端子１３２に入
力されるＤＣＴ係数を（数１）に従って補間し、８×８
のＤＣＴ係数へと変換する。入力信号の横方向のサイズ
が４の場合は、横方向の成分が奇数となる位置の係数
（Ｙ，ＯＤＤ）（Ｙは自然数で７以下、ＯＤＤ＝１，
３，５，７）に０を代入し、横方向の成分が偶数となる
位置の係数（Ｙ，ＥＶＥＮ）（ＥＶＥＮ＝０，２，４，
６）には、入力信号の（Ｙ，Ｘ）（Ｘ＝０，１，２，
３）を乗算器で√２倍した信号をそれぞれＥＶＥＮ＝２
×Ｘの位置に代入して補間する。縦方向のサイズが４の
場合は、横方向のサイズが４の場合と同様に、縦方向の
成分が奇数となる位置の係数に０を代入し、縦方向の成
分が偶数となる位置の係数には、入力信号を乗算器で√
２倍した信号を代入して補間する。ＩＤＣＴ回路３２で
は、補間回路３１の出力であるＤＣＴ係数をＩＤＣＴ
し、その結果を鏡像削除回路３３に出力する。鏡像削除
回路３３では、ブロックサイズを示す信号が入力端子１
３１から入力され、この信号を基にＩＤＣＴされた信号
から必要なブロックサイズの信号を抽出する。図２を用
いてこの抽出過程を説明する。鏡像削除回路３３は、Ｉ
ＤＣＴ回路３２の出力信号を、図２に示すメモリ空間Ａ
ＢＣＤの予め定めた位置に配置する。このとき、入力信
号のブロックサイズが４×８の場合はＡＢとＣＤとがＸ
軸に、８×４の場合はＡＣとＢＤとがＹ軸にそれぞれ対
称となり、４×４の場合はＡＣとＢＤとがＸ軸に、ＡＢ
とＣＤとがＹ軸にそれぞれ対称となる。したがって、４
×８の場合はＡＢを、８×４の場合はＡＣを、４×４の
場合はＡを、それぞれ抽出し、出力端子１３３から出力
する。
【００１９】以上のように本実施例によれば、８×４、
４×８、４×４の各ブロックサイズに対するＤＣＴ係数
を８×８のＤＣＴ係数へと変換する補間回路３１と、８
×８のＩＤＣＴを実行するＩＤＣＴ回路３２と、８×８
のＩＤＣＴからの出力信号を入力信号のブロックサイズ
に応じてブロックサイズが８×４、４×８、４×４の信
号へと変換する鏡像削除回路３３とを設けることによ
り、ブロックサイズが８×８のＩＤＣＴ回路を用いてブ
ロックサイズが８×４、４×８、４×４のＩＤＣＴを実
現できる。
４×８、４×４の各ブロックサイズに対するＤＣＴ係数
を８×８のＤＣＴ係数へと変換する補間回路３１と、８
×８のＩＤＣＴを実行するＩＤＣＴ回路３２と、８×８
のＩＤＣＴからの出力信号を入力信号のブロックサイズ
に応じてブロックサイズが８×４、４×８、４×４の信
号へと変換する鏡像削除回路３３とを設けることによ
り、ブロックサイズが８×８のＩＤＣＴ回路を用いてブ
ロックサイズが８×４、４×８、４×４のＩＤＣＴを実
現できる。
【００２０】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。図４は本発明の第
３の実施例における画像符号化装置のブロック結線図で
ある。
ついて図面を参照しながら説明する。図４は本発明の第
３の実施例における画像符号化装置のブロック結線図で
ある。
【００２１】図４において、４０は減算器、４１は間引
き回路、４２はＤＣＴ回路、４３は量子化回路、４４は
符号化回路、４５は補間回路、４６はＩＤＣＴ回路、４
７は逆量子化回路、１４１、１４２は入力端子、１４３
は出力端子である。
き回路、４２はＤＣＴ回路、４３は量子化回路、４４は
符号化回路、４５は補間回路、４６はＩＤＣＴ回路、４
７は逆量子化回路、１４１、１４２は入力端子、１４３
は出力端子である。
【００２２】以上のように構成された画像符号化装置に
ついて、以下その動作を説明する。減算器４０は、入力
端子１４１の入力信号と、補間回路４５の出力信号との
差を求める。間引き回路４１では、入力端子１４２へ入
力される間引きの程度を示す信号を基に減算器４０の出
力信号を間引く。ＤＣＴ回路４２では、入力端子１４２
からの入力信号を基に間引き回路４１の出力信号をＤＣ
Ｔし、量子化回路４３へと出力する。量子化回路４３
は、間引き回路４１からの入力信号の値と別途決定され
る量子化幅とから量子化テーブルを参照し、間引き回路
４１からの入力信号を量子化した値を符号化回路４４と
逆量子化回路４７とに出力する。符号化回路４４では、
量子化回路４３の出力信号の値を基に符号テーブルから
符号を引き、出力端子１４３から出力する。逆量子化回
路４７は、量子化時に用いた量子化幅と量子化回路４７
の出力信号とを基に逆量子化テーブルを参照して入力信
号を逆量子化し、ＩＤＣＴ回路４６に出力する。ＩＤＣ
Ｔ回路４６では、入力端子１４２への入力信号を基に逆
量子化回路４７の出力信号をＩＤＣＴし、補間回路４５
へと出力する。補間回路４５では、入力端子１４２の入
力信号を基にＩＤＣＴ回路４６の出力信号を補間してブ
ロックサイズが８×８の画像信号に変換し、減算器４０
へ出力する。
ついて、以下その動作を説明する。減算器４０は、入力
端子１４１の入力信号と、補間回路４５の出力信号との
差を求める。間引き回路４１では、入力端子１４２へ入
力される間引きの程度を示す信号を基に減算器４０の出
力信号を間引く。ＤＣＴ回路４２では、入力端子１４２
からの入力信号を基に間引き回路４１の出力信号をＤＣ
Ｔし、量子化回路４３へと出力する。量子化回路４３
は、間引き回路４１からの入力信号の値と別途決定され
る量子化幅とから量子化テーブルを参照し、間引き回路
４１からの入力信号を量子化した値を符号化回路４４と
逆量子化回路４７とに出力する。符号化回路４４では、
量子化回路４３の出力信号の値を基に符号テーブルから
符号を引き、出力端子１４３から出力する。逆量子化回
路４７は、量子化時に用いた量子化幅と量子化回路４７
の出力信号とを基に逆量子化テーブルを参照して入力信
号を逆量子化し、ＩＤＣＴ回路４６に出力する。ＩＤＣ
Ｔ回路４６では、入力端子１４２への入力信号を基に逆
量子化回路４７の出力信号をＩＤＣＴし、補間回路４５
へと出力する。補間回路４５では、入力端子１４２の入
力信号を基にＩＤＣＴ回路４６の出力信号を補間してブ
ロックサイズが８×８の画像信号に変換し、減算器４０
へ出力する。
【００２３】上記、間引き回路４１と、補間回路４５と
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２４】まず、間引き回路４１について説明する。
図５は上記間引き回路４１の構成を示すものである。図
５において、５０はメモリ、５１は信号制御回路、５２
はメモリ呼出位置格納テーブル、５３は遅延素子、５４
は加算器、５５は乗算器、５６は１／２間引き回路、１
５１は、画像信号の入力端子、１５２は間引きの程度を
示す信号の入力端子、１５３は出力端子である。
図５は上記間引き回路４１の構成を示すものである。図
５において、５０はメモリ、５１は信号制御回路、５２
はメモリ呼出位置格納テーブル、５３は遅延素子、５４
は加算器、５５は乗算器、５６は１／２間引き回路、１
５１は、画像信号の入力端子、１５２は間引きの程度を
示す信号の入力端子、１５３は出力端子である。
【００２５】以上のように構成された間引き回路につい
て、以下その動作を説明する。メモリ５０は、入力端子
１５１の入力信号を予め定められた位置に格納する。信
号制御回路５１は、入力端子１５２から入力される間引
きの程度を示す信号を基にメモリ呼出し位置格納テーブ
ル５２からデータの呼びだし位置を引き出し、メモリ５
０の内容を順次、遅延素子５３と加算器５４とに出力す
る。遅延素子５３で１画素分遅延された信号は、加算器
５４で信号制御回路５１の出力と加算され、乗算器５５
で０．５倍される。その後、１／２間引き回路５６で一
画素おきに間引かれ、メモリ５０の予め定められた位置
に格納される。このとき、メモリ５０からのデータ呼出
の順番を制御することで、縦、横の両方向の間引きが可
能となる。例えば、ブロックサイズが８×８の場合、こ
のままの位置関係でメモリに格納し、１行目を左から右
へ、次に２行目を左から右へと、次々と最終行まで呼び
出すことで横方向の間引きが実現でき、１列目を上から
下へ、次に、２列目を上から下へと次々と最終列まで呼
び出すことで縦方向の間引きが実現できる。間引きが終
了した後、信号制御回路５１は、１／２間引き回路５６
の出力をメモリ５０から呼び出して、出力端子１５３か
ら出力する。
て、以下その動作を説明する。メモリ５０は、入力端子
１５１の入力信号を予め定められた位置に格納する。信
号制御回路５１は、入力端子１５２から入力される間引
きの程度を示す信号を基にメモリ呼出し位置格納テーブ
ル５２からデータの呼びだし位置を引き出し、メモリ５
０の内容を順次、遅延素子５３と加算器５４とに出力す
る。遅延素子５３で１画素分遅延された信号は、加算器
５４で信号制御回路５１の出力と加算され、乗算器５５
で０．５倍される。その後、１／２間引き回路５６で一
画素おきに間引かれ、メモリ５０の予め定められた位置
に格納される。このとき、メモリ５０からのデータ呼出
の順番を制御することで、縦、横の両方向の間引きが可
能となる。例えば、ブロックサイズが８×８の場合、こ
のままの位置関係でメモリに格納し、１行目を左から右
へ、次に２行目を左から右へと、次々と最終行まで呼び
出すことで横方向の間引きが実現でき、１列目を上から
下へ、次に、２列目を上から下へと次々と最終列まで呼
び出すことで縦方向の間引きが実現できる。間引きが終
了した後、信号制御回路５１は、１／２間引き回路５６
の出力をメモリ５０から呼び出して、出力端子１５３か
ら出力する。
【００２６】次に、補間回路４５について説明する。図
６は、上記補間回路４５の構成を示すものである。６０
はメモリ、６１は信号制御回路、６２はメモリ呼出位置
参照テーブル、６３、６４は遅延素子、６５、６６は加
算器、６７は乗算器、１６１は画像信号の入力端子、１
６２は間引きの程度を示す信号の入力端子、１６３は出
力端子である。
６は、上記補間回路４５の構成を示すものである。６０
はメモリ、６１は信号制御回路、６２はメモリ呼出位置
参照テーブル、６３、６４は遅延素子、６５、６６は加
算器、６７は乗算器、１６１は画像信号の入力端子、１
６２は間引きの程度を示す信号の入力端子、１６３は出
力端子である。
【００２７】以上のように構成される補間回路４５につ
いて、以下その動作を説明する。メモリ６０は、入力端
子１６１の入力信号を予め定められた位置に格納する。
信号制御回路６１は、入力端子１６２へ入力される間引
きの程度を示す信号を基にメモリ呼出し位置格納テーブ
ル６２からデータの呼びだし位置を引き出し、メモリ６
０の内容を順次、遅延素子６３と加算器６５とに出力す
る。このとき、信号制御回路６１は、メモリ６０から呼
びだした信号と０とを交互に出力して入力信号を補間す
る。遅延素子６３で１画素分遅延された信号は、加算器
６６と遅延素子６４とに出力される。遅延素子６４で１
画素分遅延された信号は、加算器６５で信号制御回路６
０の出力と加算され、乗算器６７で０．５倍される。乗
算器６７の出力信号は、加算器６６で遅延素子６３の出
力と加算され、メモリ６０の予め定められた位置に格納
される。補間終了後、信号制御回路６１は、乗算器６７
の出力信号をメモリ６０から呼出し、出力端子１６３か
ら出力する。補間回路４５においても間引き回路４１と
同様に、メモリ内のデータを呼び出す順番を制御するこ
とで、縦、横、両方向の補間を実現できる。
いて、以下その動作を説明する。メモリ６０は、入力端
子１６１の入力信号を予め定められた位置に格納する。
信号制御回路６１は、入力端子１６２へ入力される間引
きの程度を示す信号を基にメモリ呼出し位置格納テーブ
ル６２からデータの呼びだし位置を引き出し、メモリ６
０の内容を順次、遅延素子６３と加算器６５とに出力す
る。このとき、信号制御回路６１は、メモリ６０から呼
びだした信号と０とを交互に出力して入力信号を補間す
る。遅延素子６３で１画素分遅延された信号は、加算器
６６と遅延素子６４とに出力される。遅延素子６４で１
画素分遅延された信号は、加算器６５で信号制御回路６
０の出力と加算され、乗算器６７で０．５倍される。乗
算器６７の出力信号は、加算器６６で遅延素子６３の出
力と加算され、メモリ６０の予め定められた位置に格納
される。補間終了後、信号制御回路６１は、乗算器６７
の出力信号をメモリ６０から呼出し、出力端子１６３か
ら出力する。補間回路４５においても間引き回路４１と
同様に、メモリ内のデータを呼び出す順番を制御するこ
とで、縦、横、両方向の補間を実現できる。
【００２８】以上のように本実施例によれば、ＤＣＴ装
置と、ＩＤＣＴ装置とを設けることにより、特定のブロ
ックサイズに対応するＤＣＴ回路とＩＤＣ回路とを用い
て、複数のブロックサイズでのＤＣＴを用いた符号化が
可能となる。
置と、ＩＤＣＴ装置とを設けることにより、特定のブロ
ックサイズに対応するＤＣＴ回路とＩＤＣ回路とを用い
て、複数のブロックサイズでのＤＣＴを用いた符号化が
可能となる。
【００２９】
【発明の効果】以上のように本発明は、鏡像発生回路
と、間引き回路とを設けることにより、特定のブロック
サイズに対応するＤＣＴ回路を用いてブロックサイズの
異なるＤＣＴを実現でき、補間回路と、鏡像削除回路と
を設けることにより、特定のブロックサイズに対応する
ＩＤＣＴ回路を用いてブロックサイズの異なる複数のＩ
ＤＣＴを実現できる。このＤＣＴ装置とＩＤＣＴ装置と
を符号化装置に設けることにより、特定のブロックサイ
ズに対応したＤＣＴ、及び、ＩＤＣＴ回路を用いたま
ま、複数のブロックサイズでのＤＣＴを用いた符号化が
可能となる。その結果、従来、使用するブロックサイズ
の個数だけ並列に設けることが必要であったＤＣＴ回
路、ＩＤＣＴ回路を、１つのＤＣＴ回路、ＩＤＣＴ回路
で実現できるので、ハードウェア規模を削減することが
可能となり、その効果は大である。
と、間引き回路とを設けることにより、特定のブロック
サイズに対応するＤＣＴ回路を用いてブロックサイズの
異なるＤＣＴを実現でき、補間回路と、鏡像削除回路と
を設けることにより、特定のブロックサイズに対応する
ＩＤＣＴ回路を用いてブロックサイズの異なる複数のＩ
ＤＣＴを実現できる。このＤＣＴ装置とＩＤＣＴ装置と
を符号化装置に設けることにより、特定のブロックサイ
ズに対応したＤＣＴ、及び、ＩＤＣＴ回路を用いたま
ま、複数のブロックサイズでのＤＣＴを用いた符号化が
可能となる。その結果、従来、使用するブロックサイズ
の個数だけ並列に設けることが必要であったＤＣＴ回
路、ＩＤＣＴ回路を、１つのＤＣＴ回路、ＩＤＣＴ回路
で実現できるので、ハードウェア規模を削減することが
可能となり、その効果は大である。
【図１】本発明の第１の実施例におけるＤＣＴ装置のブ
ロック結線図
ロック結線図
【図２】同第１の実施例におけるＤＣＴ装置のメモリ空
間の配置図
間の配置図
【図３】本発明の第２の実施例におけるＩＤＣＴ装置の
ブロック結線図
ブロック結線図
【図４】本発明の第３の実施例における画像符号化装置
のブロック結線図
のブロック結線図
【図５】同第３の実施例における画像符号化装置の要部
である間引き回路のブロック結線図
である間引き回路のブロック結線図
【図６】同第３の実施例における画像符号化装置の要部
である補間回路のブロック結線図
である補間回路のブロック結線図
【図７】従来の画像符号化装置のブロック結線図
１１ 鏡像発生回路 １２ ＤＣＴ回路 １３ 間引き回路 ３１ 補間回路 ３２ ＩＤＣＴ回路 ３３ 鏡像削除回路 ４０ 減算器 ４１ 間引き回路 ４２ ＤＣＴ回路 ４３ 量子化回路 ４４ 符号化回路 ４５ 補間回路 ４６ ＩＤＣＴ回路 ４７ 逆量子化回路 ５０ メモリ ５１ 信号制御回路 ５２ メモリ呼びだし位置格納テーブル ５３ 遅延素子 ５４ 加算器 ５５ 乗算器 ５６ １／２間引き回路 ６０ メモリ ６１ 信号制御回路 ６２ メモリ呼びだし位置格納テーブル ６３、６４ 遅延素子 ６５、６６ 加算器 ６７ 乗算器 ７１ 減算器 ７２ ＤＣＴ回路 ７３ 量子化回路 ７４ 符号化回路 ７５ ＩＤＣＴ回路 ７６ 逆量子化回路
Claims (3)
- 【請求項１】 一定のブロックサイズで入力される信号
を、離散コサイン変換係数に変換して出力する離散コサ
イン変換回路と、複数のブロックサイズで入力される信
号を、その鏡像を作成することにより、上記離散コサイ
ン変換回路に適したブロックサイズに変換して出力する
鏡像発生回路と、上記離散コサイン変換回路から出力さ
れる離散コサイン変換係数を、上記鏡像発生回路への入
力信号をそのままのブロックサイズで離散コサイン変換
した際に得られる離散コサイン変換係数に変換して出力
する間引き回路と、一定のブロックサイズで入力される
離散コサイン変換係数信号を、逆離散コサイン変換して
出力する逆離散コサイン変換回路と、複数のブロックサ
イズで入力される信号を、補間により、上記逆離散コサ
イン変換回路に適したブロックサイズに変換して出力す
る補間回路と、上記逆離散コサイン変換回路からの出力
信号を、上記補間回路への入力信号をそのままのブロッ
クサイズで逆離散コサイン変換した際に得られる信号に
変換して出力する鏡像削除回路とを具備した画像符号化
装置。 - 【請求項２】 一定のブロックサイズで入力される信号
を、離散コサイン変換係数に変換して出力する離散コサ
イン変換回路と、複数のブロックサイズで入力される信
号を、その鏡像を作成することにより、上記離散コサイ
ン変換回路に適したブロックサイズに変換して出力する
鏡像発生回路と、上記離散コサイン変換回路から出力さ
れる離散コサイン変換係数を、上記鏡像発生回路への入
力信号をそのままのブロックサイズで離散コサイン変換
した際に得られる離散コサイン変換係数に変換して出力
する間引き回路とを具備した離散コサイン変換装置。 - 【請求項３】 一定のブロックサイズで入力される離散
コサイン変換係数信号を、逆離散コサイン変換して出力
する逆離散コサイン変換回路と、複数のブロックサイズ
で入力される信号を、補間により、上記逆離散コサイン
変換回路に適したブロックサイズに変換して出力する補
間回路と、上記逆離散コサイン変換回路からの出力信号
を、上記補間回路への入力信号をそのままのブロックサ
イズで逆離散コサイン変換した際に得られる信号に変換
して出力する鏡像削除回路とを具備した逆離散コサイン
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014598A JPH0783478B2 (ja) | 1992-01-30 | 1992-01-30 | 画像符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014598A JPH0783478B2 (ja) | 1992-01-30 | 1992-01-30 | 画像符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646397A JPH0646397A (ja) | 1994-02-18 |
| JPH0783478B2 true JPH0783478B2 (ja) | 1995-09-06 |
Family
ID=11865628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014598A Expired - Fee Related JPH0783478B2 (ja) | 1992-01-30 | 1992-01-30 | 画像符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783478B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102093802B1 (ko) | 2014-11-14 | 2020-05-27 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 디지털 이미지의 블록의 마스크 기반 처리를 위한 시스템 및 방법 |
| JP6496821B2 (ja) * | 2014-11-14 | 2019-04-10 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | デジタル画像のブロックを処理するためのシステムおよび方法 |
| JP6443869B2 (ja) | 2014-11-14 | 2018-12-26 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | デジタル画像を処理するためのシステムおよび方法 |
-
1992
- 1992-01-30 JP JP4014598A patent/JPH0783478B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646397A (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |